CN104485285A - 一种超结器件制备工艺 - Google Patents
一种超结器件制备工艺 Download PDFInfo
- Publication number
- CN104485285A CN104485285A CN201410827015.5A CN201410827015A CN104485285A CN 104485285 A CN104485285 A CN 104485285A CN 201410827015 A CN201410827015 A CN 201410827015A CN 104485285 A CN104485285 A CN 104485285A
- Authority
- CN
- China
- Prior art keywords
- layer
- sacrificial layer
- semiconductor device
- trench
- manufacturing process
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 8
- 238000005516 engineering process Methods 0.000 title abstract description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 86
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 229910003481 amorphous carbon Inorganic materials 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 51
- 238000004519 manufacturing process Methods 0.000 claims description 41
- 229920002120 photoresistant polymer Polymers 0.000 claims description 23
- 238000004380 ashing Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 13
- 238000001039 wet etching Methods 0.000 claims description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- 238000000206 photolithography Methods 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims description 4
- 102100022717 Atypical chemokine receptor 1 Human genes 0.000 claims 1
- 101000678879 Homo sapiens Atypical chemokine receptor 1 Proteins 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 29
- 238000000407 epitaxy Methods 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 9
- 239000000243 solution Substances 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000006117 anti-reflective coating Substances 0.000 description 4
- 238000000227 grinding Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000011068 loading method Methods 0.000 description 2
- 238000002310 reflectometry Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
- H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
Landscapes
- Recrystallisation Techniques (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开了一种超结器件制备工艺，包括如下步骤：提供一第一导电类型的半导体衬底，在该半导体衬底之上制备具有若干第一沟槽的牺牲层；制备一侧墙覆盖在第一沟槽的侧壁；制备第一导电类型的第一外延层将第一沟槽进行填充；移除牺牲层和侧墙，以在第一外延层中形成第二沟槽；制备第二导电类型的第二外延层将第二沟槽进行填充。本发明通过采用先进的无定形碳工艺，使得超结结构的N型半导体材料和P型半导体材料界面垂直平整，并且N型半导体材料和P型半导体材料宽度保持精确一致，提高了超结器件性能。并且由于采用先进的无定形碳工艺，P柱和N柱宽度可以减小到40nm以下，从而大大降低元胞面积。
Description
技术领域
本发明涉及半导体制备领域，确切的说，具体涉及一种超结器件制备工艺。
背景技术
在高压MOSFET领域(400V～1000V)，超结(Super Junction)结构作为一种先进的漂移区结构越来越受到工业界的重视。超结结构的漂移区采用交替的PN结结构取代传统高压MOSFET中单一导电类型漂移区，在漂移区引入了横向电场，使得器件漂移区在较小的关断电压下即可完全耗尽，击穿电压仅与耗尽层厚度及临界电场有关。因此，在相同耐压下，超结结构漂移区的掺杂浓度可以提高一个数量级，可以降低导通电阻5～10倍。
功率MOSFET典型应用于需要功率转换和功率放大的器件中。对于功率转换器件来说，市场上可买到的代表性的器件譬如电性的双扩散MOSFET(DMOSFET)。在常规化的功率晶体管中，大部分的击穿电压BV都由漂移区承载，为了给器件提供较高的击穿电压BV，漂移区一般需要轻掺杂。然而轻掺杂的漂流区会产生高导通电阻Rdson。对于一个典型的晶体管而言，简化的认为导通电阻与BV2 . 5成正比。因此，对于传统的晶体管，随着击穿电压BV的增加，导通电阻也急剧增大。
如附图1所示的超级结器件是一种众所周知的功率半导体器件。超级结晶体管提出了一种可以在维持很高的断开状态击穿电压BV的同时，获得很低的导通电阻的方法。超级结器件含有形成在漂移区中的交替的P‐型和N‐型掺杂立柱。在MOSFET切换为断开状态时，可以在相对比较低的电压下，立柱就完全耗尽，从而能够维持很高的击穿电压，因为立柱横向耗尽，因此整个P和N型立柱基本都耗尽。对于超级结，导通电阻的增加与击穿电压BV成正比，比传统的半导体结构增加地更加缓慢。因此，对于相同的高击穿电压BV，超级结器件比传统的MOSFET器件具有更低的导通电阻。或者换一种说法，相反地，对于特定的导通电阻，超级结器件比传统的MOSFET具有更高的BV。关于超级结的更多相关内容，如Iwamoto，Sato等人于2002年在“第十四届功率半导体器件和集成电路研讨会公报”所涉文献第241－244页揭示的“24mΩcm2680V硅超级结MOSFET”中详细的提出了超级结器件，特此引用其全文以作参考。
目前超级结的结构主要由二种工艺实现：多次外延、深槽外延，制造的难点在于形成具高深宽比之特征的P型半导体柱和N型半导体柱。多次外延方法是在N+型半导体衬底上采用多次外延方式生长需要厚度的漂移区，每次外延后进行P型离子注入，最后退火而形成连续的P型半导体柱。该方法工艺复杂，耗时长和成本高，且难以降低元胞面积。深槽外延方法是在一定厚度的N型半导体外延层上刻蚀深槽，然后在深槽中进行P型半导体外延生长。该方法相对多次外延工艺方法简单，也降低了成本，但深槽外延时填充较困难，刻蚀深宽比较大的沟槽工艺难度大且需要昂贵的设备。
为此，一些现有技术中在基于深槽外延的基础上提出了各种新型的工艺方法，可以降低制备超级结的工艺难度，但在进行P型半导体材料外延过程中很难使得P型半导体材料的垂直侧面平整，导致在外延N型半导体材料后就致使PN界面处也不平整，从而会影响到反向耐压。另外，通过外延来精确控制P型半导体材料和N型半导体材料宽度一致难度较大，并且难于降低元胞面积。
发明内容
本发明提供了一种新型的超结器件制备方法，不仅有效降低超结工艺难度，同时保证了PN界面更加垂直平整，提高器件的反向耐压能力，为了实现以上技术效果，可采用如下步骤来制备超结半导体器件：提供一第一导电类型的半导体衬底，在该半导体衬底之上制备具有若干第一沟槽的牺牲层；制备一侧墙覆盖在第一沟槽的侧壁；制备第一导电类型的第一外延层将第一沟槽进行填充；移除牺牲层和侧墙，以在第一外延层中形成第二沟槽；制备第二导电类型的第二外延层将第二沟槽进行填充。
上述的半导体器件制备工艺，其中，半导体衬底包括底部衬底和覆盖在该底部衬底之上的缓冲层，缓冲层的离子掺杂浓度小于底部衬底的离子掺杂浓度。
上述的半导体器件制备工艺，其中，制备具有若干第一沟槽的牺牲层的步骤包括：于衬底之上自下而上依次形成牺牲层、第一介质层、第二介质层和光刻胶；进行光刻工艺，于光刻胶和第一介质层、第二介质层中形成若干开口；利用开口对牺牲层进行刻蚀，以在牺牲层中形成若干第一沟槽。
上述的半导体器件制备工艺，其中，第一介质层为DARC层，第二介质层为BARC层。
上述的半导体器件制备工艺，其中，在牺牲层中形成若干第一沟槽后，移除光刻胶和第二介质层，并保留位于牺牲层顶部的第一介质层。
上述的半导体器件制备工艺，其中，采用湿法刻蚀工艺移除光刻胶和第二介质层，但不用灰化处理的移除方式，避免牺牲层受损伤。
上述的半导体器件制备工艺，其中，在牺牲层中形成若干第一沟槽后，移除光刻胶、第二介质层和第一介质层。
上述的半导体器件制备工艺，其中，采用湿法刻蚀工艺移除光刻胶、第二介质层和第一介质层，但不用灰化处理的移除方式，避免牺牲层受损伤。
上述的半导体器件制备工艺，其中，牺牲层为无定形碳；采用灰化处理移除牺牲层。
上述的半导体器件制备工艺，其中，侧墙为硅的氧化物；在移除牺牲层之后，再采用氟化氢溶液移除侧墙。
上述的半导体器件制备工艺，其中，侧墙为硅的氮化物；在移除牺牲层之后，再采用热磷酸溶液移除侧墙。
上述的半导体器件制备工艺，其中，侧墙厚度为5‐20μm。
上述的半导体器件制备工艺，其中，牺牲层和第一介质层的厚度之和与第一沟槽宽度的比值在5:1至1:1之间。
上述的半导体器件制备工艺，其中，牺牲层的厚度与第一沟槽的比值在5:1至1:1之间。
上述的半导体器件制备工艺，其中，制备第一外延层时，外延速率不大于1.5μm/分钟。
上述的半导体器件制备工艺，其中，制备第二外延层时，外延速率不大于2μm/分钟。
上述的半导体器件制备工艺，其中，第一导电类型为N型，第二导电类型为P型。
上述的半导体器件制备工艺，其中，移除牺牲层和侧墙后，形成的第二沟槽具有平坦面的垂直侧壁形貌。
一种半导体器件制备工艺，其中，包括如下步骤：刻蚀一牺牲层，在牺牲层中形成多条相互间隔开的第一沟槽；制备一侧墙覆盖在第一沟槽的侧壁上；在第一沟槽中外延生长第一导电类型的第一外延层；依次移除牺牲层和侧墙，在第一外延层中形成多条相互间隔开的第二沟槽；在第二沟槽中外延生长与第一导电类型相反的第二导电类型的第二外延层。
上述的半导体器件制备工艺，其中，牺牲层为无定形碳；采用灰化处理移除牺牲层之后，再采用湿法刻蚀工艺移除侧墙，形成的第二沟槽具有平坦面的垂直侧壁形貌，保障第二沟槽中第二导电类型的第二外延层与第一导电类型的第一外延层在界面处的PN结是平面平行结。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
图1为一种加入肖特基接触的超结半导体器件截面图；
图2A～2L为本发明在一种实施例中制备超结器件的主要过程图；
图3A～3C为本发明在一种实施例中制备超结器件的部分过程图；
图4～6为本发明制备出的超结器件的三种应用。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
提供一具有第一导电类型的半导体衬底。可选的，该半导体衬底包括底部衬底110和覆盖在底部衬底110上的缓冲层120，缓冲层120的离子掺杂浓度要小于底部衬底110的离子掺杂浓度。于半导体衬底之上自下而上依次形成牺牲层130、第一介质层140、第二介质层150和光刻胶(PR)160，形成的结构可参照图2A所示。可选但非限制，第一介质层140为DARC(dielectric Anti‐reflectivecoating，介质抗反射层)层，第二介质层150为BARC(Bottom Anti Reflectivecoating，底部抗反射涂层)层。在一些实施方式中，可采用CVD工艺淀积一层SiON来作为上述的DARC层。可选但非限制，上述的牺牲层130为无定形碳(amorphous carbon，AC)。其中牺牲层130厚度需大于或等于超结器件所需的P/N型半导体柱高度，而第一介质层140、第二介质层150和光刻胶160的厚度依牺牲层130厚度要求和曝光要求进行最优化。
在本发明中，籍由光刻胶160下方的第一介质层140、第二介质层150来提升光刻效果及精度。在本发明中，采用无定形碳作为牺牲层130的原因在于：1、反射率小，有利于降低PR厚度，避免PR倒塌，同时降低了光刻成本；2、反射率小，可以小于0.5％，从而可以大大提高曝光精度；3、降低曝光后光阻边界粗糙度(LER，line edge roughness)，从而提高图形边界平整度；4、能够实现较大的蚀刻工艺窗口(etch process window)；5、在不同线密度区域之间具有较小的CD(关键尺寸)微负载效应(micro‐loading effect)；6、有利于改善AEI(After EtchInspection，蚀刻后检查)CDU(chemical dispense unit，化学分配单元)良好的CD一致性；7、非常容易通过灰化工艺(Ashing process)去除无定形碳，且移除效果非常好，不会产生残留。
采用光刻工艺(包括曝光、显影工艺)和刻蚀工艺，在缓冲层120之上的牺牲层130、第一介质层140、第二介质层150和光刻胶160中形成若干沟槽210，且在沟槽210底部，位于相邻剩余的牺牲层130之间则形成第一沟槽220，参照图2B所示。由于采用先进的无定形碳工艺，P柱和N柱宽度可以减小到40nm以下，从而大大降低元胞面积。
采用湿法刻蚀工艺移除光刻胶160、第二介质层150，参照图2C所示。为了保留和保护无定形碳层(即牺牲层130)，不能采用灰化工艺(Ashing process)来去除光刻胶。在本实施例中，可选采用湿法刻蚀工艺移除光刻胶160和第二介质层150，并保留位于牺牲层130顶部的第一介质层140，以避免牺牲层130受到刻蚀损伤。
为了保证后续选择性外延的质量，要求沟槽210的高宽比在5:1至1:1之间，即牺牲层130厚度+第一介质层140厚度(如果第一介质层140未去除)与第一沟槽220宽度之比在5:1至1:1之间。
在第一沟槽220中形成将剩余牺牲层130侧壁予以覆盖的侧墙171。具体的，制备该侧墙171的步骤可参照图2D至图2E所示：在形成图2C所示的结构之后，先沉积或生长一层侧墙材料层170覆盖在牺牲层130、第一介质层140以及缓冲层120暴露的表面；之后可采用各向异性的干法刻蚀工艺对侧墙材料层170进行刻蚀，将第一介质层140和缓冲层120顶部的侧墙材料层170予以去除，形成覆盖在牺牲层130和第一介质层140侧壁的侧墙171。
由于无定形碳的晶粒结构接近于常规半导体材料(如硅、锗)，为了保证后续无定形碳沟槽中(即第一沟槽220)半导体外延的质量，需要淀积或生长一层晶粒结构与半导体相差较大的材料，例如采用硅的氧化物(如SiO2)或者硅的氮化物(如Si3N4)作为侧墙材料层170。可选但非限制，在图2E中，形成的侧墙171的厚度最好在5‐20μm之间。需要说明的是，该侧墙171优选同时将牺牲层130、第一介质层140侧壁进行覆盖，但是在其他一些实施方式中，还可以通过调整刻蚀反应条件，使得侧墙171仅仅覆盖在牺牲层130的侧壁，这对本发明并不会造成影响。
制备与半导体衬底相同导电类型的第一导电类型的第一外延层180，以将位于牺牲层中130的第一沟槽220进行填充，并籍由平坦化处理使第一外延层180和牺牲层130顶面齐平，参照图2F‐2G所示。可选但非限制，选择性外延N型半导体材料，即一边外延，一边软刻蚀(soft etch)沟槽侧壁和顶部的第一外延层180，最后使其外延上表面超过第一介质层140的上表面(若上述步骤去除了DARC层，则第一外延层180上表面超过牺牲层130的上表面)。其中soft‐etch可以选用带有Siconi模块的insitu外延+soft‐etch的机台。为了保证沟槽中第一外延层180的质量，要求外延速率不大于1.5μm/分钟。形成图2F所示的结构之后，可采用CMP工艺进行研磨，将牺牲层130顶面的第一外延层180、侧墙171和第一介质层140予以去除，使第一外延层180和牺牲层130顶面齐平。
依次移除牺牲层130和侧墙171，在第一外延层180中形成第二沟槽230。首先采用灰化工艺，去除无定形碳的牺牲层130，以在第一外延层180中形成第二沟槽230，如图2H所示。之后再采用湿法工艺去除侧墙171，如图2I所示。如之前侧墙171材质为硅的氧化物层则可以采用氟化氢稀释液去除侧墙171，如之前侧墙171材质为硅的氮化物则采用热磷酸液去除侧墙171。由于侧墙171选用了与第一外延层180材质相差很大的材料，因此在进行湿法刻蚀的过程中，刻蚀液能够以较高的刻蚀速率剥离侧墙171，而对第一外延层180的损伤则较小，这时N型柱非常垂直平整。请继续参阅附图2J，其表示为图2I的立体图。
制备与第一导电类型相反的第二导电类型的第二外延层190覆盖在第一外延层180之上，以将第一外延层180中的第二沟槽230进行填充，并使第二外延层190上表面超过第一外延层180的上表面，如图2K所示。可选但非限制，可采用选择性外延工艺制备第二外延层190，同时为了保证N型半导体柱间隔中P型半导体外延质量，要求外延速率不大于2μm/分钟。之后进行平坦化处理，使第二外延层190和第一外延层180顶面齐平，之后进行退火处理，以在横向方向上形成了交叠的P柱191和N柱181，其P/N界面非常垂直平整，宽度保持精确一致。相比于传统制备方法，元胞面积大大降低。
同时，在本发明另一些实施例中，在形成图2B所示的结构之后，亦可将牺牲层130顶部的第一介质层140、第二介质层150均予以去除，之后沉积侧墙材料层170覆盖在牺牲层130和缓冲层120暴露的表面，那么可选的，牺牲层130的厚度与第一沟槽220的比值最好在5:1至1:1之间，可参照图3A所示；之后采用等离子刻蚀工艺将牺牲层130和缓冲层120顶部的侧墙材料层170去除，形成图3B所示的结构；之后制备第一导电类型的第一外延层180将位于牺牲层中的沟槽进行填充，如图3C所示。之后进行研磨处理，使得第一外延层180的顶面与牺牲层130的顶面齐平，图3C之后的工序与前文所述的工序基本相同，可参照附图2G～2L及相关描述，在此不予赘述。
实施例二
本实施例提供了一种半导体器件制备工艺，包括如下步骤：
步骤S1：首先刻蚀一牺牲层，在牺牲层中形成多条相互间隔开的第一沟槽。可选但非限制，该牺牲层选用无定形碳，并采用光刻和刻蚀工艺来对该牺牲层进行刻蚀，以在其中形成多条相互间隔开的第一沟槽。
步骤S2：制备一侧墙覆盖在第一沟槽的侧壁上。可选但非限制，该侧墙的材质可以为硅的氧化物，或硅的氮化物。制备该侧墙的步骤主要包括：首先沉积一侧墙材料层将器件暴露的表面进行覆盖，之后采用各向异性刻蚀工艺对侧墙材料层进行刻蚀，以保留覆盖在第一沟槽的侧壁上的侧墙。
步骤S3：在第一沟槽中外延生长第一导电类型(例如N型)的第一外延层，并在之后进行研磨处理，使得第一外延层与牺牲层的顶面相齐平。
步骤S4：依次移除牺牲层和侧墙，在第一外延层中形成多条相互间隔开的第二沟槽。可选但非限制，先采用灰化工艺移除牺牲层(即无定形碳)，之后采用湿法刻蚀工艺来移除侧墙。其中，在移除侧墙时，根据材质的不同来选择不同的湿法刻蚀液，例如当侧墙为硅的氧化物时，采用氟化氢稀释液移除侧墙；而当侧墙为硅的氮化物时，采用热磷酸液移除侧墙。
步骤S5：在第二沟槽中外延生长与第一导电类型相反的第二导电类型(例如P型)的第二外延层，并进行研磨处理，使得第二外延层与第一外延层的顶面相齐平。其中，在先前的步骤S4中移除侧墙之后，所形成第二沟槽的具有平坦面的垂直侧壁形貌，保障第二沟槽中第二导电类型的第二外延层与第一导电类型的第一外延层在界面处的PN结是平面平行结。并籍由第二沟槽内具有第二导电类型的第二外延层构成的立柱，和第二沟槽之间具有第一导电类型的第一外延层构成的立柱，相互交替间隔配置成超级结结构。
综上所述，由于本发明采用了如上技术方案，与现有技术相比，通过采用先进的无定形碳工艺，使得超结结构的N型半导体材料和P型半导体材料界面垂直平整，并且N型半导体材料和P型半导体材料宽度保持精确一致，提高了超结器件性能。并且由于采用先进的无定形碳工艺，P柱和N柱宽度可以减小到40nm以下，从而大大降低元胞面积。本发明制程变动小，实现成本较低，适合推广生产。
图4‐6概述了利用超级结器件，超级结的应用同时改善功率MOSFET的Vbd和Rdson的概念。按照起始于二十世纪八十年代初期的最初的发明，超级结晶体管器件的漂流区是由多个交替的n和p半导体条纹构成的。只要条纹非常狭窄，并且邻近的条纹中的电荷载流子的数量大致相等，或达到所谓的电荷平衡，那么就有可能在相对较低的电压下使条纹耗尽。一旦耗尽，条纹就好像是一个本征硅，实现了近似均匀的电场分布，从而获得高击穿电压。横向超级结器件(图4)以及垂直超级结器件(图5和图6)都可以利用超级结的概念制备。然而横向器件更适合于集成电路，垂直超级结器件更适用于分立器件。图4表示在横向结构中，条纹在第三维度上的排列情况，称为3D Resurf。图5和图6表示适用于垂直金属‐氧化物‐半导体场效应管(Cool MOS、MDMesh)的布局。所有超级结器件都具有的最突出的特点在于，它们打破了在加载在传统的非超级结的硅器件上的极限。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (20)
1.一种半导体器件制备工艺，其特征在于，包括如下步骤：
提供一第一导电类型的半导体衬底，在该半导体衬底之上制备具有若干第一沟槽的牺牲层；
制备一侧墙覆盖在第一沟槽的侧壁；
制备第一导电类型的第一外延层将第一沟槽进行填充；
移除牺牲层和侧墙，以在第一外延层中形成第二沟槽；
制备第二导电类型的第二外延层将第二沟槽进行填充。
2.如权利要求1所述的半导体器件制备工艺，其特征在于，半导体衬底包括底部衬底和覆盖在该底部衬底之上的缓冲层，
缓冲层的离子掺杂浓度小于底部衬底的离子掺杂浓度。
3.如权利要求1所述的半导体器件制备工艺，其特征在于，制备具有若干第一沟槽的牺牲层的步骤包括：
于半导体衬底之上自下而上依次形成牺牲层、第一介质层、第二介质层和光刻胶；
进行光刻工艺，于光刻胶和第一介质层、第二介质层中形成若干开口；
利用开口对牺牲层进行刻蚀，以在牺牲层中形成若干第一沟槽。
4.如权利要求3所述的半导体器件制备工艺，其特征在于，第一介质层为DARC层，第二介质层为BARC层。
5.如权利要求3所述的半导体器件制备工艺，其特征在于，在牺牲层中形成若干第一沟槽后，
移除光刻胶和第二介质层，并保留位于牺牲层顶部的第一介质层。
6.如权利要求5所述的半导体器件制备工艺，其特征在于，采用湿法刻蚀工艺移除光刻胶和第二介质层，但不用灰化处理的移除方式，避免牺牲层受损伤。
7.如权利要求3所述的半导体器件制备工艺，其特征在于，在牺牲层中形成若干第一沟槽后，
移除光刻胶、第二介质层和第一介质层。
8.如权利要求7所述的半导体器件制备工艺，其特征在于，采用湿法刻蚀工艺移除光刻胶、第二介质层和第一介质层，但不用灰化处理的移除方式，避免牺牲层受损伤。
9.如权利要求1所述的半导体器件制备工艺，其特征在于，牺牲层为无定形碳；
采用灰化处理移除牺牲层。
10.如权利要求1所述的半导体器件制备工艺，其特征在于，侧墙为硅的氧化物；
在移除牺牲层之后，再采用氟化氢溶液移除侧墙。
11.如权利要求1所述的半导体器件制备工艺，其特征在于，侧墙为硅的氮化物；
在移除牺牲层之后，再采用热磷酸溶液移除侧墙。
12.如权利要求1所述的半导体器件制备工艺，其特征在于，侧墙厚度为5‐20μm。
13.如权利要求5所述的半导体器件制备工艺，其特征在于，牺牲层和第一介质层的厚度之和与第一沟槽宽度的比值在5:1至1:1之间。
14.如权利要求7所述的半导体器件制备工艺，其特征在于，牺牲层的厚度与第一沟槽的比值在5:1至1:1之间。
15.如权利要求1所述的半导体器件制备工艺，其特征在于，制备第一外延层时，外延速率不大于1.5μm/分钟。
16.如权利要求1所述的半导体器件制备工艺，其特征在于，制备第二外延层时，外延速率不大于2μm/分钟。
17.如权利要求1所述的半导体器件制备工艺，其特征在于，第一导电类型为N型，第二导电类型为P型。
18.如权利要求1所述的半导体器件制备工艺，其特征在于，移除牺牲层和侧墙后，形成的第二沟槽具有平坦面的垂直侧壁形貌。
19.一种半导体器件制备工艺，其特征在于，包括如下步骤：
刻蚀一牺牲层，在牺牲层中形成多条相互间隔开的第一沟槽；
制备一侧墙覆盖在第一沟槽的侧壁上；
在第一沟槽中外延生长第一导电类型的第一外延层；
依次移除牺牲层和侧墙，在第一外延层中形成多条相互间隔开的第二沟槽；
在第二沟槽中外延生长与第一导电类型相反的第二导电类型的第二外延层。
20.如权利要求19所述的半导体器件制备工艺，其特征在于，牺牲层为无定形碳；
采用灰化处理移除牺牲层之后，再采用湿法刻蚀工艺移除侧墙，形成的第二沟槽具有平坦面的垂直侧壁形貌，保障第二沟槽中第二导电类型的第二外延层与第一导电类型的第一外延层在界面处的PN结是平面平行结。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410827015.5A CN104485285B (zh) | 2014-12-25 | 2014-12-25 | 一种超结器件制备工艺 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410827015.5A CN104485285B (zh) | 2014-12-25 | 2014-12-25 | 一种超结器件制备工艺 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104485285A true CN104485285A (zh) | 2015-04-01 |
| CN104485285B CN104485285B (zh) | 2017-08-29 |
Family
ID=52759821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410827015.5A Active CN104485285B (zh) | 2014-12-25 | 2014-12-25 | 一种超结器件制备工艺 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104485285B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114141625A (zh) * | 2021-11-08 | 2022-03-04 | 深圳市金誉半导体股份有限公司 | 一种用于充电管理的t型柱芯片的制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1557022A (zh) * | 2001-09-19 | 2004-12-22 | ��ʽ���綫֥ | 半导体装置及其制造方法 |
| US20070023827A1 (en) * | 2005-08-01 | 2007-02-01 | Semiconductor Components Industries, Llc. | Semiconductor structure with improved on resistance and breakdown voltage performance |
| CN101989553A (zh) * | 2009-08-07 | 2011-03-23 | 上海华虹Nec电子有限公司 | CoolMOS的纵向区的制造方法 |
-
2014
- 2014-12-25 CN CN201410827015.5A patent/CN104485285B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1557022A (zh) * | 2001-09-19 | 2004-12-22 | ��ʽ���綫֥ | 半导体装置及其制造方法 |
| US20070023827A1 (en) * | 2005-08-01 | 2007-02-01 | Semiconductor Components Industries, Llc. | Semiconductor structure with improved on resistance and breakdown voltage performance |
| CN101989553A (zh) * | 2009-08-07 | 2011-03-23 | 上海华虹Nec电子有限公司 | CoolMOS的纵向区的制造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114141625A (zh) * | 2021-11-08 | 2022-03-04 | 深圳市金誉半导体股份有限公司 | 一种用于充电管理的t型柱芯片的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104485285B (zh) | 2017-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI616935B (zh) | 橫向擴散金氧半導體裝置中之錐形閘極氧化物 | |
| TWI478290B (zh) | 雙閘極４ｆ２動態隨機存取記憶體ｃｈｃ單元及其製造方法 | |
| CN103811344B (zh) | 半导体器件及其制造方法 | |
| CN103367441B (zh) | 具有悬空沟道的mosfet及其形成方法 | |
| US20140327088A1 (en) | Finfet semiconductor device with a recessed liner that defines a fin height of the finfet device | |
| US9748141B2 (en) | Semiconductor device and method for manufacturing the same | |
| US20080261358A1 (en) | Manufacture of Lateral Semiconductor Devices | |
| CN104637821B (zh) | 超级结器件的制造方法 | |
| KR20190013400A (ko) | Finfet들의 에피택시 소스/드레인 영역들 및 그 형성 방법 | |
| CN107359118B (zh) | 一种超结功率器件耐压层的制作方法 | |
| KR20240100487A (ko) | 반도체 디바이스, 그 제조 방법 및 상기 반도체 디바이스를 포함하는 전자 기기 | |
| CN107045980B (zh) | 晶体管的形成方法 | |
| CN103811339B (zh) | 半导体器件及其制造方法 | |
| TW201133641A (en) | Method for forming a thick bottom oxide (TBO) in a trench MOSFET | |
| US12154944B2 (en) | Super junction power device | |
| JP2010161114A (ja) | 半導体素子の製造方法 | |
| CN104112670B (zh) | 一种半导体器件及其制作方法 | |
| CN104409334B (zh) | 一种超结器件的制备方法 | |
| CN106158922A (zh) | 一种超结半导体器件的外延片及其制作方法 | |
| CN107342226B (zh) | 超小单元尺寸纵向超结半导体器件的制造方法 | |
| CN104716179A (zh) | 一种具有深孔的ldmos器件及其制造方法 | |
| CN103579003A (zh) | 一种制作超结mosfet的方法 | |
| CN114823531A (zh) | 超级结器件的制造方法、超级结器件、芯片和电路 | |
| US20140015040A1 (en) | Power semiconductor device and fabrication method thereof | |
| CN112466747B (zh) | 沟槽栅及沟槽栅功率器件的制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 401331 No. 25 Xiyong Avenue, Xiyong Town, Shapingba District, Chongqing Patentee after: Huarun Microelectronics (Chongqing) Co., Ltd. Address before: 401331 No. 25 Xiyong Avenue, Xiyong Town, Shapingba District, Chongqing Patentee before: China Aviation (Chongqing) Microelectronics Co., Ltd. |
|
| CP01 | Change in the name or title of a patent holder | ||
| CP02 | Change in the address of a patent holder |
Address after: 401331 No. 25 Xiyong Avenue, Shapingba District, Chongqing Patentee after: Huarun Microelectronics (Chongqing) Co., Ltd. Address before: 401331 No. 25 Xiyong Avenue, Xiyong Town, Shapingba District, Chongqing Patentee before: Huarun Microelectronics (Chongqing) Co., Ltd. |
|
| CP02 | Change in the address of a patent holder |