CN103592599A

CN103592599A - 基于usb逻辑分析仪触发装置

Info

Publication number: CN103592599A
Application number: CN201310537697.1A
Authority: CN
Inventors: 宋云衢; 吕华平
Original assignee: JIANGSU LVYANG ELECTRONIC INSTRUMENT GROUP CO Ltd
Current assignee: JIANGSU LVYANG ELECTRONIC INSTRUMENT GROUP CO Ltd
Priority date: 2013-10-31
Filing date: 2013-10-31
Publication date: 2014-02-19

Abstract

本发明涉及触发电路设计技术，本发明的基于USB逻辑分析仪触发装置，包括数据通道、延时模块、串并转换模块、毛刺检测模块、状态采样模块、定时采样模块、分频模块、时钟通道、时钟选择模块、触发识别模块、存储控制模块、数据存储模块、USB接口电路、PC主机和译码/配置寄存读写器；其中数据通道分别与延时模块、串并转换模块连接，延时模块分别与毛刺检测模块、状态采样模块连接，串并转换模块分别与定时采样模块、分频模块连接，毛刺检测模块、状态采样模块、定时采样模块分别与数据存储模块；分频模块、时钟通道分别与时钟选择模块连接。其提高了分析仪的便携性，因此研制基于USB接口的逻辑分析仪具有很大的经济效益和现实意义。

Description

基于USB逻辑分析仪触发装置

技术领域

本发明涉及触发电路设计技术领域，尤其涉及一种基于USB逻辑分析仪触发电路的装置。

背景技术

随着电子技术的发展，数字系统的设计正朝着复杂程度高、工作速度快的方向发展，对测试仪器提出了更高的要求。由模拟系统的时域和频域分析发展起来的传统的测试方法与测试仪器往往难以奏效，必须研制专用于数字系统的数据域测试仪器。逻辑分析仪作为数据域测试仪器中应用最为广泛的通用测试仪器，为数字系统的开发、维护提供了强有力的工具。逻辑分析仪是一种分析数字化设备硬件和软件的仪器，具有数据捕获、存储、处理的功能，是最重要的数据域测试仪器之一。简单地说，逻辑分析仪就是捕获数字信号并把它以波形或数据方式显示出来以供观察的仪器。基于USB（Universal Serial Bus）的逻辑分析仪作为一种虚拟仪器，充分利用计算机的强大功能，实现了即插即用的特性，突破了传统仪器在数据传送、处理、显示和存储等方面的限制，在性能极大提高的同时降低了仪器成本。基于USB接口的虚拟测试仪器是便携式测试仪器发展的一个方向，因此研制基于USB接口的逻辑分析仪具有很大的经济效益和现实意义。

发明内容

本发明的技术效果能够克服上述缺陷，提供一种基于USB逻辑分析仪触发装置，其提高了分析仪的便携性。

为实现上述目的，本发明采用如下技术方案：其包括数据通道、延时模块、串并转换模块、毛刺检测模块、状态采样模块、定时采样模块、分频模块、时钟通道、时钟选择模块、触发识别模块、存储控制模块、数据存储模块、USB接口电路、PC主机和译码/配置寄存读写器；其中数据通道分别与延时模块、串并转换模块连接，延时模块分别与毛刺检测模块、状态采样模块连接，串并转换模块分别与定时采样模块、分频模块连接，毛刺检测模块、状态采样模块、定时采样模块分别与数据存储模块；分频模块、时钟通道分别与时钟选择模块连接，时钟选择模块分别与定时采样模块、毛刺检测模块、状态采样模块、触发识别模块通信，触发识别模块分别与状态采样模块、定时采样模块、存储控制模块连接，存储控制模分别与定时采样模块、数据存储模块通信，数据存储模块通过USB接口电路与PC主机连接，USB接口电路连接译码/配置寄存读写器。

触发在逻辑分析仪中的含义表示由某个预先设定的数据字、字或者事件的序列来控制获取数据，选择观察系统工作情况的窗口。通过对设置特定的数据观察起点、终点与被分析数据有一定关系的某个参考点的检测与记忆，系统产生一次触发事件，并将相应的数据存储。与触发功能相关的是跟踪（Trace），是在数据流中开辟的一个观察窗口，用来收集显示对分析有意义的数据块，其位置由触发决定。触发功能是逻辑分析仪性能判断优劣的一个重要指标。

附图说明

图1为本发明的模块示意图；

图2为起始触发与终止触发示意图；

图3为延迟触发示意图；

图4为通道触发示意图；

图5为单通道触发识别仿真图；

图6为单通道触发识别流程图；

图7为外触发电路原理图；

图8为组合触发框图；

图9为序列触发流程图。

具体实施方式

如图1所示，本发明的基于USB逻辑分析仪触发装置，包括数据通道、延时模块、串并转换模块、毛刺检测模块、状态采样模块、定时采样模块、分频模块、时钟通道、时钟选择模块、触发识别模块、存储控制模块、数据存储模块、USB接口电路、PC主机和译码/配置寄存读写器；其中数据通道分别与延时模块、串并转换模块连接，延时模块分别与毛刺检测模块、状态采样模块连接，串并转换模块分别与定时采样模块、分频模块连接，毛刺检测模块、状态采样模块、定时采样模块分别与数据存储模块；分频模块、时钟通道分别与时钟选择模块连接，时钟选择模块分别与定时采样模块、毛刺检测模块、状态采样模块、触发识别模块通信，触发识别模块分别与状态采样模块、定时采样模块、存储控制模块连接，存储控制模分别与定时采样模块、数据存储模块通信，数据存储模块通过USB接口电路与PC主机连接，USB接口电路连接译码/配置寄存读写器。

本设计的逻辑分析仪模块所具有的触发功能主要包括边沿触发、码型触发、序列触发、毛刺触发和I2C等协议触发。相应的触发识别电路对数据流进行检测以判断触发条件是否满足，并给出触发标志信号。这部分电路在FPGA内设计实现。采样电路将输入数据与用户设置的触发条件比较，同时输入数据在存储控制电路的控制下写入存储器。当触发识别电路识别到输入数据流中出现所设触发字时，便输出触发标志脉冲。存储控制电路在触发标志脉冲发出后，继续写入一定量数据，然后停止数据的存储。存储器中的有效数据经USB接口电路送入计算机处理后，以波形或列表的形式显示以供用户观察。

逻辑分析仪通常具有多种触发方式以满足不同场合的应用需求。其中必须具有的基本触发功能主要是以下三种触发：起始触发、终止触发与延迟触发。

起始触发方式是指一旦识别到满足触发设置就立即开始有效数据的存储，直至存满，如图2的左半部分所示。

终止触发方式是先进行数据的存储，存满之后才开始检索触发字。当检测到设定的触发字后停止数据的存储。这种触发方式用于关心满足触发条件之前的数据块，如图2右半部分所示^[8]。

延迟触发是指输入数据流中满足触发条件后，继续延迟一定数目后才进行有效数据的开始或停止。延迟触发用于改变跟踪与触发字间关系的场合。图3的左半部分所示为起始触发加延迟方式，右半部分所示为终止触发加延迟方式。

另外根据延迟对象不同，延迟触发可以分为以下两种方式：

字延迟是指延迟对象是对取数时钟进行计数，通常来用逐段观察程序运行和测量程序运行时间等方面。

事件延迟是指延迟对象是触发字，一般用来分析循环、循环嵌套程序。

触发识别电路的作用是识别触发并产生触发标志。本逻辑分析仪要实现随机触发、通道触发、字触发及外触发等四种触发方式。各种触发方式独立地同时工作，触发选择电路选择一种触发方式作为触发源，其它方式的触发输出将被忽略。我们需要把触发字在存储器中的位置记录下来，以便于从存储器中读取有效数据（即观察窗口）。该部分电路设计在FPGA中按不同功能分模块实现。

由于定时分析的数据采样中采用了串并转换技术，对于并行输出时钟来说，相当于一个时钟采样到多个数据。根据前面的论述，500MHz采样时一个时钟有8个数据，200MHz和100MHz采样时有4个数据，其他采样率都是只有一个数据，在100MHz以上的情况下，每个系统时钟的有效沿到来时，我们要判断几个数据中是否有满足触发条件的数据。对于以上的各种情况我们选择不同的模块去识别触发，用户选定采样率时就选定了触发模块。各功能触发识别模块是采用图形编程或VHDL硬件描述语言编程来实现，各个模块的原理是一样的，考虑到文章篇幅，我选择具有代表性的4个数据的情况，也就是200MHz或100MHz采样时的触发电路来说明触发识别电路的实现。以下分别对各触发功能的识别电路模块进行介绍。

1）随机触发

其触发字是任意的数据，即数据流中任意一个数据都被认为是触发字，故在随机触发方式下，触发标志信号从采数开始就一直有效。

2）通道触发

当被选定通道的信号出现所设定的上升沿或下降沿的时候产生触发，每次只能选择一个通道来做触发源触发，其它通道屏蔽。其原理框图如图4所示。

各个通道的触发输出分别与其屏蔽位（0：选择该通道作为触发通道1：屏蔽该通道）相或后，再把所有的结果相与得出总的通道触发标志。单个通道的触发模块用VHDL写成。下面就通道上升沿触发来描述通道触发的工作原理，首先把4个并行输出数据按采样到的时间关系组成一个4位二进制数，触发使能后，在每个系统上升沿后时钟沿判断这4位数是否全为1，如果全部1，说明肯定没有上升沿到来。如果不全为1，则要分为两种情况：①这4位数之间没有0－1变化，即没有上升沿，如"1000"，对于这种情况则从下一个系统时钟开始，在每个时钟上升沿之后依次判断4位数据是否有1，有1则是上升沿。②这4位数之间有0－1变化，即有上升沿，如"1001"，用查询的办法找出这个上升沿的位置。单通道触发仿真图和流程图如图5和图6所示。

通道触发仿真图如图5所示，TRDATA3[0]－TRDATA0[0]为0通道的4个并行数据，TRDATA3[0]是先采到的数据，TRDATA0[0]是最后采到的数据。CLK是并行输出时钟，PULS_SEL为触发沿的选择（1：上升0：下降），CLRN为清零信号。TRIGLOCA0[1..0]是0通道中触发边缘在4个数据中的位置。仿真图显示在触发数据为“0100”时触发，tr置1，且触发位置为“2”，表明触发识别正确。

3）外触发

当外部触发通道上的信号出现所设定的上升沿或下降沿的时候产生触发，实现电路如图7所示。PULS_SEL为1选择外触发输入EXT_TRIG的同相端作为D触发器的时钟，为0选择EXT_TRIG的反相端作为D触发器的时钟。当D触发器时钟的上升沿到来时把1锁存到TRIG，表明触发产生。

4）字触发

字触发又分为组合触发和序列触发，字触发时用户可以设定触发屏蔽字，屏蔽掉不关心的通道，字触发可设多级触发字，本设计中最多可以设7级。各个通道的数据分别和触发字对应的位比较，相同时输出‘1’，不同输出‘0’，把所有通道的比较输出与各自的屏蔽位相或后再相与，就是一级字触发的标志信号。

组合字触发是指对设置的多级触发字进行搜索，只要其中任何一个触发字出现，就产生触发，与触发字的设置顺序无关。其实现方法是把输入数据和各级触发字比较，然后再将多个比较结果相或得到触发标志。

序列字触发是多级触发，被观测的数据流只有按触发字设置的先后顺序出现相应数据字，才能产生触发标志信号。

字触发用VHDL编写。对于组合触发，用4个数据分别和被选择的各级触发字比较，只要有一个比较结果相同就产生触发标志，在这过程中还需要考虑被屏蔽的通道，所以数据和触发字都是和屏蔽字相或后才进行比较，触发框图如图8所示。对于序列触发，先用数据3（和屏蔽字相或后，下面一样）和第一级触发字（和屏蔽字相或后，下面一样）比较，如果结果为1（相同），则用数据2和第二级触发字比较；如果为0（不同），则用数据2和第一级触发字比较，依次类推，直到数据和第n级触发字相同。流程图如图9。

Claims

1.一种基于USB逻辑分析仪触发装置，其特征在于，包括数据通道、延时模块、串并转换模块、毛刺检测模块、状态采样模块、定时采样模块、分频模块、时钟通道、时钟选择模块、触发识别模块、存储控制模块、数据存储模块、USB接口电路、PC主机和译码/配置寄存读写器；其中数据通道分别与延时模块、串并转换模块连接，延时模块分别与毛刺检测模块、状态采样模块连接，串并转换模块分别与定时采样模块、分频模块连接，毛刺检测模块、状态采样模块、定时采样模块分别与数据存储模块；分频模块、时钟通道分别与时钟选择模块连接，时钟选择模块分别与定时采样模块、毛刺检测模块、状态采样模块、触发识别模块通信，触发识别模块分别与状态采样模块、定时采样模块、存储控制模块连接，存储控制模分别与定时采样模块、数据存储模块通信，数据存储模块通过USB接口电路与PC主机连接，USB接口电路连接译码/配置寄存读写器。