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CN113125943B - Fpga辐射测试模块、asic芯片抗辐射性能评估系统及方法 - Google Patents

Fpga辐射测试模块、asic芯片抗辐射性能评估系统及方法 Download PDF

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CN113125943B CN202011224082.XA CN202011224082A CN113125943B CN 113125943 B CN113125943 B CN 113125943B CN 202011224082 A CN202011224082 A CN 202011224082A CN 113125943 B CN113125943 B CN 113125943B
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Abstract

本发明提供一种FPGA辐射测试模块、ASIC芯片抗辐射性能评估系统及方法，包括：时钟复位生成单元，产生系统时钟及复位信号；输入激励生成单元，产生测试用激励；被测软ASIC单元；采集对比表决与测试流程控制单元，采集各被测软ASIC单元及外部被测ASIC芯片的状态值，并对比判定得到判定结果；监控接口单元，将状态值及判定结果汇总后发送出去；通信接口模块，传输正常工作状态时的通讯数据。本发明性能高、容量大、速度快、灵活性高，如有失效事件发生，该系统还具有精确判定失效事件发生时刻，被测ASIC时序、内部状态及大致的内部路径位置的能力。

Description

FPGA辐射测试模块、ASIC芯片抗辐射性能评估系统及方法
技术领域
本发明涉及辐射试验技术领域，特别是涉及一种FPGA辐射测试模块、ASIC芯片抗辐射性能评估系统及方法。
背景技术
随着我国航天事业的不断发展壮大，拥有完全知识产权、自主研发制造的超大规模专用集成电路(ASIC)芯片在航天领域的应用逐年增加，越来越成为航天系统中不可或缺的重要组成部分。
为保证这些超大规模专用集成电路(ASIC)芯片在复杂空间辐射环境下的高可靠性，确保芯片在辐射环境下也能够稳定、准确的工作，需要在芯片应用于空间系统之前，通过地面搭建特定辐射测试环境，对专用ASIC芯片进行充分的抗辐射试验检测及性能评估，从而判定其抗辐射指标，确保所采用的专用ASIC芯片能够满足空间环境工作应用需求。
传统的ASIC芯片抗辐射性能评估系统多采用全定制化的方法。由专门定制的辐射试验板及监控终端组成，其主要工作机制是在辐射试验板上增加额外的微控制器(MCU)及通信接口电路，MCU一端通过通信接口电路与被测ASIC相连，另一端通过通信接口电路与监控终端相连。辐射试验时，利用事先编写并存储在MCU中的测试指令，根据抗辐射评估的要求，对被测ASIC发送测试指令，进行辐射环境下的测试并将测试结果发送给监控终端，进行数据采集、存储以便试验后进行离线数据分析及抗辐射性能判定。
由于多采用全定制化的方法，缺乏灵活性，因此上述传统的测试评估系统存在以下缺陷及不足：
①额外增加的MCU一般性能都较弱，引脚功能固定且数量较少，对于小规模、低速、低引脚数的ASIC尚能胜任，但对于超大规模、高速、高引脚数的ASIC就显得无能为力。
②市面上的MCU一般都采用民用标准的低速通信接口(I2C、SPI等)、缺乏高速(SpaceWire等)及航天专用通信接口(1553B等)，从而无法评估这些专用高速通信接口的抗辐射能力。
③MCU时钟频率都较低，其指令执行一般都需要一个甚至多个时钟周期才能完成，因此每条测试指令的延迟较长，对于低速ASIC尚能应付，但对于高速、超高速ASIC基本束手无策，甚至存在因为指令之间执行周期延迟而造成漏判的现象发生。
④无法精确定时即无法实时精确判定被测AISC在测试期间，是在哪个时钟周期(clock cycle)上发生错误事件。
⑤无法精确定位即无法实时精确判定被测AISC在测试期间，是在ASIC内部哪条路径上发生错误事件。
因此，如何克服以上现有ASIC芯片抗辐射性能评估系统及方法的不足，提出新的ASIC芯片抗辐射性能评估系统已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种FPGA辐射测试模块、ASIC芯片抗辐射性能评估系统及方法，用于解决现有技术中ASIC芯片抗辐射性能评估系统性能差、无法精确定位错误事件等问题。
为实现上述目的及其他相关目的，本发明提供一种FPGA辐射测试模块，所述FPGA辐射测试模块至少包括：
时钟复位生成单元、输入激励生成单元、至少两个被测软ASIC单元、采集对比表决与测试流程控制单元、监控接口单元及通信接口单元；
所述时钟复位生成单元接收时钟信号及脉冲信号，用于产生系统时钟及复位信号，所述系统时钟及所述复位信号提供给各被测软ASIC单元及外部被测ASIC芯片，以使各被测软ASIC单元及所述外部被测ASIC芯片在时间线上同步；
所述输入激励生成单元连接所述时钟复位生成单元，用于产生测试用激励，所述测试用激励提供给各被测软ASIC单元及外部被测ASIC芯片；
各被测软ASIC单元基于所述系统时钟、所述复位信号及所述测试用激励实现抗辐射测试；
所述采集对比表决与测试流程控制单元连接所述时钟复位生成模块及各被测软ASIC单元，并接收所述外部被测ASIC芯片的输出信号，用于采集各被测软ASIC单元及所述外部被测ASIC芯片的状态值，并对比判定得到判定结果，同时解析外部流程控制指令以控制所述时钟复位生成单元进行指令响应；
所述监控接口单元连接所述时钟复位生成单元及所述采集对比表决与测试流程控制单元，用于将所述状态值及所述判定结果汇总后发送出去，同时将外部流程控制指令发送至所述采集对比表决与测试流程控制单元；
所述通信接口模块连接所述时钟复位生成单元及所述采集对比表决与测试流程控制单元，用于传输正常工作状态时的通讯数据；
其中，所述采样时钟的频率大于所述系统时钟的频率。
可选地，所述时钟复位生成单元包括数字锁相环及逻辑处理子单元；所述数字锁相环对所述时钟信号进行倍频、去抖及延时平衡处理后得到所述系统时钟，并在所述流程控制指令的控制下暂停所述系统时钟的输出；所述逻辑处理子单元对所述脉冲信号进行展宽、延迟后得到所述复位信号，并在所述流程控制指令的控制下重新产生所述复位信号。
可选地，所述被测软ASIC单元基于RTL代码实现。
可选地，所述采集对比表决与测试流程控制单元包括采集子单元、对比子单元、表决子单元及测试流程控制子单元；所述采集子单元基于所述系统时钟产生采样时钟，并基于所述采样时钟采集各被测软ASIC单元及所述外部被测ASIC芯片的状态值；所述对比子单元连接所述采集子单元，将各被测软ASIC单元及所述外部被测ASIC芯片采样到的状态值进行对比；所述表决子单元连接所述对比子单元，基于对比结果判定有无失效事件发生并输出判定结果；所述测试流程控制子单元接收并解析所述流程控制指令，并发送至所述时钟复位生成单元。
更可选地，所述采样时钟的频率为所述系统时钟频率的5～10倍。
可选地，所述通信接口单元包括可编程I/O及与所述可编程I/O连接的吉比特收发器。
为实现上述目的及其他相关目的，本发明还提供一种ASIC芯片抗辐射性能评估系统，所述ASIC芯片抗辐射性能评估系统至少包括：
时钟信号产生电路、脉冲信号产生电路、被测ASIC芯片、监控接口、通信接口、监控终端及上述FPGA辐射测试模块；
所述时钟信号产生电路连接所述FPGA辐射测试模块，为所述FPGA辐射测试模块提供时钟信号；
所述脉冲信号产生电路连接所述FPGA辐射测试模块，为所述FPGA辐射测试模块提供脉冲信号；
所述被测ASIC芯片连接所述FPGA辐射测试模块，从所述FPGA辐射测试模块获取系统时钟、复位信号及测试用激励，并将抗辐射测试后的输出信号反馈至所述FPGA辐射测试模块；
所述监控接口连接于所述FPGA辐射测试模块与所述监控终端之间，用于监控数据、测试流程数据的传输；
所述通信接口连接所述FPGA辐射测试模块，用于数据传输；
所述监控终端控制测试流程并监控测试过程，用于人机交互。
可选地，所述时钟信号产生电路包括恒温晶振。
可选地，所述脉冲信号产生电路包括RC电路或按键。
可选地，所述时钟信号产生电路、所述脉冲信号产生电路、所述被测ASIC芯片、所述监控接口、所述通信接口及所述FPGA辐射测试模块设置于FPGA测试板上。
更可选地，所述ASIC芯片抗辐射性能评估系统还包括设置于所述FPGA测试板外部的可编程电源及设置于所述FPGA测试板内部的可编程电源模块；所述可编程电源连接所述可编程电源模块，为所述可编程电源模块提供电源；所述可编程电源模块为所述FPGA辐射测试模块及所述被测ASIC芯片供电。
更可选地，所述可编程电源还连接所述监控终端，所述可编程电源在所述监控终端的监测下对所述可编程电源模块供电，同时控制供电的通断及电压、电流检测。
为实现上述目的及其他相关目的，本发明还提供一种ASIC芯片抗辐射性能评估方法，基于上述FPGA辐射测试模块，所述ASIC芯片抗辐射性能评估方法至少包括：
1)在辐射环境下，对各被测软ASIC单元及被测ASIC芯片提供相同的系统时钟、复位信号，使各被测软ASIC单元及所述外部被测ASIC芯片在时间线上同步；
2)对各被测软ASIC单元及所述被测ASIC芯片提供相同的测试用激励，分别进行抗辐射测试；
3)对各被测软ASIC单元及所述被测ASIC芯片的输出信号进行采样，并将采样到的状态值进行对比得到判定结果。
可选地，步骤3)包括：
31)异步采样得到各被测软ASIC单元及所述被测ASIC芯片的实时状态值；
32)将各被测软ASIC单元的状态值进行对比，若状态值一致则执行下一步，若状态值不一致则返回步骤31)开始下一轮采样对比；
33)将任一被测软ASIC单元的状态值与所述被测ASIC芯片的状态值进行对比，若状态值一致则表示所述被测ASIC芯片状态正常，若状态值不一致则表示所述被测ASIC芯片状态出错；
34)返回步骤31)开始下一轮采样对比。
可选地，获取各被测软ASIC单元的实时状态的方法包括采集各被测软ASIC单元的输出信号或内部状态寄存器的值；获取所述外部被测ASIC芯片的实时状态的方法包括采集所述外部被测ASIC芯片的输出信号。
如上所述，本发明的FPGA辐射测试模块、ASIC芯片抗辐射性能评估系统及方法，具有以下有益效果：
本发明的FPGA辐射测试模块、ASIC芯片抗辐射性能评估系统及方法充分发挥了放置在辐射测试板上的高性能、大容量、高速FPGA其自身灵活、可编程的特性，利用事先在FPGA内预置的抗辐射性能评估系统固件(即所述FPGA辐射测试模块1)，对被测ASIC进行抗辐射性能评估，在试验期间可以通过监控终端实时显示试验结果。如有失效事件发生，该系统还具有精确判定失效事件发生时刻，被测ASIC时序、内部状态及大致的内部路径位置的能力。此外，通过FPGA内固件的更新，可以灵活的适应大部分自主可控AISC芯片的测试及评估。本发明的FPGA辐射测试模块、ASIC芯片抗辐射性能评估系统及方法适用于自研的航天专用ASIC芯片。
附图说明
图1显示为本发明的FPGA辐射测试模块的结构示意图。
图2显示为本发明的ASIC芯片抗辐射性能评估系统的结构示意图。
图3显示为本发明的ASIC芯片抗辐射性能评估方法中步骤3)的流程示意图。
图4显示为本发明的ASIC芯片抗辐射性能评估方法中步骤3)的波形示意图。
元件标号说明
1 FPGA辐射测试模块
11 时钟复位生成单元
12 输入激励生成单元
13 第一被测软ASIC单元
14 第二被测软ASIC单元
15 采集对比表决与测试流程控制单元
16 监控接口单元
17 通信接口单元
2 时钟信号产生电路
3 脉冲信号产生电路
4 被测ASIC芯片
5 监控接口
6 通信接口
7 监控终端
8 可编程电源
9 可编程电源模块
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所阐述的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1所示，本实施例提供一种FPGA辐射测试模块1，所述FPGA辐射测试模块1包括：
时钟复位生成单元11、输入激励生成单元12、至少两个被测软ASIC单元、采集对比表决与测试流程控制单元15、监控接口单元16及通信接口单元17；各单元设置于测试板的FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)中。
如图1所示，所述时钟复位生成单元11接收外部时钟信号及脉冲信号，用于产生系统时钟及复位信号，所述系统时钟及所述复位信号提供给各被测软ASIC单元及外部被测ASIC芯片，以使各被测软ASIC单元(Application Specific Integrated Circuit，专用集成电路)及所述外部被测ASIC芯片在时间线上同步。
具体地，所述时钟复位生成单元11是产生用于FPGA外部被测ASIC芯片及FPGA内部各被测软ASIC单元的系统时钟及复位信号，同时能在所述采集对比表决与测试流程控制单元15发出的流程控制指令的控制下暂停或者重新复位所述FPGA辐射测试模块1。
具体地，在本实施例中，所述时钟复位生成单元11包括数字锁相环(DLL)及逻辑处理子单元(图中未显示)。所述数字锁相环对所述时钟信号进行倍频、去抖(Jitter)及延时(Delay)平衡处理后得到所述系统时钟提供给各被测软ASIC单元及外部被测ASIC芯片，并在所述流程控制指令的控制下暂停所述系统时钟的输出，进而实现系统状态的冻结。所述逻辑处理子单元对所述脉冲信号进行展宽、延迟后得到所述复位信号，并在所述流程控制指令的控制下在任意时刻重新产生所述复位信号，进而实现系统状态的重置；在本实施例中，所述脉冲信号设置为具有设定宽度的低电平脉冲信号，在实际使用中，可根据需要设定脉冲信号的电平，不以本实施例为限。
如图1所示，所述输入激励生成单元12连接所述时钟复位生成单元11，用于产生测试用激励，所述测试用激励提供给各被测软ASIC单元及外部被测ASIC芯片。
具体地，所述时钟复位生成单元11为所述输入激励生成单元12提供系统时钟及复位信号，所述输入激励生成单元12利用FPGA的灵活、可编程特性，根据被测ASIC芯片的实际应用环境，编写对应测试用激励，并在测试期间分别输出给外部被测ASIC芯片及内部各被测软ASIC单元。
如图1所示，各被测软ASIC单元基于所述系统时钟、所述复位信号及所述测试用激励实现抗辐射测试。
具体地，目前一般自主可控、自研的ASIC芯片，特别是需要进行抗辐射性能评估的特殊用途的ASIC芯片，都会具有RTL代码以供在流片制造前进行安全性评估。本发明正是充分利用了这些RTL代码，借助FPGA大容量、高速、灵活可编程的特性，在FPGA中放置至少两个基于RTL代码的被测软AISC，在FPGA外放置一个与RTL代码相对应的已完成流片制造的AISC芯片作为被测ASIC芯片，后续通过各被测软AISC及被测ASIC芯片的状态判定是否存在失效事件。
具体地，在本实施例中，所述被测软ASIC单元包括两个，分别为第一被测软ASIC单元13及第二被测软ASIC单元14，在实际使用中，可根据需要设定所述被测软ASIC单元的数量，不少于两个即可，不以本实施例为限。
如图1所示，所述采集对比表决与测试流程控制单元15连接所述时钟复位生成模块11及各被测软ASIC单元，并接收所述外部被测ASIC芯片的输出信号，用于采集各被测软ASIC单元及所述外部被测ASIC芯片的状态值，并对比判定得到判定结果，同时解析外部流程控制指令以控制所述时钟复位生成单元11进行指令响应。
具体地，所述采集对比表决与测试流程控制单元15包括采集子单元、对比子单元、表决子单元及测试流程控制子单元(图中未显示)。
更具体地，所述采集子单元基于所述系统时钟产生采样时钟，所述采样时钟的频率大于所述系统时钟的频率，作为示例，所述采样时钟的频率为所述系统时钟频率的5～10倍，在实际使用中，可根据需要设定所述采样时钟的频率；所述采集子单元基于所述采样时钟对各被测软ASIC单元及所述外部被测ASIC芯片进行高速异步采样，得到状态值。
更具体地，所述对比子单元连接所述采集子单元，将各被测软ASIC单元及所述外部被测ASIC芯片采样到的状态值进行对比，在本实施例中，首先将所述第一被测软ASIC单元13与所述第二被测软ASIC单元14的状态值进行比较，当所述第一被测软ASIC单元13与所述第二被测软ASIC单元14的状态值一致后，再与所述被测ASIC芯片的状态值进行比较。
更具体地，所述表决子单元连接所述对比子单元，基于对比结果判定有无失效事件发生并输出判定结果，在本实施例中，所述表决子单元基于对比结果根据3取2表决得出判定结果，当所述第一被测软ASIC单元13或所述第二被测软ASIC单元14的状态值(两者相同)与所述被测ASIC芯片的状态值一致时判定正常，当所述第一被测软ASIC单元13或所述第二被测软ASIC单元14的状态值(两者相同)与所述被测ASIC芯片的状态值不一致时判定发生失效事件。
更具体地，所述测试流程控制子单元接收并解析从所述监控接口单元输入的流程控制指令，并发送至所述时钟复位生成单元。
如图1所示，所述监控接口单元16连接所述时钟复位生成单元11及所述采集对比表决与测试流程控制单元15，用于将所述状态值及所述判定结果汇总后发送出去，同时将外部流程控制指令发送至所述采集对比表决与测试流程控制单元15。
具体地，所述监控接口单元16基于所述系统时钟利用多个计数器对状态值、判定结果等信息进行分类统计汇总；然后按选定监控接口协议(包括但不限于RS232、CANBus)的通信格式要求，将汇总的信息打包后发送出去。另外，所述监控接口单元16接收外部的流程控制指令，并将所述流程控制指令拆包后发送给所述采集对比表决与测试流程控制单元15。
如图1所示，所述通信接口模块17连接所述时钟复位生成单元11及所述采集对比表决与测试流程控制单元15，用于传输正常工作状态时的通讯数据。
具体地，作为示例，所述通信接口模块17传输所述被测ASIC芯片及至少一被测软ASIC单元正常工作状态时的通讯数据，在实际使用中，可基于需要传输其它数据，能对通信接口模块的性能进行测试即可，不以本实施例为限。
具体地，所述通信接口单元17包括可编程I/O及与所述可编程I/O连接的吉比特收发器(GTX)。所述通信接口单元17根据被测ASIC芯片的实际应用环境，利用FPGA的可编程I/O、内嵌的吉比特收发器及FPGA外部的通信接口来实现多种低速通信接口(包括但不限于USART、SPI、I2C、1553B)、中速通信接口(包括但不限于USB2.0、PCI、Ethernet)、高速通信接口(包括但不限于PCIe、SATA、USB3.0、GigaEthernet、SpaceWire)，贴近被测ASIC芯片的实际应用场景。所述通信接口单元17同时将所述被测ASIC芯片及一个被测软ASIC单元的输出信号输出到FPGA测试板外部，以此获得评估辐射对通信接口影响的能力。
实施例二
如图2所示，本实施例提供一种ASIC芯片抗辐射性能评估系统，所述ASIC芯片抗辐射性能评估系统包括：
时钟信号产生电路2、脉冲信号产生电路3、被测ASIC芯片4、监控接口5、通信接口6、监控终端7及FPGA辐射测试模块1。
如图2所示，所述FPGA辐射测试模块1的内部结构及原理如实施例一所述，在此不一一赘述。
如图2所示，所述时钟信号产生电路2连接所述FPGA辐射测试模块1，为所述FPGA辐射测试模块1提供时钟信号。
具体地，所述时钟信号产生电路2包括但不限于高精度的恒温晶振(OCXO)，作为示例，用于产生一低频时钟信号。在实际使用中，任意可产生适于所述FPGA辐射测试模块1的时钟信号的电路结构均适用本发明，不以本实施例为限。
如图2所示，所述脉冲信号产生电路3连接所述FPGA辐射测试模块1，为所述FPGA辐射测试模块1提供脉冲信号。
具体地，所述脉冲信号产生电路3包括但不限于RC电路或按键，作为示例，用于产生一具有设定宽度的低电平脉冲信号。
如图2所示，所述被测ASIC芯片4连接所述FPGA辐射测试模块1，从所述FPGA辐射测试模块1获取系统时钟、复位信号及测试用激励，并将抗辐射测试后的输出信号反馈至所述FPGA辐射测试模块1。
具体地，所述被测ASIC芯片4为与所述FPGA辐射测试模块1中被测软ASIC单元的RTL代码相对应的已完成流片制造的AISC芯片。
如图2所示，所述监控接口5连接于所述FPGA辐射测试模块1与所述监控终端7之间，用于监控数据、测试流程数据的传输。
具体地，所述监控接口5与所述FPGA辐射测试模块1内的监控接口单元16相对应连接。作为示例，考虑到目前FPGA的IO输出大都采用CMOS电平标准(一般最大输入/输出不超过5V)，因此本发明在目前FPGA的基础上额外增加一些外围器件(包括但不限于RS232使用的电平转换芯片，CANBus使用的总线收发器)，以适用于其他电平标准。
如图2所示，所述通信接口6连接所述FPGA辐射测试模块1，用于数据传输。
具体地，所述通信接口6与所述FPGA辐射测试模块1内的通信接口单元17相对应连接，包括一些与通信协议相关的物理层器件(PHY)，包括但不限于PCIe(peripheralcomponent interconnect express)的PHY、SATA(Serial Advanced TechnologyAttachment)的PHY、USB3.0的PHY、Giga Ethernet的PHY、Space Wire的单端转LVDS(Low-Voltage Differential Signaling，低电压转差分信号)器件。
如图2所示，所述监控终端7控制测试流程并监控测试过程，用于人机交互。
具体地，所述监控终端7作为整个ASIC芯片抗辐射性能评估系统的输入输出的人机交互界面，内部安装监控接口卡(连接FPGA测试板上的所述监控接口5)及通信接口卡(连接FPGA测试板上的所述通信接口6)。所述监控终端7包括输入界面，测试人员可以通过所述监控终端7的监控接口手工输入测试流程控制指令，人为控制测试流程，也可以通过使用高级编程语言(包括但不限于Labview)编写测试软件灵活编排调用这些指令来达到自动化测试的需求。其中，流程控制指令包括但不限于：开始试验、暂定试验、系统软复位(除时钟复位生成模块外其余模块均复位)重启、系统硬复位(所有模块均复位)重启、复位监控接口5、复位通信接口6。所述监控终端7还包括输出界面，测试人员可以通过所述监控终端7的监控接口很直观地观测ASIC芯片抗辐射性能评估系统的实时运行状况及判定结果，明确有无失效事件发生以及失效事件发生时被测ASIC芯片的状态及时序情况；同时，测试人员还可以通过所述监控终端7的通信接口，观测因辐射引起的失效事件对通信接口的影响程度，包括但不限于单bit随机出错、多bit随机出错、单bit连续出错、多bit随机出错、通信时断时续，通信中断等。此外，所有测试期间的数据皆可通过所述监控终端7保存以供后续离线分析。
作为本发明的另一种实现方式，所述ASIC芯片抗辐射性能评估系统还包括设置于所述FPGA测试板外部的可编程电源8及设置于所述FPGA测试板内部的可编程电源模块9。所述可编程电源8连接所述可编程电源模块9，为所述可编程电源模块9提供电源；在本实施例中，所述可编程电源8还连接所述监控终端7，所述监控终端7对所述可编程电源8进行监控管理；所述可编程电源8在所述监控终端7的监测下对FPGA测试板进行整体供电(一次供电)，所述监控终端7可进行实时通断及电压、电流检测操作。所述可编程电源模块9为所述FPGA辐射测试模块1及所述被测ASIC芯片4供电，所述可编程电源模块9对所述可编程电源8提供的电源进行纹波、噪声抑制后，根据被测ASIC芯片4的供电要求，同时输出单路或多路供电(二次供电，输出电平值包括但不限于1.2v/1.5v/1.8v/2.5v/3.3v/5v)，并可通过板载端子进行电压、电流检测。
需要说明的是，所述时钟信号产生电路2、所述脉冲信号产生电路3、所述被测ASIC芯片4、所述监控接口5、所述通信接口6及所述FPGA辐射测试模块1设置于FPGA测试板上，基于高性能、大容量及高速的FPGA实现。所述FPGA测试板作为整个测试系统的主体，主要分成三个区域，包括：辐射区域、控制区域及辅助区域；其中，辐射区域用于放置所述被测ASIC芯片4；控制区域用于放置高性能、大容量、高速FPGA，高精度晶振、通信接口电路；辅助区域用于放置可编程电源模块9及监控接口。
实施例三
如图1～图4所示，本实施例提供一种ASIC芯片抗辐射性能评估方法，所述ASIC芯片抗辐射性能评估方法基于实施例一的FPGA辐射测试模块1实现，包括：
1)在辐射环境下，对各被测软ASIC单元及被测ASIC芯片4提供相同的系统时钟、复位信号，使各被测软ASIC单元及所述外部被测ASIC芯片4在时间线上同步。
具体地，在本实施例中，基于时钟复位生成单元11产生系统时钟、复位信号，并同时提供给各被测软ASIC单元及所述外部被测ASIC芯片4，进而使各被测软ASIC单元及所述外部被测ASIC芯片4在时间线上同步。
2)对各被测软ASIC单元及所述被测ASIC芯片提供相同的测试用激励，分别进行抗辐射测试。
具体地，在本实施例中，基于输入激励生成单元12产生测试用激励，并同时提供给各被测软ASIC单元及所述外部被测ASIC芯片4，进而使各被测软ASIC单元及所述外部被测ASIC芯片4完成相同的抗辐射测试。
3)对各被测软ASIC单元及所述被测ASIC芯片的输出信号进行采样，并将采样到的状态值进行对比得到判定结果。
具体包括以下步骤，如图3所示：
31)异步采样得到各被测软ASIC单元及所述被测ASIC芯片4的实时状态值。
作为示例，获取各被测软ASIC单元的实时状态的方法包括采集各被测软ASIC单元的输出信号或内部状态寄存器的值。获取所述外部被测ASIC芯片4的实时状态的方法包括采集所述外部被测ASIC芯片的输出信号。在本实施例中，以两个被测软ASIC单元为例，则可得到三路实时状态采样值。
32)将各被测软ASIC单元的状态值进行对比，若状态值一致则执行下一步，若状态值不一致则返回步骤31)开始下一轮采样对比。
在本实施例中，将所述第一被测软ASIC单元的实时状态值与所述第二被测软ASIC单元的实时状态值进行比较，若状态值一致则执行下一步；若状态值不一致，由于概率极小因此忽略然后返回步骤31)开始下一轮采样对比。
33)将任一被测软ASIC单元的状态值与所述被测ASIC芯片的状态值进行对比，若状态值一致则表示所述被测ASIC芯片状态正常，若状态值不一致则表示所述被测ASIC芯片状态出错。
在本实施例中，将所述第二被测软ASIC单元的实时状态值与所述被测ASIC芯片的状态值进行对比，在实际使用中，也可以采用所述第一被测软ASIC单元的实时状态值，因为所述第一被测软ASIC单元的实时状态值与所述第二被测软ASIC单元的实时状态值一致，择一即可，不以本实施例为限。若状态值一致则表示所述被测ASIC芯片4状态正常，若状态值不一致则表示所述被测ASIC芯片4状态出错。
34)返回步骤31)开始下一轮采样对比。
具体地，下表为本发明的ASIC芯片抗辐射性能评估方法的判决表，基于所述判决表的逻辑获得判定结果：
Figure BDA0002763065580000121
具体地，如图4所示，每个高速采样时钟周期内完成一轮并将判定结果输出至监控接口模块，再由监控接口模块汇总打包后按既定接口协议、格式输出至监控终端实时显示。由于高速采样时钟为被测系统时钟频率的5～10倍，能在一个被测系统时钟周期内进行多轮判定，这样便可精确得知在辐射试验开始后，在哪个系统时钟周期发生了失效事件。
综上所述，本发明提供一种FPGA辐射测试模块、ASIC芯片抗辐射性能评估系统及方法，包括：时钟复位生成单元、输入激励生成单元、至少两个被测软ASIC单元、采集对比表决与测试流程控制单元、监控接口单元及通信接口单元；所述时钟复位生成单元接收时钟信号及脉冲信号，用于产生系统时钟及复位信号，所述系统时钟及所述复位信号提供给各被测软ASIC单元及外部被测ASIC芯片，以使各被测软ASIC单元及所述外部被测ASIC芯片在时间线上同步；所述输入激励生成单元连接所述时钟复位生成单元，用于产生测试用激励，所述测试用激励提供给各被测软ASIC单元及外部被测ASIC芯片；各被测软ASIC单元及所述外部被测ASIC芯片基于所述系统时钟、所述复位信号及所述测试用激励实现抗辐射测试；所述采集对比表决与测试流程控制单元连接所述时钟复位生成模块及各被测软ASIC单元，并接收所述外部被测ASIC芯片的输出信号，用于采集各被测软ASIC单元及所述外部被测ASIC芯片的状态值，并对比判定得到判定结果，同时解析外部流程控制指令以控制所述时钟复位生成单元进行指令响应；所述监控接口单元连接所述时钟复位生成单元及所述采集对比表决与测试流程控制单元，用于将所述状态值及所述判定结果汇总后发送出去，同时将外部流程控制指令发送至所述采集对比表决与测试流程控制单元；所述通信接口模块连接所述时钟复位生成单元及所述采集对比表决与测试流程控制单元，用于将所述被测ASIC芯片及一被测软ASIC单元的输出信号发送出去；其中，所述采样时钟的频率大于所述系统时钟的频率。本发明的FPGA辐射测试模块、ASIC芯片抗辐射性能评估系统及方法性能高、容量大、速度快、灵活性高，如有失效事件发生，该系统还具有精确判定失效事件发生时刻，被测ASIC时序、内部状态及大致的内部路径位置的能力。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种FPGA辐射测试模块，其特征在于，所述FPGA辐射测试模块至少包括：
时钟复位生成单元、输入激励生成单元、至少两个被测软ASIC单元、采集对比表决与测试流程控制单元、监控接口单元及通信接口单元；
所述时钟复位生成单元接收时钟信号及脉冲信号，用于产生系统时钟及复位信号，所述系统时钟及所述复位信号提供给各被测软ASIC单元及外部被测ASIC芯片，以使各被测软ASIC单元及所述外部被测ASIC芯片在时间线上同步；
所述输入激励生成单元连接所述时钟复位生成单元，用于产生测试用激励，所述测试用激励提供给各被测软ASIC单元及外部被测ASIC芯片；
各被测软ASIC单元基于所述系统时钟、所述复位信号及所述测试用激励实现抗辐射测试；
所述采集对比表决与测试流程控制单元连接所述时钟复位生成模块及各被测软ASIC单元，并接收所述外部被测ASIC芯片的输出信号，用于采集各被测软ASIC单元及所述外部被测ASIC芯片的状态值，并对比判定得到判定结果，同时解析外部流程控制指令以控制所述时钟复位生成单元进行指令响应；
所述监控接口单元连接所述时钟复位生成单元及所述采集对比表决与测试流程控制单元，用于将所述状态值及所述判定结果汇总后发送出去，同时将外部流程控制指令发送至所述采集对比表决与测试流程控制单元；
所述通信接口模块连接所述时钟复位生成单元及所述采集对比表决与测试流程控制单元，用于传输正常工作状态时的通讯数据。
2.根据权利要求1所述的FPGA辐射测试模块，其特征在于：所述时钟复位生成单元包括数字锁相环及逻辑处理子单元；所述数字锁相环对所述时钟信号进行倍频、去抖及延时平衡处理后得到所述系统时钟，并在所述流程控制指令的控制下暂停所述系统时钟的输出；所述逻辑处理子单元对所述脉冲信号进行展宽、延迟后得到所述复位信号，并在所述流程控制指令的控制下重新产生所述复位信号。
3.根据权利要求1所述的FPGA辐射测试模块，其特征在于：所述被测软ASIC单元基于RTL代码实现。
4.根据权利要求1所述的FPGA辐射测试模块，其特征在于：所述采集对比表决与测试流程控制单元包括采集子单元、对比子单元、表决子单元及测试流程控制子单元；所述采集子单元基于所述系统时钟产生采样时钟，并基于所述采样时钟采集各被测软ASIC单元及所述外部被测ASIC芯片的状态值；所述对比子单元连接所述采集子单元，将各被测软ASIC单元及所述外部被测ASIC芯片采样到的状态值进行对比；所述表决子单元连接所述对比子单元，基于对比结果判定有无失效事件发生并输出判定结果；所述测试流程控制子单元接收并解析所述流程控制指令，并发送至所述时钟复位生成单元；
其中，所述采样时钟的频率大于所述系统时钟的频率。
5.根据权利要求4所述的FPGA辐射测试模块，其特征在于：所述采样时钟的频率为所述系统时钟频率的5～10倍。
6.根据权利要求1所述的FPGA辐射测试模块，其特征在于：所述通信接口单元包括可编程I/O及与所述可编程I/O连接的吉比特收发器。
7.一种ASIC芯片抗辐射性能评估系统，其特征在于，所述ASIC芯片抗辐射性能评估系统至少包括：
时钟信号产生电路、脉冲信号产生电路、被测ASIC芯片、监控接口、通信接口、监控终端及如权利要求1～6任意一项所述的FPGA辐射测试模块；
所述时钟信号产生电路连接所述FPGA辐射测试模块，为所述FPGA辐射测试模块提供时钟信号；
所述脉冲信号产生电路连接所述FPGA辐射测试模块，为所述FPGA辐射测试模块提供脉冲信号；
所述被测ASIC芯片连接所述FPGA辐射测试模块，从所述FPGA辐射测试模块获取系统时钟、复位信号及测试用激励，并将抗辐射测试后的输出信号反馈至所述FPGA辐射测试模块；
所述监控接口连接于所述FPGA辐射测试模块与所述监控终端之间，用于监控数据、测试流程数据的传输；
所述通信接口连接所述FPGA辐射测试模块，用于数据传输；
所述监控终端控制测试流程并监控测试过程，用于人机交互。
8.根据权利要求7所述的ASIC芯片抗辐射性能评估系统，其特征在于：所述时钟信号产生电路包括恒温晶振。
9.根据权利要求7所述的ASIC芯片抗辐射性能评估系统，其特征在于：所述脉冲信号产生电路包括RC电路或按键。
10.根据权利要求7所述的ASIC芯片抗辐射性能评估系统，其特征在于：所述时钟信号产生电路、所述脉冲信号产生电路、所述被测ASIC芯片、所述监控接口、所述通信接口及所述FPGA辐射测试模块设置于FPGA测试板上。
11.根据权利要求10所述的ASIC芯片抗辐射性能评估系统，其特征在于：所述ASIC芯片抗辐射性能评估系统还包括设置于所述FPGA测试板外部的可编程电源及设置于所述FPGA测试板内部的可编程电源模块；所述可编程电源连接所述可编程电源模块，为所述可编程电源模块提供电源；所述可编程电源模块为所述FPGA辐射测试模块及所述被测ASIC芯片供电。
12.根据权利要求11所述的ASIC芯片抗辐射性能评估系统，其特征在于：所述可编程电源还连接所述监控终端，所述可编程电源在所述监控终端的监测下对所述可编程电源模块供电，同时控制供电的通断及电压、电流检测。
13.一种ASIC芯片抗辐射性能评估方法，基于如权利要求1～6任意一项所述的FPGA辐射测试模块，其特征在于，所述ASIC芯片抗辐射性能评估方法至少包括：
1)在辐射环境下，对各被测软ASIC单元及被测ASIC芯片提供相同的系统时钟、复位信号，使各被测软ASIC单元及所述外部被测ASIC芯片在时间线上同步；
2)对各被测软ASIC单元及所述被测ASIC芯片提供相同的测试用激励，分别进行抗辐射测试；
3)对各被测软ASIC单元及所述被测ASIC芯片的输出信号进行采样，并将采样到的状态值进行对比得到判定结果。
14.根据权利要求13所述的ASIC芯片抗辐射性能评估方法，其特征在于：步骤3)包括：
31)异步采样得到各被测软ASIC单元及所述被测ASIC芯片的实时状态值；
32)将各被测软ASIC单元的状态值进行对比，若状态值一致则执行下一步，若状态值不一致则返回步骤31)开始下一轮采样对比；
33)将任一被测软ASIC单元的状态值与所述被测ASIC芯片的状态值进行对比，若状态值一致则表示所述被测ASIC芯片状态正常，若状态值不一致则表示所述被测ASIC芯片状态出错；
34)返回步骤31)开始下一轮采样对比。
15.根据权利要求13或14所述的ASIC芯片抗辐射性能评估方法，其特征在于：获取各被测软ASIC单元的实时状态的方法包括采集各被测软ASIC单元的输出信号或内部状态寄存器的值；获取所述外部被测ASIC芯片的实时状态的方法包括采集所述外部被测ASIC芯片的输出信号。
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