[go: up one dir, main page]

CN103426923B - 半导体器件、包括其的晶体管及其制造方法 - Google Patents

半导体器件、包括其的晶体管及其制造方法 Download PDF

Info

Publication number
CN103426923B
CN103426923B CN201310178071.6A CN201310178071A CN103426923B CN 103426923 B CN103426923 B CN 103426923B CN 201310178071 A CN201310178071 A CN 201310178071A CN 103426923 B CN103426923 B CN 103426923B
Authority
CN
China
Prior art keywords
region
semiconductor body
semiconductor
doped region
passage area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310178071.6A
Other languages
English (en)
Other versions
CN103426923A (zh
Inventor
格哈德·普雷希特尔
奥利弗·黑贝伦
克莱门斯·奥斯特迈尔
詹毛罗·波佐维沃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Priority to CN201810062434.2A priority Critical patent/CN108133956A/zh
Publication of CN103426923A publication Critical patent/CN103426923A/zh
Application granted granted Critical
Publication of CN103426923B publication Critical patent/CN103426923B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供了一种半导体器件、包括其的晶体管、制造其的方法，所述半导体器件包括半导体本体，半导体本体包括多个化合物半导体层以及形成于其中一个化合物半导体层内的二维电荷载气通道区域。半导体器件进一步包括布置在半导体本体内的触点结构。触点结构包括金属区域和掺杂区域。金属区域从半导体本体的第一侧延伸至半导体本体内且至少延伸到包括通道区域的化合物半导体层。掺杂区域形成在半导体本体内且处于金属区域与通道区域之间，使得通道区域通过掺杂区域与金属区域电连接。

Description

半导体器件、包括其的晶体管及其制造方法
技术领域
本申请总体涉及化合物半导体器件(compound semiconductor device，复合物半导体器件)，特别涉及用于化合物半导体器件的触点结构。
背景技术
需要使用用于功率HEMT(高电子迁移率晶体管)和其他类型的异质结构器件的低欧姆触点来满足低RON*A(比导通电阻(specific on-resistance)，其中A对应于面积)度量。对于低电压功率器件(30V电压等级及以下)尤其如此，其中，接触电阻可代表器件总RON*A的40％或以上。优选地，AlGaN/GaN HEMT或其他异质结构器件中的低欧姆触点具有低接触电阻(因此，对RON的影响小)，还具有小的转移长度。如果转移长度小，则触点的长度可大大减小，且功率晶体管结构的尺寸可对应减小。但是，在比如GaN/AlGaN界面的异质结处提供良好的欧姆触点非常困难。例如，优化的30V GaN功率晶体管具有的比接触电阻通常为1.2e-7Ohm*mm2，其与总晶体管RON*A的约40％对应。另外，必须特别注意2DEG(二维电子气)通道与触点之间的转移电阻的优化。该转移电阻对总触点电阻具有很大影响。
通过将Si注入GaN/AlGaN结构以形成与2DEG通道接触的退化区域(Si在GaN中起n型掺杂剂的作用)，可形成一种常规GaN/AlGaN HEMT触点。半导体本体的顶侧上形成金属触点，其与Si掺杂区域接触。金属触点下方设有足够的电载体，以获得良好欧姆接触。但是，该触点结构在底部的GaN/AlGaN界面处具有高过渡电阻，这大大增加了接触面积的总 比电阻。高过渡电阻是由能带不连续性和感应/自发极化电荷所引起的GaN/AlGaN界面之间的明显障碍而造成的。
另一种常规GaN/AlGaN HEMT触点通过进行金属沉积和后续的在通常高于600℃的温度下进行的退火过程而形成。这种高温处理阻碍了标准铝金属化方案的使用，这种方案的熔点在600℃以下。利用GaN基的材料，这种高温退火在埋入式金属触点的下方形成氮空位。这些氮空位在GaN中起n型掺杂剂的作用，从而产生与常规Si注入触点相似的效果。可下降至2DEG通道或着甚至在2DEG通道下方进行凹槽蚀刻，以避免在GaN/AlGaN界面处的过渡电阻。但是，埋入式金属触点结构与2DEG通道直接接触。金属触点与2DEG通道之间的这种直接连接在通道-金属界面处引起电流拥挤且增加了触点比电阻。
发明内容
本文对用于化合物半导体器件的触点结构的实施例进行了说明，其包括结合有掺杂区域的凹陷金属区域。所述触点结构在通道与掺杂区域之间具有降低的过渡电阻，并避免了异质结处(即，不同晶体半导体的两个层或区域之间的界面，例如，AlGaN/GaN界面处)的过渡电阻。通过在凹陷金属区域与通道之间设置掺杂区域，2DEG通道与触点结构之间的过渡电阻降低。该低欧姆触点结构可在非常低的温度下实现，例如，<450℃。利用在这种低温安排，如果需要，则可使用标准铝金属化方案。还可采用其他金属和处理温度，如本文所述。
根据半导体器件的一个实施例，所述半导体器件包括半导体本体，半导体本体包括多个化合物半导体层和形成于其中一个化合物半导体层内的二维电荷载气通道区域。所述半导体器件进一步包括布置在半导体本体内的触点结构。所述触点结构包括金属区域和掺杂区域。所述金属区域从半导体本体的第一侧延伸至半导体本体内且至少延伸到包括通道区域的 化合物半导体层。所述掺杂区域形成于金属区域与通道区域之间的半导体本体内，以使通道区域通过掺杂区域与金属区域电连接。
根据半导体器件的另一个实施例，所述半导体器件包括半导体本体，半导体本体包括多个化合物半导体层和形成于其中一个化合物半导体层内的通道区域。所述半导体器件进一步包括金属区域和掺杂区域，所述金属区域从半导体本体的第一侧延伸到半导体本体内且至少延伸到包括通道区域的化合物半导体层，所述掺杂区域形成于半导体本体内，并置于金属区域与通道区域之间，以使通道区域通过掺杂区域与金属区域隔开。
根据晶体管的一个实施例，所述晶体管包括半导体本体，所述半导体本体包括多个化合物半导体层，其中在两个不同化合物半导体层之间具有异质结。异质结下方形成通道区域。金属区域延伸至异质结下方的半导体本体内从而至少延伸到通道区域。形成于半导体本体内的掺杂区域置于金属区域与通道区域之间，以使通道区域通过掺杂区域与金属区域隔开。
根据半导体器件的制造方法的一个实施例，所述方法包括：提供半导体本体，所述半导体本体包括多个化合物半导体层和形成于其中一个化合物半导体层内的二维电荷载气通道区域；以及在半导体本体内形成触点结构。所述触点结构包括金属区域，所述金属区域从半导体本体的第一侧至少延伸到包括通道区域的化合物半导体层而进入半导体本体内。所述触点结构进一步包括掺杂区域，所述掺杂区域形成在半导体本体内并处于金属区域与通道区域之间，以使通道区域通过掺杂区域与金属区域电连接。
在阅读以下详细说明，同时参照附图时，本领域的技术人员应理解额外的特征和优点。
附图说明
图中的部件不一定符合比例，重点在于图解说明本发明的原理。另外， 在图中，相似参考标号表示对应部分。在附图中：
图1图解了具有触点结构的化合物半导体器件的局部截面图，所述触点结构具有形成于器件本体内的金属区域和掺杂区域。
图2为触点结构的比电阻对器件的总比电阻的影响的曲线图。
图3图解了根据一个实施例的具有触点结构的化合物半导体器件的局部截面图，所述触点结构具有形成于器件本体内的金属区域和掺杂区域。
图4图解了根据另一个实施例的具有触点结构的化合物半导体器件的局部截面图，所述触点结构具有形成于器件本体内的金属区域和掺杂区域。
图5图解了根据另一个实施例的具有触点结构的化合物半导体器件的局部截面图，所述触点结构具有形成于器件本体内的金属区域和掺杂区域。
图6图解了根据又一个实施例的具有触点结构的化合物半导体器件的局部截面图，所述触点结构具有形成于器件本体内的金属区域和掺杂区域。
图7图解了根据另一个实施例的具有触点结构的化合物半导体器件的局部截面图，所述触点结构具有形成于器件本体内的金属区域和掺杂区域。
图8图解了根据一个实施例的具有触点结构的化合物半导体器件的局部截面图，所述触点结构具有形成于器件本体内的金属区域和掺杂区域。
图9图解了根据另一个实施例的具有触点结构的化合物半导体器件的局部截面图，所述触点结构具有形成于器件本体内的金属区域和掺杂区域。
图10图解了形成图9所示的触点结构的掺杂区域的过程的一个实施例。
图11A至图11C图解了触点结构的制造方法的一个实施例。
图12A至图12G图解了触点结构的制造方法的另一个实施例。
图13图解了具有触点结构的化合物半导体晶体管的局部截面图，所述触点结构具有形成于器件本体内的金属区域和掺杂区域。
图14图解了根据另一个实施例的具有触点结构的化合物半导体晶体管的局部截面图，所述触点结构具有形成于器件本体内的金属区域和掺杂区域。
具体实施方式
图1图解了包括半导体本体100的半导体器件的局部截面图，所述半导体本体具有设置在衬底110上的多个化合物半导体层。衬底110可为半导体衬底，例如，Si、蓝宝石、SiC、GaN或金刚石衬底。衬底110可为掺杂衬底或非掺杂衬底。在一个实施例中，布置在衬底110上的半导体本体100包括衬底110上的成核(种)层102(例如，AlN层)、成核层102上的第一化合物半导体器件层104(本文还称为缓冲区域)、缓冲区域104上的第二化合物半导体器件层106(本文还称为阻挡层)，以及阻挡层106上的与缓冲区域104可以为相同材料的第三化合物半导体器件层108。在一个实施例中，缓冲区域104包括GaN，阻挡区域106包括GaN合金，例如，AlGaN、InAlN、AlN或InAlGaN，所述第三化合物半导体器件层108包括GaN覆盖层(caplayer)，并且在缓冲区域104内靠近缓冲与阻挡区域104、106之间的界面的位置形成有2DEG(二维电子气)通道区域。 在该实施例中，第一异质结105存在于GaN合金层106与下部GaN层104之间，且第二异质结107存在于GaN合金层106与GaN覆盖层108之间。通道区域形成于两个异质结105、107下方的下部GaN层104内。一般来说，利用GaN技术，GaN基异质结构可沿c方向(即，Ga面)或沿N面生长，例如，GaN/AlGaN异质结构。两种生长取向都可用于制造本文所述的GaN基结构。另外，通过GaN技术，极化电荷和应变效应的存在实现了以非常高载流子密度和载流子迁移率为特征的二维电荷载气(二维电子或空穴反转层)。这种二维电荷载气形成器件的导电通道区域。可在GaN缓冲区域104与GaN合金阻挡区域106之间设置薄的(例如，1-2nm)AlN层，以将合金散射最小化并增强2DEG迁移率。也可使用具有二维电子或空穴气的其他化合物半导体技术。在每种情况下，极化电荷用于形成所述器件的二维电荷载气通道区域。本领域中已知的是，可使用III-V半导体材料的其他组合，以在器件的缓冲区域104内形成2DEG或2DHG(二维空穴气)。一般来说，可使用能带不连续性符合本器件原理的任何异质结构。钝化层112可形成于半导体本体100上。在每种情况下，触点结构120布置在半导体本体100内，以用于与通道区域电接触。触点结构120包括金属区域122和掺杂(退化)区域124。金属区域122从半导体本体100的第一侧101至少延伸到包括通道区域的化合物半导体层从而进入半导体本体100内。在图1所示的实施例中，该层为缓冲区域104。金属区域122可包括Ti/Al基/金属1/金属2的组合，其中，Al基金属可为纯Al、AlSi、AlCu或AlSiCu，金属1可为Ni、Ti、Mo、Pt、Pd、Nb、Re、Ta、Ir、TiAl3或W，金属2可为Au、TiN、TiAl3或W。可替代地，金属区域122可包括Ti/Al基/金属1的组合，其中，Al基金属可为纯Al、AlSi、AlCu或AlSiCu，金属1可为Ni、Ti、Mo、Pt、Pd、Nb、Re、Ta、Ir、TiAl3或W。在另一个实施例中，金属区域122可包括Ti/Al基组合，其中，Al基金属可为纯Al、AlSi、AlCu或AlSiCu。在另一个实施例中，金属区域122可包括直接金属触点(即，没有Ti衬垫)，其中，金属可为Al基金属，例如，纯Al、AlSi、AlCu或AlSiCu。可使用Ni、Ti、Mo、Pt、Pd、Nb、Re、Ta、Ir、TiAl3、W以及具有退化导带的所有其他金属。
在每种情况下，掺杂区域124形成在半导体本体100内并处于金属区域122与通道区域之间，以使通道区域通过掺杂区域122与金属区域124分隔开并电连接。在一个实施例中，掺杂区域124通过向半导体本体100内注入Si原子并对半导体本体100进行退火以活化Si掺杂剂而形成，具体如下文所述。触点结构120在通道区域与触点结构120之间具有降低的过渡电阻，并避免不同半导体材料之间的异质结105、107的过渡电阻。
在图1中，触点结构120的等效电路叠置在触点结构120上，以更好地图解不同触点电阻的影响。在等效电路图中，缓冲区域104与阻挡区域106之间的过渡电阻显示为电阻RT1，阻挡区域106与上化合物半导体层108之间的过渡电阻显示为电阻RT2。由于包括了金属触点区域122，避免了异质结105、107处的过渡电阻RT1和RT2。即，电流通过缓冲区域104在触点结构120的掺杂区域124内横向移动到金属区域122，随后根据与金属触点区域122的接点布局而竖直地上下移动。如图1所示，与触点结构120的金属区域122的连接可产生于金属区域122的背离衬底110的一侧121处。在其他实施例中，与金属触点区域122的连接可产生于金属触点区域122的朝向衬底110的一侧处，具体如下文所述。
在每种情况下，由于包括了在通道区域与触点区域122之间设置在半导体本体100内的掺杂(退化)半导体区域124，通道区域与触点结构120之间的过渡电阻最小化。通道区域与掺杂区域124之间的低过渡电阻显示为电阻RT3，金属触点区域122与不同化合物半导体材料的掺杂区域124(用图1中的区域124内的虚线界定)之间的低过渡电阻显示为电阻RT4、RT5和RT6。触点结构120的掺杂半导体区域124在更大面积上提供了优化电流分布，从而减少了电流拥挤和总触点电阻。电流拥挤减少的原因在于，电流可扩散到超过通道区域与掺杂区域124之间的界面的更大范围。金属触点区域122的电阻显示为电阻RM，缓冲区域104的薄膜电阻(sheet resistance，片电阻)显示为电阻RBU，阻挡区域106的薄膜电阻显示为电 阻RBA，上化合物半导体层108的薄膜电阻显示为电阻RU，通道区域的比电阻显示为电阻RC。
模拟结果表明，通过形成触点结构120的金属区域122，以使金属区域122至少延伸到包括通道区域的化合物半导体层，与不具有金属触点凹陷的常规双触点注入技术相比，对于GaN缓冲区域104和AlGaN阻挡区域106，触点结构120的比电阻可降低几乎2X的因数。这种情况下，这种比触点电阻的降低使半导体器件的RON*A品质指标提高至少40％，包括取决于转移长度的最佳接触长度(转移长度取决于比触点电阻)。另外，这种比触点电阻的降低将触点电阻对总RON*A的影响从图2所示的的对于相同的常规器件的约40％下降到约25％或更小，其中，rho_C为以Ohm*cm2为单位的触点结构120的比电阻。另外，可由此调整接触长度，以减小器件尺寸。在某些实施例中，触点结构120具有的比电阻为1.0E-7Ohm*cm2或更小，更特别地，为0.5E-7Ohm*cm2或更小。具有这种比触点电阻的晶体管非常适用于低压应用，例如，30V或更小。
图3图解了与图1所示的实施例相似的半导体器件的另一个实施例的局部截面图，但省略了覆盖层108。
图4图解了与图1所示的实施例相似的半导体器件的另一个实施例的局部截面图，但是在形成触点结构120的金属区域122之后，在450℃以上的温度下对半导体本体100进行退火。在这种高温下退火不需要考虑特定金属用于金属触点区域122(例如，铝)，但使得在半导体本体100与金属触点区域122的侧面和底侧123、125相邻的区域内形成氮空位。氮空位在GaN中用作n型掺杂剂，因此进一步降低了触点结构120的总比电阻。氮空位用图4中的符号‘x’表示。
可替代地，在形成金属触点区域122之后半导体本体100将经受<450℃的温度，以使铝或其他类型的低熔点金属可用于触点结构120的金属区域122。<450℃的退火温度不会产生氮空位，但仍能提高金属触点区 域122与包含(例如)GaN或GaN合金的周围半导体材料之间的接合质量。
图1、图3和图4所示的实施例中的触点结构120的掺杂区域124从第一侧101延伸到半导体本体100内且比触点结构120的金属区域122延伸地更深。这样，掺杂区域124与金属区域122的侧面和底侧123、125接触。
图5图解了与图1中所示的实施例相似的半导体器件的另一个实施例，但是触点结构120的金属区域122从第一侧101延伸到半导体本体100内且延伸得比触点结构120的掺杂区域124深。根据该实施例，掺杂区域124与金属区域122的侧面123，而不是与其底侧125接触。
图6图解了与图5所示的实施例相似的半导体器件的另一个实施例，但是触点结构120的金属区域122完全延伸通过半导体本体100，并完全通过底层衬底110。根据该实施例，金属区域122与形成于衬底110的背面111上的敷金属140连接，并因此在衬底背面111电连接。
图7图解了与图5所示的实施例相似的半导体器件的另一个实施例，但是触点结构120的金属区域122没有完全延伸通过底层衬底110。相反，金属区域122延伸到衬底110中，并在到达衬底110的背面111之前终止。根据该实施例，衬底110进行掺杂，以使金属触点区域122与衬底110的金属化背面111通过掺杂衬底110形成电连接。
图8图解了与图1所示的实施例相似的半导体器件的一个实施例，但是触点结构120的金属区域122延伸到阻挡区域106内，但没有延伸到底部的缓冲区域104内。根据该实施例，金属触点区域122的底侧125延伸到从半导体本体100的正面101测得的比通道区域浅的深度。
图9图解了半导体器件的另一个实施例，所述半导体器件包括多个AlGaN或InAlN层180，所述多个AlGaN或InAlN层沿所述器件的竖直 方向置于相应的GaN层190之间，所述器件的竖直方向与半导体本体100的顶侧101垂直。与图3所示的相似，GaN覆盖层在图8中省略，但可包括在最上面的AlGaN或InAlN层180与如上文所述的钝化层112之间。根据该实施例，在最下面的GaN层190中靠近与最下面的AlGaN或InAlN层180的界面处形成有2DEG 181。每个连续GaN层180均具有下部2DHG 191和上部2DEG 181，所述下部2DHG在靠近与底部AlGaN或InAlN层180的界面处形成，所述上部2DEG在靠近与上覆的AlGaN或InAlN层180的界面处形成。这样，所述器件中存在多个2DEG和2DHG。
图10图解了形成用于图9的半导体器件的触点结构120的掺杂区域124的一个实施例。根据该实施例，开口192从顶侧101蚀刻入半导体本体100内，并将用于GaN基半导体本体的掺杂剂(例如，Si)注入开口192的侧壁和底部中，如图10中的向下箭头所示。对注入的掺杂剂进行退火，以形成触点结构120的掺杂区域124，如图9所示。图11A至图11C图解了触点结构120的制造方法的实施例，在图11A中，执行光刻胶沉积和显影过程，以在半导体本体100的顶侧101上形成掩模150，以使半导体本体100的一部分保持未被覆盖。在GaN基半导体本体100的情况下，将掺杂剂160(例如，Si)注入半导体本体100的未覆盖部分，如图11A所示。
在高温下对半导体本体100进行退火，以活化注入的掺杂剂，并形成触点结构120的掺杂区域124，如图11B所示。随后在从半导体本体100的顶侧101到至少通道区域的深度d上去除掺杂区域124的一部分，以在半导体本体100内形成开口170，如图11C所示。开口170通过掺杂区域124的剩余部分与通道区域120横向隔开。
开口170可蚀刻到半导体本体100内，以使开口170从顶侧101在半导体本体100内延伸得比掺杂区域124浅，例如，如图1、图3、图4和图8所示。可替代地，开口170可完全蚀刻穿过掺杂区域124，以使开口170从顶侧101在半导体本体100内延伸得比掺杂区域124深，例如，如 图5和图9所示。开口170可完全蚀刻穿过半导体本体100或完全穿过底层衬底110，例如，如图6和图7所示。在每种情况下，开口170填充有(例如)上文所述类型的金属，以完成触点结构120。
在一个实施例中，半导体本体100包括下部GaN层104、下部GaN层104上的中间GaN合金层106和GaN合金层106上的GaN覆盖层108。将Si掺杂剂注入半导体本体100的未覆盖部分中以及GaN覆盖层108、GaN合金层106和下部GaN层104内，例如，如图8所示，使得在退火之后，即，注入的掺杂剂活化之后，触点结构120的掺杂区域124与二维电子气通道区域接触。在开口170中填充金属之后，半导体本体100可在相对较低温度(例如，<450℃)下退火，以确保金属触点区域122与相邻半导体材料之间的良好接触，或在相对较高温度(例如，>600℃)下退火，以在金属触点区域122的侧面和底侧123、125(两者都如上文描述的那样)周围形成氮空位。
图12A至图12G图解了用于晶体管器件的触点结构120的制造方法的另一个实施例。执行光刻胶沉积和显影过程，以在半导体本体100的顶侧101上形成掩模152，使得半导体本体100的一部分保持未被覆盖。将Si掺杂剂162注入半导体本体100的未覆盖部分并退火，以形成每个相应触点结构120的注入区域124。注入的Si区域124还分别形成所述器件的源极(S)和漏极(D)区域，如图12A所示。
可在每个器件周围形成隔离区域164，以将相邻器件互相隔离。在一个实施例中，通过在有源器件区域之外将Ar 166注入半导体本体100内而形成隔离区域164，如图12B所示。随后，通过在将形成器件栅极的区域内进行蚀刻过程而使掩模152和底层钝化层112开口，如图12C所示。移除掩模152，栅极金属168通过(例如)沉积过程形成于器件结构的顶面上，从而填充了先前形成于钝化层112内的开口167，如图12D所示。对栅极金属168进行图案化处理，以形成器件的栅极(G)，随后将夹层电介质172沉积在器件结构上，如图12E所示。
随后在夹层电介质168上沉积另一个掩模174，并且开口176穿过掩模174、夹层电介质172、钝化层112形成而进入注入(源极/漏极)区域124内。开口176可完全延伸穿过注入区域124，如图12F所示，如果需要，可进一步延伸到底层衬底110内或完全穿过底层衬底110。可替代地，开口176在到达注入区域124的底部之前终止。在每种情况下，开口176填充有金属，对该金属进行图案化处理，以形成源极侧和漏极侧触点结构120的相应金属区域122，如图12G所示。
图13和图14图解了包括触点结构120的晶体管的不同实施例的相应截面图。所述晶体管包括形成于化合物半导体本体200内的源极区与S和漏极区域D。化合物半导体本体200形成于衬底210上，且具有在两种不同半导体材料之间的至少一个异质结202以及在异质结202下方的通道区域204。源极和漏极通过通道区域204互相隔开。所述晶体管还包括可用于控制通道区域204的栅极G。栅极可以具有底层材料，例如，p-GaN、SiOx等，以控制器件的阈值电压。触点结构120的掺杂区域124形成根据图13所示的实施例的晶体管的源极。触点结构120还可形成于漏极侧上，如图14所示，其中，漏极侧触点结构120的掺杂区域124形成漏极。在每种情况下，触点结构120的金属区域122从顶侧201延伸到化合物半导体本体200内且至少延伸到包括通道区域204的化合物半导体层。金属区域120可从顶侧201在化合物半导体本体200内延伸得比触点结构120的掺杂区域124浅，例如，如图1、图3、图4和图8所示。可替代地，金属区域122可在晶体管的源极侧和/或漏极侧完全延伸穿过掺杂区域124，使得金属区域122从顶侧201在化合物半导体本体200内延伸得比掺杂区域124深，例如，如图5和图9所示。在源极侧和/或漏极侧的金属触点区域122可完全延伸穿过半导体本体200，以进入或完全穿过底层衬底210，例如，如图6和图7中所示。触点结构120在触点结构120的通道区域204与掺杂区域124之间具有降低的过渡电阻，并避免异质结202处的过渡电阻，如上文所述。这对低电压应用(例如，30V或更小)特别 有利。由于这种低工作电压，晶体管具有的栅极到漏极长度LGD可为1μm或更小。
为了便于说明，使用空间相关术语，例如，“下面”、“下方”、“下部”、“上方”、“上部”等，以说明一个元件相对于第二元件的位置。这些术语旨在包含除图中所示的不同定向之外的器件的不同定向。进一步，使用“第一”、“第二”等术语以描述各个元件、区域、部分等，并不具有限制性。在说明书中的相似的术语表示相似的元件。
如本文中使用的，术语“具有”、“包含”、“包括”、“含有”等为开放式术语，表示存在所述的元件或特征，但并不排除额外的元件或特征。除非上下文另有明确说明，冠词“一”、“一个”和“该”旨在包括复数和单数。
应理解的是，考虑在上述变化和应用范围，本发明并不限于上述说明，也不限于附图。相反，本发明仅通过所附权利要求及其法律等同物限定。

Claims (29)

1.一种半导体器件，包括：
半导体本体，包括多个化合物半导体层以及形成在其中一个所述化合物半导体层内的二维电荷载气通道区域；以及
触点结构，所述触点结构设置在所述半导体本体内并且包括：
金属区域，从所述半导体本体的第一侧延伸至所述半导体本体内并至少延伸到包括所述通道区域的所述化合物半导体层；以及
掺杂区域，形成在半导体本体内且处于所述金属区域与所述通道区域之间，使得所述通道区域通过所述掺杂区域与所述金属区域隔开且电连接，
其中，所述掺杂区域与所述金属区域之间的界面垂直于所述第一侧，
其中，在所述半导体本体内形成所述触点结构包括：
将掺杂剂注入所述半导体本体的未覆盖部分中；
在高温下对所述半导体本体进行退火，以活化被注入的掺杂剂并形成所述掺杂区域；
在注入和退火后，在从所述半导体本体的第一侧到至少所述通道区域的深度上去除所述掺杂区域的一部分，以在所述半导体本体中形成开口，所述开口通过所述掺杂区域的剩余部分与所述通道区域横向隔开；以及
在所述开口内填充金属。
2.根据权利要求1所述的半导体器件，其中，所述二维电荷载气通道区域为二维电子气通道区域，且所述掺杂区域为所述半导体本体的掺杂有Si的区域。
3.根据权利要求2所述的半导体器件，进一步包括设置在所述半导体本体的与所述金属区域的侧面和底侧相邻的区域内的氮空位。
4.根据权利要求2所述的半导体器件，其中：
所述半导体本体包括GaN层和所述GaN层上的GaN合金层；并且
所述掺杂区域为所述半导体本体的掺杂有Si的区域，该区域延伸穿过所述GaN合金层而进入所述GaN层并与所述二维电子气通道区域接触。
5.根据权利要求4所述的半导体器件，其中，所述金属区域延伸穿过所述GaN合金层而进入所述GaN层。
6.根据权利要求4所述的半导体器件，其中，所述GaN合金层包括AlGaN或InAlN，且所述二维电荷载气通道区域为形成在所述GaN层内的二维电子气通道区域。
7.根据权利要求1所述的半导体器件，其中，所述金属区域完全延伸穿过所述半导体本体。
8.根据权利要求7所述的半导体器件，其中，所述半导体本体设置在衬底上，且所述金属区域延伸至所述衬底内。
9.根据权利要求1所述的半导体器件，其中，所述金属区域从所述第一侧延伸至所述半导体本体内的程度比所述掺杂区域深。
10.根据权利要求1所述的半导体器件，其中，所述金属区域包括Al、AlSi、AlCu、AlSiCu、Ni、Ti、Mo、Pt、Pd、Nb、Re、Ta、Ir、TiAl3和W中的至少一种。
11.根据权利要求1所述的半导体器件，其中，沿着所述第一侧，所述掺杂区域与所述金属区域不邻接。
12.根据权利要求1所述的半导体器件，其中，所述金属区域包括侧面和底侧，所述侧面从所述第一侧延伸至所述底侧，所述侧面垂直于所述第一侧并且所述底侧平行于所述第一侧，并且其中，所述通道区域通过所述掺杂区域与所述侧面隔开且电连接。
13.根据权利要求1所述的半导体器件，其中，所述金属区域包括侧面和底侧，所述侧面从所述第一侧延伸至所述底侧，所述侧面垂直于所述第一侧并且所述底侧平行于所述第一侧。
14.一种晶体管，包括：
半导体本体，包括多个化合物半导体层以及形成在其中一个所述化合物半导体层内的二维电荷载气通道区域；
源极区域与和漏极区域，形成在所述半导体本体内并且通过所述通道区域互相隔开；
栅极，能操作以控制所述通道区域；以及
触点结构，所述触点结构设置在所述半导体本体内并且包括：
金属区域，从所述半导体本体的第一侧延伸至所述半导体本体内且至少延伸到包括所述通道区域的所述化合物半导体层；以及
掺杂区域，形成在所述半导体本体内并处于所述金属区域与所述通道区域之间，使得所述通道区域通过所述掺杂区域与所述金属区域隔开且电连接，
其中，所述掺杂区域与所述金属区域之间的界面垂直于所述第一侧，
其中，在所述半导体本体内形成所述触点结构包括：
将掺杂剂注入所述半导体本体的未覆盖部分中；
在高温下对所述半导体本体进行退火，以活化被注入的掺杂剂并形成所述掺杂区域；
在注入和退火后，在从所述半导体本体的第一侧到至少所述通道区域的深度上去除所述掺杂区域的一部分，以在所述半导体本体中形成开口，所述开口通过所述掺杂区域的剩余部分与所述通道区域横向隔开；以及
在所述开口内填充金属。
15.根据权利要求14所述的晶体管，其中，所述触点结构具有的比电阻为1.0E-7Ohm*cm2或更小。
16.根据权利要求15所述的晶体管，其中，所述触点结构具有的比电阻为0.5E-7Ohm*cm2或更小。
17.根据权利要求14所述的晶体管，其中，所述触点结构具有的比电阻为所述晶体管的比导通电阻的25％或更小。
18.根据权利要求14所述的晶体管，其中，所述晶体管具有的栅极至漏极长度为1μm或更小，且具有的工作电压为30V或更小。
19.根据权利要求14所述的晶体管，其中，所述金属区域包括侧面和底侧，所述侧面从所述第一侧延伸至所述底侧，所述侧面垂直于所述第一侧并且所述底侧平行于所述第一侧。
20.一种制造半导体器件的方法，包括：
提供半导体本体，所述半导体本体包括多个化合物半导体层以及形成在其中一个所述化合物半导体层内的二维电荷载气通道区域；以及
在所述半导体本体内形成触点结构，所述触点结构包括：
金属区域，从所述半导体本体的第一侧延伸至所述半导体本体内且至少延伸到包括所述通道区域的所述化合物半导体层；以及
掺杂区域，形成在所述半导体本体内并且处于所述金属区域与所述通道区域之间，使得所述通道区域通过所述掺杂区域与所述金属区域隔开且电连接，
其中，所述掺杂区域与所述金属区域之间的界面垂直于所述第一侧，
其中，在所述半导体本体内形成所述触点结构包括：
将掺杂剂注入所述半导体本体的未覆盖部分中；
在高温下对所述半导体本体进行退火，以活化被注入的掺杂剂并形成所述掺杂区域；
在注入和退火后，在从所述半导体本体的第一侧到至少所述通道区域的深度上去除所述掺杂区域的一部分，以在所述半导体本体中形成开口，所述开口通过所述掺杂区域的剩余部分与所述通道区域横向隔开；以及
在所述开口内填充金属。
21.根据权利要求20所述的方法，其中，所述金属区域包括侧面和底侧，所述侧面从所述第一侧延伸至所述底侧，所述侧面垂直于所述第一侧并且所述底侧平行于所述第一侧。
22.根据权利要求20所述的方法，包括：蚀刻所述开口以完全穿过所述掺杂区域，使得所述开口从所述第一侧在所述半导体本体中延伸得比所述掺杂区域深。
23.根据权利要求22所述的方法，包括：从所述第一侧至所述半导体本体的相对第二侧来蚀刻所述开口以完全穿过所述半导体本体。
24.根据权利要求20所述的方法，其中，所述二维电荷载气通道区域为二维电子气通道区域，且所述掺杂剂为Si。
25.根据权利要求24所述的方法，进一步包括：在用金属填充所述开口之后，在450℃以上的温度下对所述半导体本体进行退火，以在所述半导体本体的与所述金属区域的侧面和底侧相邻的区域内形成氮空位。
26.根据权利要求24所述的方法，其中，所述半导体本体包括第一GaN层、在所述第一GaN层上的GaN合金层以及在所述GaN合金层上的第二GaN层，并且其中，将所述掺杂剂注入所述半导体本体的未覆盖部分包括：将Si注入所述第二GaN层、所述GaN合金层和所述第一GaN层，使得在退火之后所述掺杂区域与所述二维电子气通道区域接触。
27.根据权利要求20所述的方法，其中，用金属填充所述开口包括Al、AlSi、AlCu、AlSiCu、Ni、Ti、Mo、Pt、Pd、Nb、Re、Ta、Ir、TiAl3和W中的至少一种。
28.一种半导体器件，包括：
半导体本体，包括多个化合物半导体层和第一侧，其中在两个不同的所述化合物半导体层之间具有异质结，所述第一侧与所述异质结隔开；
通道区域，形成在所述异质结下方；
触点结构，所述触点结构设置在所述半导体本体内并且包括：
金属区域，延伸至所述半导体本体内而处于所述异质结下方且至少延伸至所述通道区域；以及
掺杂区域，形成于所述半导体本体内，且置于所述金属区域与所述通道区域之间，使得所述通道区域通过所述掺杂区域与所述金属区域隔开，
其中，所述掺杂区域与所述金属区域之间的界面垂直于所述第一侧，
其中，在所述半导体本体内形成所述触点结构包括：
将掺杂剂注入所述半导体本体的未覆盖部分中；
在高温下对所述半导体本体进行退火，以活化被注入的掺杂剂并形成所述掺杂区域；
在注入和退火后，在从所述半导体本体的第一侧到至少所述通道区域的深度上去除所述掺杂区域的一部分，以在所述半导体本体中形成开口，所述开口通过所述掺杂区域的剩余部分与所述通道区域横向隔开；以及
在所述开口内填充金属。
29.根据权利要求28所述的半导体器件，其中，所述金属区域包括侧面和底侧，所述侧面从所述第一侧延伸至所述底侧，所述侧面垂直于所述第一侧并且所述底侧平行于所述第一侧。
CN201310178071.6A 2012-05-14 2013-05-14 半导体器件、包括其的晶体管及其制造方法 Active CN103426923B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810062434.2A CN108133956A (zh) 2012-05-14 2013-05-14 化合物半导体器件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/470,771 US9666705B2 (en) 2012-05-14 2012-05-14 Contact structures for compound semiconductor devices
US13/470,771 2012-05-14

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201810062434.2A Division CN108133956A (zh) 2012-05-14 2013-05-14 化合物半导体器件

Publications (2)

Publication Number Publication Date
CN103426923A CN103426923A (zh) 2013-12-04
CN103426923B true CN103426923B (zh) 2018-02-16

Family

ID=49475642

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810062434.2A Pending CN108133956A (zh) 2012-05-14 2013-05-14 化合物半导体器件
CN201310178071.6A Active CN103426923B (zh) 2012-05-14 2013-05-14 半导体器件、包括其的晶体管及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201810062434.2A Pending CN108133956A (zh) 2012-05-14 2013-05-14 化合物半导体器件

Country Status (3)

Country Link
US (1) US9666705B2 (zh)
CN (2) CN108133956A (zh)
DE (1) DE102013103966B4 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6054620B2 (ja) * 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
KR102182016B1 (ko) * 2013-12-02 2020-11-23 엘지이노텍 주식회사 반도체 소자 및 이를 포함하는 반도체 회로
US9640620B2 (en) 2014-11-03 2017-05-02 Texas Instruments Incorporated High power transistor with oxide gate barriers
JP6627408B2 (ja) * 2015-10-21 2020-01-08 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
FR3058831B1 (fr) * 2016-11-15 2019-06-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Composant electronique a heterojonction a haute mobilite electronique
US10096550B2 (en) 2017-02-21 2018-10-09 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US10224285B2 (en) 2017-02-21 2019-03-05 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
JP7033498B2 (ja) * 2018-05-18 2022-03-10 株式会社東芝 半導体素子及びその製造方法
GB2594308B (en) * 2020-04-23 2022-06-08 X Fab Dresden Gmbh & Co Kg Semiconductor contact structures
JP7387567B2 (ja) * 2020-09-24 2023-11-28 株式会社東芝 半導体装置
FR3125168A1 (fr) * 2021-07-12 2023-01-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a haute mobilite electronique avec resistance d’acces reduite et procede de fabrication d’un transistor a haute mobilite electronique avec resistance d’acces reduite

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1557024A (zh) * 2001-07-24 2004-12-22 ���̿����ɷ����޹�˾ 绝缘栅铝镓氮化物/氮化钾高电子迁移率晶体管(hemt)
US6852615B2 (en) * 2002-06-10 2005-02-08 Hrl Laboratories, Llc Ohmic contacts for high electron mobility transistors and a method of making the same
US7838905B2 (en) * 2005-05-13 2010-11-23 Flextronics International Usa, Inc. Semiconductor device having multiple lateral channels and method of forming the same

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01120818A (ja) * 1987-09-23 1989-05-12 Siemens Ag 低伝達抵抗オーム接触の形成方法
JP3855599B2 (ja) * 2000-05-23 2006-12-13 トヨタ自動車株式会社 車両用無段変速機の制御装置
US6645796B2 (en) * 2001-11-21 2003-11-11 International Business Machines Corporation Method and semiconductor structure for implementing reach through buried interconnect for silicon-on-insulator (SOI) devices
EP1353368A1 (en) * 2002-04-11 2003-10-15 AMI Semiconductor Belgium BVBA Semiconductor structure and method for manufacturing the same
US6897137B2 (en) * 2002-08-05 2005-05-24 Hrl Laboratories, Llc Process for fabricating ultra-low contact resistances in GaN-based devices
US7432142B2 (en) * 2004-05-20 2008-10-07 Cree, Inc. Methods of fabricating nitride-based transistors having regrown ohmic contact regions
JP2007013058A (ja) * 2005-07-04 2007-01-18 Toshiba Corp 半導体装置
JP4333652B2 (ja) * 2005-08-17 2009-09-16 沖電気工業株式会社 オーミック電極、オーミック電極の製造方法、電界効果型トランジスタ、電界効果型トランジスタの製造方法、および、半導体装置
US20070205430A1 (en) * 2006-03-03 2007-09-06 Collins David S Method and structure of refractory metal reach through in bipolar transistor
JP2007329350A (ja) * 2006-06-08 2007-12-20 Matsushita Electric Ind Co Ltd 半導体装置
US7939853B2 (en) * 2007-03-20 2011-05-10 Power Integrations, Inc. Termination and contact structures for a high voltage GaN-based heterojunction transistor
JP4691060B2 (ja) * 2007-03-23 2011-06-01 古河電気工業株式会社 ＧａＮ系半導体素子
US7795642B2 (en) * 2007-09-14 2010-09-14 Transphorm, Inc. III-nitride devices with recessed gates
US7750370B2 (en) * 2007-12-20 2010-07-06 Northrop Grumman Space & Mission Systems Corp. High electron mobility transistor having self-aligned miniature field mitigating plate on a protective dielectric layer
WO2010074275A1 (ja) * 2008-12-26 2010-07-01 日本電気株式会社 ヘテロ接合電界効果トランジスタ、ヘテロ接合電界トランジスタの製造方法、および電子装置
US7842974B2 (en) * 2009-02-18 2010-11-30 Alpha & Omega Semiconductor, Inc. Gallium nitride heterojunction schottky diode
DE102009018054B4 (de) * 2009-04-21 2018-11-29 Infineon Technologies Austria Ag Lateraler HEMT und Verfahren zur Herstellung eines lateralen HEMT
US8344420B1 (en) * 2009-07-24 2013-01-01 Triquint Semiconductor, Inc. Enhancement-mode gallium nitride high electron mobility transistor
US7999287B2 (en) * 2009-10-26 2011-08-16 Infineon Technologies Austria Ag Lateral HEMT and method for the production of a lateral HEMT
JP5590874B2 (ja) * 2009-12-18 2014-09-17 パナソニック株式会社 窒化物半導体素子
US8563372B2 (en) * 2010-02-11 2013-10-22 Cree, Inc. Methods of forming contact structures including alternating metal and silicon layers and related devices
US8981380B2 (en) * 2010-03-01 2015-03-17 International Rectifier Corporation Monolithic integration of silicon and group III-V devices
EP2402997B1 (en) * 2010-06-30 2012-02-08 ABB Research Ltd. Power semiconductor device
JP5596495B2 (ja) * 2010-10-29 2014-09-24 パナソニック株式会社 半導体装置
JP5786323B2 (ja) * 2010-12-03 2015-09-30 富士通株式会社 化合物半導体装置の製造方法
US8901604B2 (en) * 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
JP2013172111A (ja) * 2012-02-23 2013-09-02 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US8772786B2 (en) * 2012-07-13 2014-07-08 Raytheon Company Gallium nitride devices having low ohmic contact resistance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1557024A (zh) * 2001-07-24 2004-12-22 ���̿����ɷ����޹�˾ 绝缘栅铝镓氮化物/氮化钾高电子迁移率晶体管(hemt)
US6852615B2 (en) * 2002-06-10 2005-02-08 Hrl Laboratories, Llc Ohmic contacts for high electron mobility transistors and a method of making the same
US7838905B2 (en) * 2005-05-13 2010-11-23 Flextronics International Usa, Inc. Semiconductor device having multiple lateral channels and method of forming the same

Also Published As

Publication number Publication date
US9666705B2 (en) 2017-05-30
US20130299842A1 (en) 2013-11-14
DE102013103966A1 (de) 2013-11-14
DE102013103966B4 (de) 2021-08-12
CN103426923A (zh) 2013-12-04
CN108133956A (zh) 2018-06-08

Similar Documents

Publication Publication Date Title
CN103426923B (zh) 半导体器件、包括其的晶体管及其制造方法
CN102365745B (zh) 反向扩散抑制结构
US10868134B2 (en) Method of making transistor having metal diffusion barrier
CN102292812B (zh) 半导体结构、包括半导体结构的集成电路及制造半导体结构的方法
US9847401B2 (en) Semiconductor device and method of forming the same
US8890212B2 (en) Normally-off high electron mobility transistor
CN105474405B (zh) 具有垂直结构的氮化镓功率半导体器件
US9343536B2 (en) Semiconductor device
JP6649208B2 (ja) 半導体装置
US9178016B2 (en) Charge protection for III-nitride devices
CN114303248B (zh) 氮基半导体器件及其制造方法
CN105609550B (zh) 用于iii族氮化物半导体器件的图案化的背势垒
CN114503281B (zh) 半导体器件及其制造方法
KR101172857B1 (ko) 인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법
US8975641B1 (en) Transistor having an ohmic contact by gradient layer and method of making the same
TWI740457B (zh) 半導體結構以及半導體裝置
TWI717745B (zh) 半導體裝置
JP2007180330A (ja) 半導体装置及びその製造方法
KR102029807B1 (ko) 이종 접합 전계 효과 트랜지스터
CN115812253B (zh) 氮化物基半导体器件及其制造方法
CN117497585B (zh) 一种半导体器件及其制备方法
CN115706158A (zh) 半导体结构
CN117525112A (zh) 高电子迁移率晶体管及其制作方法
CN118077054A (zh) 基于氮化物的半导体器件及其制造方法
CN118077055A (zh) 基于氮化物的半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant