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CN103378049B - 用于ic封装的应力减小结构 - Google Patents

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CN103378049B
CN103378049B CN201310092304.0A CN201310092304A CN103378049B CN 103378049 B CN103378049 B CN 103378049B CN 201310092304 A CN201310092304 A CN 201310092304A CN 103378049 B CN103378049 B CN 103378049B
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CN
China
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semiconductor element
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area
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陈英儒
于宗源
陈玉芬
王宗鼎
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体器件包括具有第一和第二导电焊盘的半导体管芯，以及具有第三和第四接合焊盘的衬底。在内部区域的第一导电焊盘相对于第三接合焊盘的宽度比不同于在外部区域的第二导电焊盘相对于第四接合焊盘的宽度比。本发明提供了用于IC封装的应力减小结构。

Description

用于IC封装的应力减小结构
技术领域
本发明涉及集成电路芯片封装，具体而言涉及用于封装的器件以及封装方法。
背景技术
集成电路(IC)芯片封装是制造工艺中的一个步骤，该步骤对芯片的总成本、性能和可靠性都有所贡献。当半导体器件达到更高的集成度时，IC芯片的封装在生产器件的成本中占相当大的一部分，并且封装件的不合格会导致产量降低，成本损耗大。
可以使用多种封装技术。例如，引线接合技术使用的是面向上的芯片，利用引线与芯片上的每个焊盘相连接。在倒装芯片技术中，倒装芯片微电子组件包括将面向下的(也就是“倒装的”)芯片直接电连接到衬底，诸如，印刷电路板(PCB)上，或使用芯片的导电焊盘将其连接到载具上。
通常通过在硅芯片上设置焊球来制造倒装芯片。球开裂通常是由封装件组件中的材料之间不同的热膨胀系数(CTE)引起的应力产生的。例如，芯片的硅衬底的CTE通常高于大约3ppm/摄氏度(℃)，芯片的低k电介质的CTE通常高于大约19ppm/℃，而封装衬底的CTE通常高于大约16ppm/℃。当出现热变化时，CTE的差异导致对结构引入应力。
发明内容
为了解决上述技术问题，一方面，本发明提供了一种器件，包括：半导体管芯，所述半导体管芯包括位于所述半导体管芯的第一区域上的具有第一宽度的第一焊盘和位于所述半导体管芯的第二区域上的具有第二宽度的第二焊盘；衬底，所述衬底包括位于所述衬底的第三区域上的具有第三宽度的第三焊盘和位于所述衬底的第四区域上的具有第四宽度的第四焊盘；以及导电材料，连接在所述第一焊盘和所述第三焊盘之间以及连接在所述第二焊盘和所述第四焊盘之间；其中，所述第一焊盘的第一宽度与所述第三焊盘的第三宽度的比值A小于所述第二焊盘的第二宽度与所述第四焊盘的第四宽度的比值B。
在所述的器件中，所述比值B在1.0和大约1.3之间。
在所述的器件中，比值A约为1.0。
在所述的器件中，所述第一区域是所述半导体管芯的内部区域；以及所述第二区域是所述半导体管芯的外部区域。
在所述的器件中，所述第一区域是所述半导体管芯的内部区域；以及所述第二区域是所述半导体管芯的外部区域，其中，所述外部区域设置在所述半导体管芯的最大半径和所述半导体管芯的最大半径的大约2/3之间。
在所述的器件中，所述第一区域是所述半导体管芯的内部区域；以及所述第二区域是所述半导体管芯的外部区域，其中，所述外部区域包括所述半导体管芯的四个角部。
在所述的器件中，所述第一区域是所述半导体管芯的内部区域；以及所述第二区域是所述半导体管芯的外部区域，其中，所述半导体管芯为矩形并且沿着矩形的所述半导体管芯的外围设置所述外部区域。
在所述的器件中，所述第一区域是所述半导体管芯的内部区域；以及所述第二区域是所述半导体管芯的外部区域，其中，所述半导体管芯为矩形并且沿着矩形的所述半导体管芯的外围设置所述外部区域，其中，所述外部区域沿着所述半导体管芯的侧边具有恒定的宽度。
在所述的器件中，所述衬底包括选自由硅中介层、玻璃中介层、印刷电路板(PCB)以及另一半导体管芯所组成的组中的至少一种。
在所述的器件中，所述半导体管芯包括低k介电材料，并且所述低k介电材料的介电系数低于大约3。
在所述的器件中，所述导电材料包括选自由焊球、微凸块、金属柱、金螺柱以及铜螺柱所组成的组中的至少一种。
另一方面，本发明还提供了一种器件，包括：半导体管芯，衬底，所述半导体管芯通过多个导电材料连接到所述衬底，每个导电材料都将位于所述半导体管芯上的具有第一宽度的导电焊盘与位于所述衬底上的具有第二宽度的接合焊盘连接起来并且通过所述第一宽度与所述第二宽度的比值来限定；其中，远离所述器件的中心的导电材料的比值大于接近所述器件的中心的导电材料的比值。
在所述的器件中，远离所述器件的中心的导电材料的比值在1.0和大约1.3之间。
在所述的器件中，接近所述器件的中心的导电材料的比值约为1.0。
另一方面，本发明又提供了一种器件，包括：半导体管芯，所述半导体管芯包括：第一焊盘，具有第一宽度，所述第一焊盘位于所述半导体管芯的第一区域上，其中，所述第一区域是隔离区域；衬底，所述衬底包括：第二焊盘，具有第二宽度，所述第二焊盘位于所述衬底的第二区域上，其中，所述第二区域是隔离区域；以及导电材料，连接在所述第一焊盘和所述第二焊盘之间；其中，所述第一焊盘的第一宽度与所述第二焊盘的第二宽度的比值在大约1.0和大约1.3之间。
在所述的器件中，所述导电材料是焊球、微凸块、铜柱、金螺柱、铜螺柱或它们的组合。
在所述的器件中，所述衬底包括硅中介层、玻璃中介层、印刷电路板(PCB)或另一半导体管芯。
在所述的器件中，所述半导体管芯包括介电常数小于3.0的低k介电材料。
又一方面，本发明提供了一种形成器件的方法，所述方法包括：在半导体管芯上形成导电焊盘，所述导电焊盘包括位于所述半导体管芯的第一区域上的具有第一宽度的第一导电焊盘和位于所述半导体管芯的第二区域上的具有第二宽度的第二导电焊盘；在衬底上形成接合焊盘，所述接合焊盘包括位于所述衬底的第三区域上的具有第三宽度的第三接合焊盘和位于所述衬底的第四区域上的具有第四宽度的第四接合焊盘；以及形成连接在所述第一导电焊盘和所述第三导电焊盘之间以及连接在所述第二导电焊盘和所述第四导电焊盘之间的导电材料；其中，所述第一导电焊盘的第一宽度与所述第三接合焊盘的第三宽度的比值A不同于所述第二导电焊盘的第二宽度与所述第四接合焊盘的第四宽度的比值B。
在所述的方法中，所述比值B在1和大约1.3之间，而所述比值B大于所述比值A。
在所述的方法中，所述导电材料包括通过球置放、球转移或它们的组合所形成的至少一个焊球。
在所述的方法中，所述导电材料是铜并且通过电镀或喷镀形成。
在所述的方法中，所述第二区域是所述半导体管芯的隔离区域；以及所述第四区域是对应于所述半导体管芯的隔离区域的所述衬底的隔离区域。
附图说明
为了更全面地理解实施例及其优势，现参考结合附图所进行的描述，其中：
图1a-图1c是根据本发明的多个实施例的半导体管芯结构的截面图；
图1d-图1h是图1a-图1c的半导体管芯结构的半导体管芯的区域的俯视图；
图2是根据多个实施例的衬底结构的截面图；
图3是根据本发明的多个实施例的带有衬底的封装的半导体管芯的一部分的截面图；
图4是根据本发明的多个实施例封装半导体管芯和衬底的方法的流程图。
除非另有说明，不同附图中的相应的标号和符号通常是指相应的部分。这些附图被绘制用于说明各个实施例的相关方面而不必按比例绘制。
具体实施方式
在下面详细讨论一些实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明构思。所讨论的具体实施例仅仅是制造和使用本发明的示例性具体方式，而不用于限制本发明的范围。
将借助在具体环境中的实施例，即，使用焊球、微凸块、金属柱(例如，铜柱)、铜螺柱、金螺柱或它们的组合中的一种或多种的封装件结构来描述本发明。然而本发明也可以应用于半导体产业的各种封装件。可以理解，下面的公开内容提供了用于实施不同部件的许多不同的实施例或实例。在下面描述元件和布置的具体实例以简化本发明。当然，这些仅仅是实例，并不用于进行限制。另外，本发明可以重复各个实例中的参考标号和/或字母。这种重复是为了简明和清楚的目的并且其本身并不表示所论述的各个实施例和/或配置之间的关系。而且，在以下描述中，第一部件在第二部件上方或在第二部件上的形成可以包括第一部件和第二部件以直接接触形成的实施例，也可以包括可以形成介于第一部件和第二部件之间的其他部件使得第一部件和第二部件可以不直接接触的实施例。
此外，为便于说明，在此可使用诸如“在......下方”、“下”、“上方”、“上”以及“在......之上”等空间关系术语来描述如图中所示的一个元件或部件与另一元件或部件的关系。应当理解，除图中所示的方位之外，空间关系术语将包括使用或操作中的器件的不同方位。例如，如果将图中所示的器件翻转，则被描述为在其他元件或部件“下方”或“之下”的元件将被定位为在其他元件或部件的“上方”。因此，示例性术语“在...下方”包括上方和下方两个方位。装置可以以其它方式定向(旋转90度或在其他方位上)，并且因此对本文使用的空间关系描述符进行相应地解释。
通常通过在硅芯片上设置焊球来制造倒装芯片。这些球以阵列形式设置在用于封装的半导体管芯或封装衬底中的任一种上。也可以使用除了焊球以外的其他导电材料，包括微凸块、铜柱、金属柱、金螺柱、铜螺柱及它们的组合。可以发现，不同位置中的导电材料经受不同量和类型的应力。例如，与管芯中央的材料相比，半导体管芯的外围区域中的导电材料在热循环过程中经受更高的应力。本发明的多个实施例通过在半导体管芯和封装衬底之间改变界面的尺寸或接合(bond)来抵消这种额外的应力。具体地，在器件的不同区域中改变半导体管芯上的接合宽度相对于衬底上的接合宽度之间的比率。
图1a是根据本发明的多个实施例的半导体管芯结构的截面图。参照图1a，半导体管芯100包括衬底158。在一些实施例中，半导体管芯100为矩形或正方形。衬底158可以是硅衬底。在一些实施例中，衬底158可以是绝缘体上硅、碳化硅、III-V族材料或蓝宝石。衬底158可以进一步包括多种电路160。形成在衬底158上的电路160可以是适用于具体应用的任何类型的电路。在某些实施例中，电路160可以包括使用包括硅酸铪、硅酸锆、二氧化铪和二氧化锆的高k介电材料或者使用诸如鳍式场效应晶体管(FinFET)的多栅极晶体管设计制成的各种n型金属氧化物半导体(NMOS)和/或p型金属氧化物半导体(PMOS)器件。电路160还可以包括各种n型金属氧化物半导体(NMOS)和/或p型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等。可以将电路160互连起来以执行一个或多个功能。这些功能包括存储器结构、处理结构、传感器、放大器、功率分布、输入/输出电路等。
层间电介质162形成在电路160上。层间电介质162可以由低k介电材料诸如介电常数约为3.5～3.9的氟掺杂的氧化硅形成。在其他实施例中，低k介电材料由介电常数约为3.0的氢倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)形成。在一些实施例中，低k介电材料由介电常数约为3.0的碳掺杂的氧化硅形成。在其他实施例中，低k介电材料由介电常数约为2.5的多孔碳掺杂的氧化硅形成。在又一些实施例中，低k介电材料可以由可商购的商标为SiLKTM并且介电常数低于大约2.6的介电材料或多孔介电材料形成。在又一些实施例中，低k介电材料还可以由介电常数低于大约2.0的多孔氧化硅形成。
参照图1a，插塞164由金属形成在层间电介质162中并且与电路160相连接，该金属可以是钛、氮化钛、钨、铝、钽、铜或它们的组合。插塞164与底部金属层166相连接，该底部金属层由铜、铝、钽、钛、氮化钛、钨或它们的组合形成并且设置在层间电介质162中。另一个层间电介质168设置在金属层166上方并且由与参考层间电介质162所论述的那些材料类似的低k介电材料形成。顶部插塞170设置在层间电介质168中并且与底部金属层166电连接。顶部插塞170由金属形成，该金属可以是钨、铜、氮化钛、钽、铝或它们的合金。顶部插塞170与顶部金属层172相连接，该顶部金属层由铝、铜、钛、氮化钛、钨或它们的合金形成。尽管图1a示出了底部金属层166和顶部金属层172，但本领域的技术人员将意识到可以在底部金属层166和顶部金属层172之间形成一个或多个层间介电层(未示出)以及相关的插塞和金属层(未示出)。
钝化层174形成在顶部金属层172上。在一些实施例中，钝化层174由诸如未掺杂的硅酸盐玻璃、氮化硅、氧化硅、氮氧化硅、硼掺杂的氧化硅、磷掺杂的氧化硅等非有机材料形成。形成开口176用于提供外部电连接。可以通过光刻和蚀刻来形成开口176。在钝化层174上形成聚合物层178。聚合物层178由诸如环氧树脂、聚酰亚胺等聚合物材料形成。可以通过本领域已知的任何适合的方法(诸如，旋涂)制成聚合物层178。在聚合物层178上形成再分配层180。再分配层180可以由金属(诸如，钛、氮化钛、铝、钽、铜及它们的组合)形成。可以通过本领域已知的任何适合的方法(诸如，溅射、CVD或电镀)来制成再分配层180。再分配层180在顶部金属层172和半导体管芯100的顶面之间提供导电路径。
在再分配层180和聚合物层178上形成另一个聚合物层182。聚合物层182由诸如环氧树脂、聚酰亚胺等聚合物材料制成。可以通过本领域已知的任何适合的方法(诸如，旋涂或层压)来制成聚合物层182。图案化聚合物层182，从而形成多个开口。再分配层180的底部导电焊盘188被暴露出来。顶部导电焊盘184形成在聚合物层182上并且与底部导电焊盘188相连接。实施化学(E-less)镀来形成顶部导电焊盘184。顶部导电焊盘184可以具有单层结构或包括由不同材料形成的多个子层的复合结构，并且可以包括选自由钛层、镍层、钯层、金层及它们的组合所组成的组的(一个或多个)层。形成方法可以包括浸镀。在一些实施例中，顶部导电焊盘184由化学镀镍钯浸金(ENEPIG)形成，其包括镍层、位于镍层上的钯层以及位于钯层上的金层。可以使用浸镀来形成金层。在其他实施例中，顶部导电焊盘184可以由其他材料以及方法(包括但并不限于化学镀镍浸金(ENIG)、化学镀镍钯(ENEP)、直接浸金(DIG)等)形成。
参照图1a，在顶部导电焊盘184上形成导电材料186。导电材料186由焊球、焊料、微凸块、铜柱、金属柱、铜螺柱、金螺柱或它们的组合形成。在一些实施例中，可以通过诸如球转移或球置放的常用方法来形成焊球。在其他实施例中，导电材料186由微凸块(诸如，铜、锡、镍、钛、钽、焊料、它们的组合)形成，并且可以通过光刻和电镀或喷镀来形成微凸块。在又一些实施例中，导电材料186由金属柱(诸如，钛、锡、焊料、铜、钽、镍、它们的组合)形成，并且可以通过光刻和电镀或喷镀来形成金属柱。
图1b示出了另一个实施例。在图1b中，图1a的顶部导电焊盘184被省略掉。导电材料186直接接触导电焊盘188的底部。
图1c示出了在同一半导体管芯上具有不同尺寸的顶部导电焊盘和导电材料的两种不同的组合。参照图1c，在半导体管芯100的区域A1中的顶部导电焊盘184a具有宽度W1a，而在半导体管芯100的区域A2中的顶部导电焊盘184b具有宽度W1b。宽度W1a与宽度W1b不同并且其差值可以介于大约4％和大约35％之间。区域A1和区域A2中的邻近的导电材料可以具有相同的或不同的宽度W1a和W1b。在一些实施例中，导电材料包括焊球，该焊球包括大约94％至大约97％的锡、大约3％至5％的银、以及0.5％至大约2％的铜。焊球的尺寸在大约200μm和大约300μm之间。邻近的球可以具有相同的或不同的球尺寸。焊球的间距介于大约400μm和大约600μm之间。宽度W1a和宽度W1b在大约100μm和大约300μm之间。在其他实施例中，导电材料包括金属柱，该金属柱包括钛、锡、焊料、铜、钽、镍、它们的组合。金属柱(例如，铜柱)的尺寸在大约20μm和大约100μm之间，以及铜柱的间距在大约40μm和大约200μm之间。宽度W1a和宽度W1b在大约20μm和大约100μm之间。在其他实施例中，导电材料包括微凸块，该微凸块包括铜、锡、镍、钛、钽、焊料、它们的组合。微凸块的尺寸在大约20μm和大约40μm之间。微凸块的间距在大约40μm和大约80μm之间。宽度W1a和宽度W1b在大约20μm和大约40μm之间。
图1d示出了半导体管芯上的顶部导电材料的布局。参照图1d，区域D1是内部区域，而区域D2是外部区域。半导体管芯具有侧边d1和d2。宽度d3、d4、d5和d6是区域D2的宽度。在一些实施例中，半导体管芯为矩形，并且侧边d3、d4、d5和d6是相同的，具有恒定的宽度。在一些实施例中，d3与d5相同，并且d4与d6相同。而在某些实施例中，d3、d4、d5和d6是不同的。而在一些实施例中，d3、d4、d5和d6中的每一个均大约小于对应长度d1和d2的20％。区域D2中的顶部导电材料(凸块、柱或球)的数量可以小于半导体管芯的顶部导电材料的总数的大约30％。
图1e示出了半导体管芯上的顶部导电材料的另一种布局。参照图1e，半导体管芯具有侧边e1和e2。区域E1是内部区域，而区域E2是外部区域。区域E2包括半导体管芯的四个角部。每个外部区域E2均具有宽度e3和e4，宽度e3和e4大约等于或小于对应长度e1和e2的20％。在一些实施例中，四个外部区域E2包括不同的区域并且甚至可以具有不同的形状。例如，外部区域E2甚至可以具有不同的宽度e3和e4。在其他实施例中，一个外部区域E2的顶部导电材料的数量小于半导体管芯的顶部导电材料的总数的大约10％。在其他实施例中，在区域E2的顶部半导体材料的总数小于半导体管芯的顶部导电材料的总数的大约30％。
图1f示出了半导体管芯上的顶部导电材料的又一种布局。参照图1f，区域F1是内部区域，而区域F2是外部区域。最大半径r2是从半导体管芯的中心点140到半导体管芯的最外面的顶部导电材料。半径r1是从半导体管芯的中心点到预定的导电材料，该预定的导电材料可以位于与半导体管芯的中心点140相距小于r2的任意距离处。区域F2设置在具有半径r2的圆和具有半径为r1的圆之间。在一些实施例中，r1大约等于或小于r2的2/3。在一些实施例中，区域F2处的顶部导电材料的数量小于半导体管芯的顶部导电材料的总数的大约30％。虽然由具有半径r1的圆形成的边界穿过一些顶部导电材料，这种顶部导电材料属于区域F1或F2并且没有分开。在一些实施例中，r1边界上的所有顶部导电材料均被认为是区域F1的一部分。在其他实施例中，r1边界上的顶部导电材料属于区域F2。
图1g还示出了半导体管芯上的顶部导电材料的另一种布局。参照图1g，半导体管芯具有侧边g1和g2。区域G1是内部区域，而区域G2是外部区域。区域G2包括四个L形的角部。每个角部均具有宽度g3和g4，宽度g3和g4大约等于或小于对应长度g1和g2的20％。在一些实施例中，g3和g4在每个角部处具有不同的长度。在其他实施例中，区域G2处的顶部导电材料的数量小于半导体管芯的顶部导电材料的总数的大约30％。在又一些实施例中，一个角部的顶部导电材料的数量小于半导体管芯的顶部导电材料的总数的大约10％。
图1h又示出了半导体管芯上的顶部导电材料的其他布局。参照图1h，隔离的导电材料(196、197、198或199)位于具有低导电材料密度的隔离区域中。换言之，隔离的导电材料区域中的间距大于密集的导电材料区域中的间距。在一些实施例中，隔离的导电材料是具有“失去的”相邻导电材料的那些导电材料。换言之，如果使用最高密度区域间距完全填充导电材料的整个阵列，那么与隔离的导电材料邻近的以及在其周围的空白区域将额外地填充有一个或多个失去的相邻导电材料。每个隔离的导电材料196在所有四个面上均具有“失去的”相邻导电材料。在一些实施例中，隔离的导电材料196和197也被限定为隔离区域的一部分，因为他们具有三个或更多“失去的”相邻导电材料。在其他实施例中，具有一个或两个“失去的”相邻导电材料的其他导电材料，诸如导电材料198(两个“失去的”相邻导电材料)或导电材料199(一个“失去的”相邻导电材料)被视为隔离区域的一部分。
图2是根据各个实施例的衬底结构的截面图。图2的衬底结构可以与图1a-图1h的一个或多个中的半导体管芯一起形成器件。在一些实施例中，衬底200是印刷电路板(PCB)并且由环氧树脂、聚合物、陶瓷、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等形成。在其他实施例中，衬底200可以是中介层，包括硅、玻璃或它们的组合。在其他实施例中，衬底200是可以与半导体100相同或不同的另一个半导体管芯。衬底200包括接合焊盘202a和202b，包括钛、铜、镍、焊料、锡、铝及它们的合金。在区域B1中的接合焊盘202a具有宽度D1a，而在区域B2中的接合焊盘202b具有宽度D1b。宽度D1a与宽度D1b相同。在一些实施例中，宽度D1a不同于宽度D1b。
将如图1a-图1h的一个或多个所示的半导体管芯100以及如图2所示的衬底200集成在一起形成了器件。衬底200具有如参考半导体管芯100论述的相应的内部区域和外部区域。因此集成的器件也包括如所论述的内部区域以及外部区域和/或隔离区域以及密集区域。面朝下组装半导体管芯100。如图3所示，导电材料186连接导电焊盘184a与接合焊盘202a，并且连接导电焊盘184b与接合焊盘202b。可以在将它们组装在一起之前，在半导体管芯100或衬底200上应用助焊剂。以大约200℃和大约300℃之间的温度实施回流操作，从而在管芯上的导电焊盘和衬底上的对应接合焊盘之间形成接合。
低k介电材料作为金属间电介质广泛地应用在集成电路中。低k介电材料通常具有较低的强度并且有时是多孔的，由此他们易被损伤或出现分层，尤其是当与高强度材料共同使用时。在半导体管芯中使用低k介电材料可能限制高强度底部填充材料的使用。已经发现，在热循环测试和碎裂过程中不合格的许多样本通常形成在具有较小界面尺寸的端部附近。当在具有基本平衡的导电材料盈利和电介质应力的样本上进行测试时，得到了明显的可靠性改进。
表1
比值R 导电材料应力 电介质应力
0.955 1.22 0.99
1.000 1.00 1.00
1.091 0.91 1.03
1.182 0.78 1.06
1.273 0.73 1.11
1.333 0.72 1.14
1.364 0.71 1.18
参照表1，比值R是导电焊盘的金属宽度相对于接合焊盘的金属宽度的比值。对于图3的器件而言，第一比值R是半导体管芯100的导电焊盘184a的宽度W1a相对于衬底200的接合焊盘202a的宽度D1a的比值。第二比值R是半导体100的导电焊盘184b的宽度W1b相对于衬底200的接合焊盘202b的宽度D1b的比值。表1示出了通过ANSYS工具模拟并被归一化成比值R为1.000的导电材料应力和电介质应力。可以发现，比值R与导电材料应力和电介质应力高度相关。当比值R从0.955增大到1.364时，导电材料应力从1.22降低到0.71，而电介质应力从0.99增大到1.18。可以在可接受的导电材料应力和电介质应力的区域中规定比值R的有效范围。高导电材料应力(例如，1.22以上)可能在器件运行过程中导致疲劳或碎裂。因此规定了大约等于或小于1.22的小的导电材料应力。较高的电介质应力也能够导致器件故障，而较小的电介质应力(大约等于或小于1.14)实现了更好的器件性能。因此，规定比值R介于大约1.0和大约1.3之间，并且这实现了更好的器件性能。
可以认为，半导体管芯的外部区域处的导电材料具有比半导体管芯的内部区域处的导电材料更大的导电材料应力。在外部区域和内部区域处布置不同的比值R能够平衡导电材料应力。根据各个实施例，只要电介质应力保持在可接受的范围内，内部区域处的比值R小于外部区域处的比值R就能基本上对抗较高的导电材料应力的影响。
参照图1d，为了平衡半导体管芯上的导电材料应力和电介质应力，在区域D1处的接合的比值R1小于在区域D2处的接合的另一个比值R2，比值R2在大约1.0和大约1.3之间，而比值R1小于R2并且约为1.0。在一些实施例中，比值R1可以是梯度的，向外朝向半导体管芯的外部区域增大。在其他实施例中，比值R2可以是梯度的，从接近内部区域的导电材料朝向最外面的导电材料增大。
参照图1e，为了平衡半导体管芯上的导电材料应力和电介质应力，在区域E1处的接合的比值R3小于在区域E2处的接合的另一个比值R4。比值R4大于R3并且介于大约1.0和大约1.3之间。比值R3约为1.0。在一些实施例中，比值R4在四个角部可以具有相同的值或不同的值。在其他实施例中，对于在一个角部的每个接合而言，比值R4可以具有不同的值。
参照图1f，为了平衡半导体管芯上的导电材料应力和电介质应力，在区域F1处的接合的比值R5小于在区域F2处的接合的另一个比值R6。比值R6大于大约1.0，最大至大约1.3，而比值R5约为1.0。
参照图1g，为了平衡半导体管芯上的导电材料应力和电介质应力，在区域G1处的接合的比值R7小于在区域G2处的接合的另一比值R8。比值R8在大约1.0至大约1.3之间，而比值R7约为1.0。在一些实施例中，比值R8在四个角部可以具有相同的值或不同的值。在其他实施例中，对于在一个角部的每个接合而言，比值R8可以具有不同的值。
参照图1h，隔离区域(例如，在一些实施例中，包括导电材料196的区域，以及此外在其他实施例中包括导电材料197、198和199中的一个或多个的区域)的接合的比值R9大于隔离区域外的密集区域中的其他接合的另一比值。比值R9在大约1.0和大约1.3之间。在一些实施例中，对每个隔离的导电材料而言，比值R9可以是相同的或不同的。
图4是上面结合图1-图3所述的方法400的流程图。该方法开始于操作401，其中在半导体管芯上形成导电焊盘，该导电焊盘包括第一导电焊盘和第二导电焊盘。第一导电焊盘和第二导电焊盘分别具有第一宽度和第二宽度。在操作403中，在衬底上形成接合焊盘，该接合焊盘包括第三接合焊盘和第四接合焊盘。第三接合焊盘和第四接合焊盘具有第三宽度和第四宽度。在操作405中，在第一导电焊盘和第三接合焊盘之间以及在第二导电焊盘和第四接合焊盘之间连接导电材料。第一导电焊盘的第一宽度与第三接合焊盘的第三宽度的比值不同于第二导电焊盘的第二宽度与第四接合焊盘的第四宽度的另一个比值。
在一些实施例中，一种器件包括半导体管芯和衬底。半导体管芯包括位于半导体管芯的第一区域上的具有第一宽度的第一焊盘以及位于半导体管芯的第二区域上的具有第二宽度的第二焊盘。衬底包括位于衬底的第三区域上的具有第三宽度的第三焊盘以及位于衬底的第四区域上的具有第四宽度的第四焊盘。导电材料连接在第一焊盘和第三焊盘之间以及第二焊盘和第四焊盘之间。第一焊盘的第一宽度与第三焊盘的第三宽度的比值小于第二焊盘的第二宽度与第四焊盘的第四宽度的另一比值。
在一些实施例中，一种器件包括半导体管芯和衬底。半导体管芯通过多个导电材料连接到衬底。每个导电材料都将位于半导体管芯上的具有第一宽度的导电焊盘与位于衬底上的具有第二宽度的接合焊盘连接起来并且通过第一宽度与第二宽度的比值来限定。远离器件的中心的导电材料的比值大于接近器件的中心的导电材料的比值。
在一些实施例中，一种器件包括半导体管芯和衬底。半导体管芯包括位于半导体管芯的隔离区域上的具有第一宽度的第一焊盘。衬底包括位于衬底的隔离区域上的具有第二宽度的第二焊盘。导电材料连接在第一焊盘和第二焊盘之间。第一焊盘的第一宽度与第二焊盘的第二宽度的比值在大约1.0和大约1.3之间。
在一些实施例中，提供了由半导体管芯和衬底形成器件的方法。在半导体管芯上形成导电焊盘。导电焊盘包括位于半导体管芯的第一区域上的具有第一宽度的第一导电焊盘以及位于半导体管芯的第二区域上的具有第二宽度的第二导电焊盘。在衬底上形成接合焊盘。接合焊盘包括位于衬底的第三区域上的具有第三宽度的第三接合焊盘以及位于衬底的第四区域上的具有第四宽度的第四接合焊盘。在第一导电焊盘和第三导电焊盘之间以及在第二导电焊盘和第四接合焊盘之间连接导电材料。第一导电焊盘的第一宽度与第三接合焊盘的第三宽度的比值不同于第二导电焊盘的第二宽度与第四接合焊盘的第四宽度的比值。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，在其中做各种不同的改变、替换和更改。
而且，本申请的范围并不仅限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明将很容易地理解，根据本发明可以利用现有的或今后开发的用于执行与根据本发明所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (23)

1.一种器件，包括：
半导体管芯，所述半导体管芯包括：
第一焊盘，具有第一宽度，所述第一焊盘位于所述半导体管芯的第一区域上；和
第二焊盘，具有第二宽度，所述第二焊盘位于所述半导体管芯的第二区域上；
衬底，所述衬底包括：
第三焊盘，具有第三宽度，所述第三焊盘位于所述衬底的第三区域上；和
第四焊盘，具有第四宽度，所述第四焊盘位于所述衬底的第四区域上；以及
导电材料，连接在所述第一焊盘和所述第三焊盘之间以及连接在所述第二焊盘和所述第四焊盘之间；
其中，所述第一焊盘的第一宽度与所述第三焊盘的第三宽度的比值A小于所述第二焊盘的第二宽度与所述第四焊盘的第四宽度的比值B。
2.根据权利要求1所述的器件，其中，所述比值B在1.0和1.3之间。
3.根据权利要求1所述的器件，其中，所述比值A为1.0。
4.根据权利要求1所述的器件，其中：
所述第一区域是所述半导体管芯的内部区域；以及
所述第二区域是所述半导体管芯的外部区域。
5.根据权利要求4所述的器件，其中，所述外部区域设置在所述半导体管芯的最大半径和所述半导体管芯的最大半径的2/3之间。
6.根据权利要求4所述的器件，其中，所述外部区域包括所述半导体管芯的四个角部。
7.根据权利要求4所述的器件，其中，所述半导体管芯为矩形并且沿着矩形的所述半导体管芯的外围设置所述外部区域。
8.根据权利要求7所述的器件，其中，所述外部区域沿着所述半导体管芯的侧边具有恒定的宽度。
9.根据权利要求1所述的器件，其中，所述衬底包括选自由硅中介层、玻璃中介层、印刷电路板(PCB)以及另一半导体管芯所组成的组中的至少一种。
10.根据权利要求1所述的器件，其中，所述半导体管芯包括低k介电材料，并且所述低k介电材料的介电系数低于3。
11.根据权利要求1所述的器件，其中，所述导电材料包括选自由焊球、微凸块、金属柱、金螺柱以及铜螺柱所组成的组中的至少一种。
12.一种器件，包括：
半导体管芯，
衬底，
所述半导体管芯通过多个导电材料连接到所述衬底，每个导电材料都将位于所述半导体管芯上的具有第一宽度的导电焊盘与位于所述衬底上的具有第二宽度的接合焊盘连接起来并且通过所述第一宽度与所述第二宽度的比值来限定；
其中，远离所述器件的中心的导电材料的比值大于接近所述器件的中心的导电材料的比值。
13.根据权利要求12所述的器件，其中，远离所述器件的中心的导电材料的比值在1.0和1.3之间。
14.根据权利要求12所述的器件，其中，接近所述器件的中心的导电材料的比值为1.0。
15.一种器件，包括：
半导体管芯，所述半导体管芯包括：
第一焊盘，具有第一宽度，所述第一焊盘位于所述半导体管芯的第一区域上；
其中，所述第一区域是隔离区域；
衬底，所述衬底包括：
第二焊盘，具有第二宽度，所述第二焊盘位于所述衬底的第二区域上；
其中，所述第二区域是隔离区域；以及
导电材料，连接在所述第一焊盘和所述第二焊盘之间；
其中，所述第一焊盘的第一宽度与所述第二焊盘的第二宽度的比值在1.0和1.3之间，并且所述第一区域的第一宽度与所述第二焊盘的第二宽度的比值大于隔离区域外的密集区域中的其他接合的相应宽度的另一比值。
16.根据权利要求15所述的器件，其中，所述导电材料是焊球、微凸块、铜柱、金螺柱、铜螺柱或它们的组合。
17.根据权利要求15所述的器件，其中，所述衬底包括硅中介层、玻璃中介层、印刷电路板(PCB)或另一半导体管芯。
18.根据权利要求15所述的器件，其中，所述半导体管芯包括介电常数小于3.0的低k介电材料。
19.一种形成器件的方法，所述方法包括：
在半导体管芯上形成导电焊盘，所述导电焊盘包括：
第一导电焊盘，具有第一宽度，所述第一导电焊盘位于所述半导体管芯的第一区域上；和
第二导电焊盘，具有第二宽度，所述第二导电焊盘位于所述半导体管芯的第二区域上；
在衬底上形成接合焊盘，所述接合焊盘包括：
第三接合焊盘，具有第三宽度，所述第三接合焊盘位于所述衬底的第三区域上；和
第四接合焊盘，具有第四宽度，所述第四接合焊盘位于所述衬底的第四区域上；以及
形成连接在所述第一导电焊盘和所述第三接合焊盘之间以及连接在所述第二导电焊盘和所述第四接合焊盘之间的导电材料；
其中，所述第一导电焊盘的第一宽度与所述第三接合焊盘的第三宽度的比值A不同于所述第二导电焊盘的第二宽度与所述第四接合焊盘的第四宽度的比值B。
20.根据权利要求19所述的方法，其中，所述比值B在1和1.3之间，而所述比值B大于所述比值A。
21.根据权利要求19所述的方法，其中，所述导电材料包括通过球置放、球转移或它们的组合所形成的至少一个焊球。
22.根据权利要求19所述的方法，其中，所述导电材料是铜并且通过电镀或喷镀形成。
23.根据权利要求19所述的方法，其中，
所述第二区域是所述半导体管芯的隔离区域；以及
所述第四区域是对应于所述半导体管芯的隔离区域的所述衬底的隔离区域。
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