CN103345594A

CN103345594A - 基于Thyristor的PUF电路单元

Info

Publication number: CN103345594A
Application number: CN2013102731952A
Authority: CN
Inventors: 白创; 万美琳; 喻祖华; 马硝霞; 李聪; 韩爽; 鞠豪; 戴葵
Original assignee: Huazhong University of Science and Technology
Current assignee: Huazhong University of Science and Technology
Priority date: 2013-07-02
Filing date: 2013-07-02
Publication date: 2013-10-09

Abstract

本发明涉及一种基于Thyristor的PUF电路单元，包括第一传输门TG1，第一反向器INV1、第一延迟单元D1、第一Thyristor单元T1和第二Thyristor单元T2，PUF电路单元的输入端CLK通过第一传输门TG1分别同第一Thyristor单元T1和第二Thyristor单元T2的P_enable端相连，输入端CLK通过第一反向器INV1分别同第一Thyristor单元T1和第二Thyristor单元T2的N_enable端相连，输入端CLK通过第一延迟单元D1分别同第一Thyristor单元T1和第二Thyristor单元T2的IN端相连，PUF电路单元的输入端V_ref直接同第一Thyristor单元T1和第二Thyristor单元T2的V_ref端相连，第一Thyristor单元T1和第二Thyristor单元T2的OUT端分别作为PUF电路单元的输出端O1和输出端O2。本发明是一种基于Thyristor结构，输出统计分布特性好、稳定性高的PUF电路单元。

Description

基于Thyristor的PUF电路单元

技术领域

本发明主要涉及基于PUF的身份认证、密钥生成和防伪技术等的设计领域，特指一种基于晶闸管（Thyristor）的PUF电路单元。

背景技术

物理不可克隆函数(Physical Unclonable Function，简称PUF)最早由Pappu于2001年3月在《Physical One-Way Functions》中提出，随后很快就出现了基于光学、电磁学和电子学等原理的多种PUF结构，并被广泛的用于身份认证、安全密钥生成和防伪技术等领域。随着集成电路技术的迅速发展，采用PUF技术的集成电路芯片也很快出现，并在芯片安全和防伪领域得到广泛的应用。PUF电路主要通过捕获芯片在制造过程中不可避免产生的工艺偏差，从而生成无限多的，具有唯一性和不可克隆性的密钥，这些密钥不可预测，即使芯片制造商也无法复制，因此极大的提高了芯片的安全级别。

近些年来，出现了基于各种延迟单元的PUF电路结构，这些单元包括普通的反向器单元、HVT反向器单元、双堆叠反向延迟单元和电流饥饿型延迟单元等。因为这些延迟单元对工艺的敏感性和自身结构的特性存在很多不同之处，所以形成的PUF电路也表现出不同的性能。比如，双堆叠反向延迟单元对工艺的敏感特性较差，但是随着电源电压的变化其延迟时间基本不变，于是对应PUF产生的输出的唯一性很差，稳定性较好；电流饥饿型延迟单元对工艺的敏感特性较好，但是随着电源电压的变化其延迟时间有较大的变化，于是对应PUF产生的输出的唯一性较好，稳定性很差。因此，亟需设计一种新型的延迟单元，来保证对应PUF产生的输出同时具备良好的唯一性和稳定性。

发明内容

本发明要解决的问题就在于：针对现有技术存在的技术问题，本发明提供一种基于Thyristor延迟单元结构，输出统计分布特性好、稳定性高的PUF电路单元。

为解决上述技术问题，本发明提出的解决方案为：基于Thyristor的PUF电路单元，所述PUF电路单元包括：第一传输门TG1，第一反向器INV1、第一延迟单元D1、第一Thyristor单元T1和第二Thyristor单元T2，所述PUF电路单元的输入端CLK通过第一传输门TG1分别同第一Thyristor单元T1和第二Thyristor单元T2的P_enable端相连，所述输入端CLK通过第一反向器INV1分别同第一Thyristor单元T1和第二Thyristor单元T2的N_enable端相连，所述输入端CLK通过第一延迟单元D1分别同第一Thyristor单元T1和第二Thyristor单元T2的IN端相连，所述PUF电路单元的输入端V_ref端直接同第一Thyristor单元T1和第二Thyristor单元T2的V_ref端相连，所述第一Thyristor单元T1和第二Thyristor单元T2的OUT端分别作为所述PUF电路单元的输出端O1和输出端O2。

优选的，上述第一Thyristor单元T1和第二Thyristor单元T2均为Thyristor单元，主要包括第一NMOS晶体管M1、第二NMOS晶体管M2、第一PMOS晶体管M3、第三NMOS晶体管M4、第二PMOS晶体管M5、第四NMOS晶体管M6、第三PMOS晶体管M7、第四PMOS晶体管M8、第五NMOS晶体管M9、第六NMOS晶体管M10、第五PMOS晶体管M11、第六PMOS晶体管M12、第七PMOS晶体管M13和第七NMOS晶体管M14，所述Thyristor单元的输入端IN分别同第一NMOS晶体管M1和第六PMOS晶体管M12的栅极相连，所述Thyristor单元的输入端V_ref直接同第二NMOS晶体管M2的栅极相连，所述Thyristor单元的输入端P_enable分别同第三NMOS晶体管M4和第四PMOS晶体管M8的栅极相连，输入端N_enable分别同第二PMOS晶体管M5和第五NMOS晶体管M9的栅极相连，第一NMOS晶体管M1的源极同第二NMOS晶体管M2的漏极相连，第一NMOS晶体管M1的漏极Qb分别同第一PMOS晶体管M3、第六NMOS晶体管M10、第七PMOS晶体管M13和第七NMOS晶体管M14的栅极相连，并连接到第三NMOS晶体管M4、第四PMOS晶体管M8和第六PMOS晶体管M12的漏极，第三NMOS晶体管M4的源极同第四NMOS晶体管M6的漏极相连，第一PMOS晶体管M3的漏极同第二PMOS晶体管M5的源极相连，第二PMOS晶体管M5的漏极Q分别同第四NMOS晶体管M6、第三PMOS晶体管M7的栅极相连，并连接到第五NMOS晶体管M9的漏极，第三PMOS晶体管M7的漏极同第四PMOS晶体管M8的源极相连，第五NMOS晶体管M9的源极同第六NMOS晶体管M10的漏极相连，第五PMOS晶体管M11的漏极同第六PMOS晶体管M12的源极相连，第五PMOS晶体管M11的栅极直接同地相连，第七PMOS晶体管M13同第七NMOS晶体管M14的漏极相连，作为所述Thyristor单元的输出端OUT端

与现有技术相比，本发明的优点就在于：

1、具备更好的工艺的敏感特性。与普通反向器单元如图1相比，本发明采用Thyristor延迟单元，其工艺敏感性更好；同级相比，Thyristor的延迟时间随工艺变化的统计分布方差是普通反相器的10倍左右。

2、具备更高的稳定性。与普通反向器单元相比，本发明采用Thyristor延迟单元，其延迟时间本身就随着电源电压的变化保持不变，而且通过最优栅压的选择，保证Thyristor的放电电流在大的温度变化范围内不变，进而使得其延迟时间随着温度的变化也保持不变。

3、提高了对应PUF芯片的合格率。与普通反向器单元相比，本发明采用的Thyristor延迟单元具备很好的工艺敏感性和稳定性，因此由Thyristor延迟单元构成的PUF所生成的密钥也具备更好的稳定性和唯一分布特性，从而提高了PUF芯片出厂时的合格率。

附图说明

图1是普通反向器单元示意图；

图2是本发明的基于Thyristor的PUF电路单元示意图；

图3是本发明中Thyristor延迟单元的电路示意图；

图4a是基于本发明的PUF设计实例的电压的稳定性特征图；

图4b是基于本发明的PUF设计实例的温度的稳定性特征图；

图5是基于本发明的PUF设计实例产生的输出的统计分布特性图。

具体实施方式

为了便于本领域普通技术人员理解和实施本发明，下面结合附图及具体实施方式对本发明作进一步的详细描述。

下面结合附图举例对本发明做更详细地描述：

以下将结合附图和具体实施例对本发明做进一步详细说明。

如图2所示，本发明是一种基于Thyristor的PUF电路单元，它包括第一传输门TG1，第一反向器INV1、第一延迟单元D1、第一Thyristor单元T1和第二Thyristor单元T2。PUF电路单元的输入端CLK通过第一传输门TG1分别同第一Thyristor单元T1和第二Thyristor单元T2的Penable端相连，输入端CLK通过第一反向器INV1分别同第一Thyristor单元T1和第二Thyristor单元T2的Nenable端相连，输入端CLK通过第一延迟单元D1分别同第一Thyristor单元T1和第二Thyristor单元T2的IN端相连，PUF电路单元的输入端Vref直接同第一Thyristor单元T1和第二Thyristor单元T2的Vref端相连，第一Thyristor单元T1和第二Thyristor单元T2的OUT端分别作为PUF电路单元的输出端O1和输出端O2。

如图3所示，本发明的Thyristor单元包括第一NMOS晶体管M1、第二NMOS晶体管M2、第一PMOS晶体管M3、第三NMOS晶体管M4、第二PMOS晶体管M5、第四NMOS晶体管M6、第三PMOS晶体管M7、第四PMOS晶体管M8、第五NMOS晶体管M9、第六NMOS晶体管M10、第五PMOS晶体管M11、第六PMOS晶体管M12、第七PMOS晶体管M13和第七NMOS晶体管M14，输入端IN分别同第一NMOS晶体管M1和第六PMOS晶体管M12的栅极相连，输入端Vref直接同第二NMOS晶体管M2的栅极相连，输入端Penable分别同第三NMOS晶体管M4和第四PMOS晶体管M8的栅极相连，输入端Nenable分别同第二PMOS晶体管M5和第五NMOS晶体管M9的栅极相连，第一NMOS晶体管M1的源极同第二NMOS晶体管M2的漏极相连，第一NMOS晶体管M1的漏极Qb分别同第一PMOS晶体管M3、第六NMOS晶体管M10、第七PMOS晶体管M13和第七NMOS晶体管M14的栅极相连，并连结到第三NMOS晶体管M4、第四PMOS晶体管M8和第六PMOS晶体管M12的漏极，第三NMOS晶体管M4的源极同第四NMOS晶体管M6的漏极相连，第一PMOS晶体管M3的漏极同第二PMOS晶体管M5的源极相连，第二PMOS晶体管M5的漏极Q分别同第四NMOS晶体管M6、第三PMOS晶体管M7的栅极相连，并连结到第五NMOS晶体管M9的漏极，第三PMOS晶体管M7的漏极同第四PMOS晶体管M8的源极相连，第五NMOS晶体管M9的源极同第六NMOS晶体管M10的漏极相连，第五PMOS晶体管M11的漏极同第六PMOS晶体管M12的源极相连，第五PMOS晶体管M11的栅极直接同地相连，第七PMOS晶体管M13同第七NMOS晶体管M14的漏极相连，作为Thyristor单元的输出端OUT。

本实施例中，基于Thyristor的PUF电路单元，其核心部件为Thyristor延迟单元，输入CLK信号分别经过第一传输门TG1和第一反向器INV1产生控制信号Penable和Nenable，用于对Thyristor延迟单元进行时序控制，同时输入CLK信号经过第一延迟单元D1生成相对的延时信号IN，作为Thyristor延迟单元的输入，而输入Vref信号直接给Thyristor提供恒定的偏置电压，用于产生恒定的放电电流，两个对称的Thyristor延迟单元由于工艺偏差的不同，产生相对信号IN的具有不同延迟时间的输出信号O1和O2。

当输入CLK产生一个上跳沿时，控制信号Penable变为高电平，第三NMOS晶体管M4开启，第四PMOS晶体管M8关断，Qb通过第三NMOS晶体管M4对第四NMOS晶体管M6的漏极进行预充电，同时控制信号Nenable变为低电平，第二PMOS晶体管M5开启，第五NMOS晶体管M9关断，Q通过第二PMOS晶体管M5对第一PMOS晶体管M3的漏极进行预放电，经过时间T，信号IN出现一个上跳沿，第一NMOS晶体管M1开启，第六PMOS晶体管M12关断，Qb开始通过电流管第二NMOS晶体管M2放电，而Q保持不变，经过时间T1，Qb与电源之间的电压差等于第一PMOS晶体管M3的阈值电压，接着第一PMOS晶体管M3导通，并通过第二PMOS晶体管M5对Q充电，同时Qb继续通过电流管第二NMOS晶体管M2放电，经过时间T2，Q点电压等于第四NMOS晶体管M6的阈值电压，然后由于第一PMOS晶体管M3、第三NMOS晶体管M4、第二PMOS晶体管M5和第四NMOS晶体管M6同时导通，形成正反馈，使得Q点电压很快充到VDD，Qb点电压很快放电到0，即Q完成从0到VDD的跳变，Qb完成从VDD到0的跳变，OUT完成从0到VDD的跳变。

当输入CLK产生一个下跳沿时，其过程正好相反，同时Q完成从VDD到0的跳变，Qb完成从0到VDD的跳变，OUT完成从VDD到0的跳变。

基于本发明的设计单元结构，在某混合CMOS工艺下设计了一款可产生16位输出的PUF电路。其产生的输出相对于电压和温度的稳定性如图4a、4b所示。由图4a可知，当电压在1.7V时，PUF电路输出的可靠性最低，为99.5%；由图4b可知，当温度为100℃时，PUF电路输出的可靠性最低，为98.3%；综合而言，当电压从1.7V到1.9V、温度从-45℃到100℃变化时，PUF电路输出的可靠性为98%，即该PUF电路的合格率为98%，相对其他PUF电路实现，合格率大幅提高。产生输出的统计分布特性如图5所示。由图5可知，PUF的输出在大的统计空间里满足均匀分布的统计特性，因此该PUF的输出具备很好的唯一性。

综上所述，基于本发明设计单元的PUF电路利用IC制造过程中的工艺偏差，产生不可克隆的物理输出。实验结果表明，在实际环境因素的变化范围内，不仅产生的输出满足良好的均匀分布特性，而且每个PUF电路产生的输出具有唯一性和稳定性。

以上所述，仅是用以说明本发明的具体实施案例而已，并非用以限定本发明的可实施范围，举凡本领域熟练技术人员在未脱离本发明所指示的精神与原理下所完成的一切等效改变或修饰，仍应由本发明权利要求的范围所覆盖。

Claims

1.一种基于Thyristor的PUF电路单元，其特征在于所述PUF电路单元包括：第一传输门TG1，第一反向器INV1、第一延迟单元D1、第一Thyristor单元T1和第二Thyristor单元T2，所述PUF电路单元的输入端CLK通过第一传输门TG1分别同第一Thyristor单元T1和第二Thyristor单元T2的P_enable端相连，所述输入端CLK通过第一反向器INV1分别同第一Thyristor单元T1和第二Thyristor单元T2的N_enable端相连，所述输入端CLK通过第一延迟单元D1分别同第一Thyristor单元T1和第二Thyristor单元T2的IN端相连，所述PUF电路单元的输入端V_ref端直接同第一Thyristor单元T1和第二Thyristor单元T2的V_ref端相连，所述第一Thyristor单元T1和第二Thyristor单元T2的OUT端分别作为所述PUF电路单元的输出端O1和输出端O2。

2.如权利要求1所述的基于Thyristor的PUF电路单元，其特征在于：所述第一Thyristor T1和第二Thyristor T2单元均为Thyristor单元，主要包括第一NMOS晶体管M1、第二NMOS晶体管M2、第一PMOS晶体管M3、第三NMOS晶体管M4、第二PMOS晶体管M5、第四NMOS晶体管M6、第三PMOS晶体管M7、第四PMOS晶体管M8、第五NMOS晶体管M9、第六NMOS晶体管M10、第五PMOS晶体管M11、第六PMOS晶体管M12、第七PMOS晶体管M13和第七NMOS晶体管M14，所述Thyristor单元的输入端IN分别同第一NMOS晶体管M1和第六PMOS晶体管M12的栅极相连，所述Thyristor单元的输入端V_ref直接同第二NMOS晶体管M2的栅极相连，所述Thyristor单元的输入端P_enable分别同第三NMOS晶体管M4和第四PMOS晶体管M8的栅极相连，输入端N_enable分别同第二PMOS晶体管M5和第五NMOS晶体管M9的栅极相连，第一NMOS晶体管M1的源极同第二NMOS晶体管M2的漏极相连，第一NMOS晶体管M1的漏极Qb分别同第一PMOS晶体管M3、第六NMOS晶体管M10、第七PMOS晶体管M13和第七NMOS晶体管M14的栅极相连，并连接到第三NMOS晶体管M4、第四PMOS晶体管M8和第六PMOS晶体管M12的漏极，第三NMOS晶体管M4的源极同第四NMOS晶体管M6的漏极相连，第一PMOS晶体管M3的漏极同第二PMOS晶体管M5的源极相连，第二PMOS晶体管M5的漏极Q分别同第四NMOS晶体管M6、第三PMOS晶体管M7的栅极相连，并连接到第五NMOS晶体管M9的漏极，第三PMOS晶体管M7的漏极同第四PMOS晶体管M8的源极相连，第五NMOS晶体管M9的源极同第六NMOS晶体管M10的漏极相连，第五PMOS晶体管M11的漏极同第六PMOS晶体管M12的源极相连，第五PMOS晶体管M11的栅极直接同地相连，第七PMOS晶体管M13同第七NMOS晶体管M14的漏极相连，作为所述Thyristor单元的输出端OUT端。