CN103295987B

CN103295987B - 半导体存储卡

Info

Publication number: CN103295987B
Application number: CN201210316660.1A
Authority: CN
Inventors: 稻垣洋; 川村英树; 冈田隆; 西山拓
Original assignee: Toshiba Corp
Current assignee: Japanese Businessman Panjaya Co ltd; Kioxia Corp
Priority date: 2012-02-29
Filing date: 2012-08-30
Publication date: 2016-04-06
Anticipated expiration: 2032-08-30
Also published as: JP2013182291A; TW201336054A; JP5597659B2; CN103295987A; TWI529918B

Abstract

本发明提供一种能够缩短从外部连接端子到控制器芯片为止的布线长度的半导体存储卡。实施方式的半导体存储卡具备SiP结构的半导体存储装置（11），该半导体存储装置（11）具备：在布线基板（12）上配置的存储器芯片（24）；在存储器芯片（24）上层叠的控制器芯片（29）；和密封树脂层。与外部连接端子电连接的控制器芯片（29）的电极焊盘（301），以位于布线基板12的第2面12b上的端子对应区域X1内的方式，沿着与外部连接端子的排列方向平行且位于排列有外部连接端子的布线基板12的第1外形边S1侧的控制器芯片29的外形边排列。

Description

半导体存储卡

本申请享受以日本专利申请2012－43680号（申请日为2012年2月29日）为在先申请的优先权。本申请通过参照该在先申请而包括在先申请的全部内部。

技术领域

本发明的实施方式涉及半导体存储卡。

背景技术

内置有NAND型快闪存储器那样的非易失性半导体存储器芯片的存储卡（半导体存储卡）中，为了实现高容量化、高速化、制造成本的降低等，正在应用在卡壳体内收置有在1个封装（packing）内密封有存储器芯片和/控制器芯片的SiP（SySteminPacking，系统级封装）结构的半导体存储装置的结构。SiP结构的半导体存储装置具备：设有例如外部连接端子的布线基板；在布线基板的端子形成面的相反侧的面上搭载的存储器芯片以及控制器芯片；和密封树脂层，其在布线基板的芯片搭载面形成，以密封存储器芯片以及控制器芯片。

在SiP结构的半导体存储装置中，通常使用如下布线基板：在绝缘性树脂基材的两面设置有对铜箔进行构图而形成的布线层，并且用通孔电连接了两面的布线层之间。在设置于布线基板的端子形成面的铜布线层的一部分，形成成为外部连接端子的镀金层。现有SiP结构的半导体存储装置中，有从进行与外部设备的电连接的外部连接端子到控制器芯片为止的布线长度容易变长这样的难点。因此，信号传输速度降低，另外由于布线密度降低，基板面积容易增大。因此，为了实现存储卡的信号传输速度的提高和/或构成SiP结构的布线基板的小型化等，期望缩短从外部连接端子到控制器芯片为止的布线长度。

发明内容

本发明要解决的课题，在于提供能够缩短从外部连接端子到控制器芯片为止的布线长度的半导体存储卡。

实施方式的半导体存储卡，具备半导体存储装置，该半导体存储装置具有布线基板、存储器芯片、控制器芯片、第1金属线、第2金属线和密封树脂层，该布线基板具有：具备多个外部连接端子与第1布线层的第1面、具备芯片搭载区域与第2布线层的第2面和将第1布线层与第2布线层电连接的通孔；该存储器芯片配置在布线基板的芯片搭载区域上，具有至少沿1条外形边排列的第1电极焊盘；该控制器芯片层叠在存储器芯片上，具有至少沿1条外形边排列的第2电极焊盘；该第1金属线将存储器芯片的第1电极焊盘与布线基板的第2布线层电连接；该第2金属线将控制器芯片的第2电极焊盘与布线基板的第2布线层电连接；该密封树脂层，以将存储器芯片以及控制器芯片与第1以及第2金属线共同密封的方式，在布线基板的第2面上形成。多个外部连接端子以位于布线基板的第1外形边附近的方式沿着第1外形边排列。控制器芯片的第2电极芯片中的与外部连接端子电连接的电极焊盘，以位于与布线基板的第1面中的多个外部连接端子的形成区域相对应的第2面上的区域内或区域附近的方式，沿着与多个外部连接端子的排列方向平行且位于布线基板的第1外形边侧的控制器芯片的外形边排列。

附图说明

图1是表示实施方式的半导体存储卡的俯视图。

图2是表示图1所示的半导体存储卡所收置的半导体存储装置的俯视图。

图3是表示第1实施方式的半导体存储装置的俯视透视图。

图4是沿着图3的A-A线的剖视图。

图5是从半导体存储装置的上表面透视图3所示的半导体存储装置中的布线基板的端子形成面所见的透视图。

图6是从半导体存储装置的上表面透视图3所示的半导体存储装置中的布线基板的芯片搭载面所见的透视图。

图7是表示第1实施方式的半导体存储装置的变形例的俯视透视图。

图8是表示第2实施方式的半导体存储装置的俯视透视图。

图9是沿着图8的A-A线的剖视图。

图10是从半导体存储装置的上表面透视图8所示的半导体存储装置中的布线基板的端子形成面所见的透射图。

图11是从半导体存储装置的上表面透视图8所示的半导体存储装置中的布线基板的芯片搭载面所见的剖视图。

符号说明

1半导体存储卡；2卡壳体；3、31、41半导体存储装置；12布线基板；12a第1面；12b第2面；14第1布线层；15第2布线层；16、161、162通孔；19外部连接端子；20、22镀金层；21连接焊盘；23芯片搭载区域；24存储器芯片；25电极焊盘；27、31金属线；29控制器芯片；30电极焊盘；33密封树脂层；34金属层（Cu层）；35电镀导线。

具体实施方式

以下，关于实施方式的半导体存储卡，参照附图进行说明。图1是表示实施方式的半导体存储卡的俯视图。图1所示的半导体存储卡1，例如作为SD^TM规格的存储卡（SD^TM卡）使用，具备上下一对的卡壳体2；和在卡壳体2内收置的半导体存储装置3。半导体存储装置3包括SiP结构的半导体装置。关于半导体存储装置3的具体结构，如下详述。

（第1实施方式）

关于第1实施方式的SiP结构的半导体存储装置，参照图3到图6来说明。图3是表示第1实施方式的半导体存储装置的俯视透视图，图4是沿着图3的A-A线的剖视图，图5是图3是从半导体存储装置的上表面（模制面）透视半导体存储装置中的布线基板的端子形成面所见的透视图、图6是从半导体存储装置的上表面（模制面）透视观察图3所示半导体存储装置中的布线基板的芯片搭载面的透视图。这些图中所示的半导体存储装置11（3）具备兼作外部连接端子的形成基板和半导体芯片的搭载基板的布线基板12。布线基板12具有成为外部连接端子的形成面的第1面12a；和成为存储器芯片和/或控制器芯片的搭载面的第2面12b。

布线基板12如图4所示具备：包含环氧树脂和/或BT树脂（bismaleimide·triazine树脂，双马来醯亚胺-三嗪树脂）等的树脂基材13；在树脂基材13的第1面12a侧设置的第1布线层14；在树脂基材13的第2面12b侧设置的第2布线层15；和电连接第1布线层14与第2布线层15的通孔16。第1以及第2布线层14、15，例如通过根据布线图形对在树脂基材13的两面层叠的铜箔进行构图来形成。第1以及第2布线层14、15的表面为了绝缘保护而由阻焊剂17、18覆盖。

第1布线层14具有外部连接端子19。在第1布线层14的成为外部连接端子19的部分，在阻焊剂17上形成有开口图形，经由该开口图形在第1布线层14上形成有镀金层20。外部连接端子19包括第1布线层14和作为表面层的镀金层20。第2布线层15具有连接焊盘21（21A、21B）。在第2布线层15的成为连接焊盘21的部分，在阻焊剂18上形成有开口图形，经由这些开口图形在第2布线层15上形成有镀金层22。连接焊盘21包括第2布线层15和作为表面层的镀金层22。镀金层20、22通过例如电镀来形成。

布线基板12的第1面12a，如图4以及图5所示，具有第1布线层14和多个外部连接端子19。多个外部连接端子19以位于布线基板12第1外形边S1附近的方式，沿着第1外形边S1排列。布线基板12的第2面12b，如图3、图4以及图6所示，具有第2布线层15和芯片搭载区域23。第2布线层15具有连接焊盘21A、21B。连接焊盘21A成为与在芯片搭载区域23配置的存储器芯片的电极焊盘连接的连接部，连接焊盘21B成为与在存储器芯片上层叠的控制器芯片的电极焊盘连接的连接部。

在布线基板12的芯片搭载区域23配置有存储器芯片24。作为存储器芯片24，使用例如NAND型快闪存储器那样的半导体存储器芯片。图3以及图4示出在芯片搭载区域23层叠配置了8个存储器芯片24的状态。存储器芯片24对于布线基板12的搭载数并不限于此。存储器芯片24的搭载数既可以是1个，也可以是2个、4个，进而为9个以上。存储器芯片24对于布线基板12的搭载数可以为1个或者多个中的任一个。

在图3以及图4中，多个存储器芯片24具有矩形的同一形状，分别具有电极焊盘25。电极焊盘25位于布线基板12的与第1外形边S1相对的第2外形边S2侧，沿着存储器芯片24的位于第2外形边S2侧的外形边排列。多个存储器芯片24构成存储器芯片组26，进而分成2个芯片组26A、26B。第1芯片组26A包括在布线基板12的芯片搭载区域23上以层叠状态配置的4个存储器芯片24。第2芯片组26B包括在第1芯片群26A上以层叠状态配置的4个存储器芯片24。

构成第1芯片组26A的4个存储器芯片24按台阶状层叠，使得各自的电极焊盘25位于布线基板12的第2外形边S2侧、且各自的电极焊盘25露出。4个存储器芯片24的电极焊盘25经由金属线27顺序连接。第1芯片组26A中，位于最下层的存储器芯片24的电极焊盘25经由金属线27电连接于布线基板12的连接焊盘21A。在第1芯片组26A上，隔着绝缘树脂制的分隔层28配置有第2芯片组26B。

构成第2芯片组26B的4个存储器芯片24按台阶状层叠，使得各自的电极焊盘25位于布线基板12的第2外形边S2侧、且各自的电极焊盘25露出。4个存储器芯片24的电极焊盘25经由金属线27顺序连接。第2芯片组26B中，位于最下层的存储器芯片24的电极焊盘25经由金属线27电连接于布线基板12的连接焊盘21A。在第1芯片组26A中，连接于位于最上层的存储器芯片24的电极焊盘25的金属线27，埋入绝缘树脂制的分隔层28内，由此防止其与位于第2芯片组26B的最下层的存储器芯片24接触。

在存储器芯片组26上层叠有控制器芯片29。控制器芯片29，从多个存储器芯片24中选择进行数据的写入和/或读出的芯片，进行对选择了的存储器芯片24的数据写入、以及在选择了的存储器芯片24中存储的数据的读出等。控制器芯片29具有L形焊盘结构，具有沿着长边29a排列的电极焊盘30A和沿着短边29b排列的电极焊盘30B。控制器芯片29配置为，长边29a位于布线基板12的第1外形边S1侧、即排列有多个外部连接端子19的第1外形边S1侧、且与第1外形边S1平行。

控制器芯片29的电极焊盘30（30A、30B）经由金属线31与布线基板12的连接焊盘21B电连接。沿着控制器芯片29的长边29a排列的电极焊盘30A经由金属线31电连接于连接焊盘21B，该连接焊盘21B在设置于布线基板12的第1外形边S1侧的焊盘区域32A配置。沿着控制器芯片29的短边29b排列的电极焊盘30B经由金属线31电连接于连接焊盘21B，该连接焊盘21B在设置于布线基板12的第3外形边S3侧的焊盘区域32B配置。

在搭载有存储器芯片24和/或控制器芯片29的布线基板12的第2面12b，模制成型有例如包含环氧树脂的密封树脂层33。存储器芯片24和/或控制器芯片29与金属线27、31等共同由密封树脂层33密封为一体。通过这些，构成了SiP结构的半导体存储装置11（3）。如前所述，通过将SiP结构的半导体存储装置11收置于卡壳体2内，构成半导体存储卡1。卡壳体2如图1所示，具有使外部连接端子19露出的开口4。

但是，对于上述SD^TM卡等存储卡，要求其进一步增加存储容量。因此，正在进行具有64GB或者以上的存储容量的存储卡的实用化。就这样的存储卡而言，除了存储容量的增大外，还期望使数字信号的传输速度提高。因此，正在进行数字信号的理论最大传输速度为50MB／秒以上的存储卡的实用化。即，正在进行存储卡与外部设备（主机）之间的数据读写速度的最大标准值为50MB／秒或以上的存储卡的实用化。这里，将具有上述信号传输速度的存储卡称呼为高速工作型（高速传输型）存储卡。

就上述那样的高速工作型存储卡而言，为了使外部设备与存储卡之间的接口（IF）信号的特性提高、并满足上述那样的数字信号的传输速度，期望缩短从进行与外部设备的电连接的外部连接端子到控制器芯片的电极焊盘为止的布线长度（IF用信号布线长度）。因此，在该实施方式的半导体存储卡1中，控制器芯片29的电极焊盘30中与外部连接端子19直接电连接的电极焊盘（IF用电极焊盘）301配置于与布线基板12的第1面12a中的外部连接端子19的形成区域相对应的第2面12b上的区域（端子对应区域）X1内。此外，IF用电极焊盘301也可以配置在端子对应区域X1附近。

在将IF用电极焊盘301配置于端子对应区域X1内时，将控制器芯片29层叠于存储器芯片24（存储器芯片组26）上，使得其长边29a与平行于外部连接端子19的排列方向的布线基板12的第1外形边S1，并且长边29a位于布线基板12的第1外形边S1侧。沿着这样的控制器芯片29的长边29a配置IF用电极焊盘301。IF用电极焊盘301经由金属线31电连接于在布线基板12的第1外形边S1侧设置的焊盘区域32A内的连接焊盘21B。

进而，为了将IF用电极焊盘301配置于布线基板12的第2面12b中的端子对应区域X1的靠中央处，IF用电极焊盘301配置于控制器芯片29的长边29a上的接近端子对应区域X1中央的位置。即，设定IF用电极焊盘301在控制器芯片29的长边29a上的位置，使得IF用电极焊盘301与除IF用电极焊盘301外的控制器芯片29的其他电极焊盘30相比更接近端子对应区域X1中央。

通过应用上述那样的IF用电极焊盘301的配置位置，能够缩短从外部连接端子19到控制器芯片29的IF用电极焊盘301为止的信号布线长度。即，与IF用电极焊盘301沿着控制器芯片29的短边29b配置的情况和/或控制器芯片29在布线基板12的第2面12b上（例如图3的存储器芯片24的侧方且为布线基板12的外形边S3侧）配置的情况相比，从IF用电极焊盘301到多个外部连接端子19为止的各自的距离变短，所以能够缩短IF用信号布线长度。

在图3所示的半导体存储装置11中，应用了具有L型焊盘结构的控制器芯片29，所以由沿着控制器芯片29的短边29b排列的电极焊盘30B与连接焊盘21B的接合线，限制IF用电极焊盘301的配置位置。如图7所示，在应用了具有长边单侧焊盘结构的控制器芯片29的情况下，能够将IF用电极焊盘301配置于端子对应区域X1的更靠中央位置。在任何情况下，通过将IF用电极焊盘301沿着控制器芯片29的长边29a排列，都能够缩短从外部连接端子19到IF用电极焊盘301为止的信号布线长度。

另外，为了缩短从在布线基板12的第1面12a设置的外部连接端子19到在第2面12b设置的连接焊盘21B（在焊盘区域32A内配置的连接焊盘21B）为止的布线长度，电连接第1布线层14与第2布线层15的通孔16的一部分，设置于多个外部连接端子19之间。在图5以及图6中，通孔161为信号布线用通孔，设置于多个外部连接端子19之间。通过应用这样的信号布线用通孔161，能够进一步缩短从外部连接端子19到控制器芯片29的IF用电极焊盘301为止的信号布线长度。此外，图5省略了布线的一部分（从连接焊盘21A到连接焊盘21B为止的布线等）的图示。

如上所述，通过基于IF用电极焊盘301的配置位置和/或第1布线层14与第2布线层15的电连接结构，来缩短从外部连接端子19到控制器芯片29的IF用电极焊盘301为止的信号布线长度，提高外部设备与半导体存储卡1之间的IF信号的电特性。因此，能够提高数字信号的传输速度。进而，存储卡的电容负载也会影响到IF信号的特性。因此，在半导体存储卡1中，在布线基板12的第2面12b上的端子对应区域X1的一部分设定没有设置第2布线层15的区域X2。由此，能够降低半导体存储卡1已连接于外部设备时的电容负载。

这里，当在端子对应区域X1的一部分设定没有设置第2布线层15的区域X2时，若将区域X2设为空白区域（什么都不设的区域），则在存储器芯片24和/或控制器芯片29搭载时和/或密封树脂层33形成时布线基板12的反翘可能会变得显著。因此，在区域X2中，构成第2布线层15的金属层（Cu层）34以与第2布线层15电独立的状态局部设置。图6示出了在区域X2形成了具有圆点图形的Cu层34的状态。这样的Cu层34的虚设图形，在抑制了布线基板12的反翘的基础上，有助于降低半导体存储卡1的容量负载。

进而，电镀导线也会影响到存储卡的电容负载。即，第2布线层15具有用于通过电镀形成外部连接端子19的表面层（镀金层）20的电镀导线35。如果电镀导线35变长，则半导体存储卡1连接于外部设备时的电容负载变大。因此，在布线基板12的第2面12b设置的电镀导线35，经由在多个外部连接端子19之间设置的通孔（电镀导线用通孔）162与在布线基板12的第1面12a设置的外部连接端子19电连接，并且相对于布线基板12的第1外形边S1引出。由此，能够大幅缩短通过电镀形成外部连接端子19的镀金层20的电镀导线35的长度。

如上所述，通过缩短从外部连接端子19到控制器芯片29的IF用电极焊盘301为止的信号布线长度、并且利用Cu层34的虚设图形的形成和/或电镀导线35的缩短来降低半导体存储卡1的电容负载，能够提高外部设备与半导体存储卡1之间的IF信号的电特性。因此，能够提高外部设备与半导体存储卡1之间的数字信号的传输速度。即，能够提高能够实现50MB／秒以上的数字信号的理论最大传输速度的半导体存储卡1。这样，第1实施方式的半导体存储卡1适于高速工作型存储卡。

第1实施方式的半导体存储卡1中，电连接布线基板12的第1布线层14与第2布线层15的通孔16的一部分设置于多个外部连接端子19之间。因此，能够形成第2布线层15直至布线基板12的第2面12b的端子形成区域X1为止。这样，提高第2布线层15的形成密度，来实现布线基板12的小型化。如图4所示，能够既按多层层叠存储器芯片24使存储容量增大又使布线基板12小型化。

另外，通过提高第2布线层15的形成密度，能够将与存储器芯片24连接的连接焊盘21A集中配置于布线基板12的第2外形边S2侧，并且将与控制器芯片29连接的连接焊盘21B配置于布线基板12的第1外形边S1侧。由此，也能够实现布线基板12的小型化。另外，能够不增加布线基板12的布线层数地实现上述那样的布线形状和/或连接焊盘的配置结构。通过这些，能够降低SiP结构的半导体存储装置11的制造成本、乃至半导体存储卡1的制造成本。

进而，如图4所示，通过将第1芯片组26A与第2芯片组26B，以构成它们的存储器芯片24的焊盘排列边朝向同一方向的方式进行层叠，能够将连接存储器芯片24与布线基板12的金属线27向同一方向接合。由此，能够削减存储器芯片24相对于布线基板12的搭载面积和/或布线基板12的布线层数。因此，在将布线基板12的面积设为相同的情况下，因为能够搭载更大的存储器芯片24，所以能够以同一外形的半导体存储装置11使存储容量增大。另外，在将存储器芯片24的面积设为相同的情况下，能够使布线基板12以及半导体存储装置11小型化。

（第2实施方式）

接着，关于第2实施方式的SiP结构的半导体存储装置，参照图8到图11进行说明。图8是表示第2实施方式的半导体存储装置的俯视透视图，图9是沿着图8的A-A线的剖视面图，图10是从半导体存储装置的上表面（模制面）透视图8所示的半导体存储装置的布线基板的端子形成面所见的透视图，图11是从半导体存储装置的上表面（模制面）透视图8所示的半导体存储装置的布线基板的芯片搭载面所见的透视图。此外，对与第1实施方式相同的部分标注相同的符号，部分省略对其的说明。

图8到图11所示的半导体存储装置41（3）与第1实施方式同样地具有布线基板12。布线基板12，与第1实施方式同样地，具有：在树脂基材13的第1面12a侧设置的第1布线层14；在树脂基材13的第2面12b侧设置的第2布线层15；和电连接第1布线层14与第2布线层15的通孔16。第1布线层14具有外部连接端子19。第2布线层15具有连接焊盘21（21A、21B）。

布线基板12的第1面12a，如图9以及图10所示，具有第1布线层14与多个外部连接端子19。多个外部连接端子19以位于布线基板12的第1外形边S1附近的方式，沿着第1外形边S1排列。布线基板12的第2面12b，如图8、图9以及图11所示，具有第2布线层15与芯片搭载区域23。在布线基板12的芯片搭载区域23，并排配置有存储器芯片24和控制器芯片29。存储器芯片24的搭载数不限于1个，也可以是2个、4个、8个或以上。

存储器芯片24具有电极焊盘25。电极焊盘25，位于布线基板12的第2外形边S2侧，沿着存储器芯片24的位于第2外形边S2侧的外形边排列。存储器芯片24的电极焊盘25，经由金属线27与布线基板12的连接焊盘21A电连接。控制器芯片29具有长边单侧焊盘结构，具有沿着长边排列的电极焊盘30。控制器芯片29的电极焊盘30，经由金属线31与布线基板12的连接焊盘21B电连接。

将第1布线层14与第2布线层15电连接的通孔16的一部分设置在多个外部连接端子19之间。在外部连接端子19之间设置的通孔16中，通孔161为信号布线用通孔，形成将外部连接端子19与控制器芯片29的电极焊盘30电连接的信号布线的一部分。即，多个外部连接端子19的至少一部分，经由信号布线用通孔161与控制器芯片29的电极焊盘30电连接。由此，能够缩短从外部连接端子19到控制器芯片29的电极焊盘30为止的信号布线长度。

另外，在外部连接端子19之间设置的通孔16中，通孔162为电镀导线用通孔，形成将外部连接端子19与电镀导线35电连接的布线的一部分。即，多个外部连接端子19的至少一部分，经由电镀导线用通孔162与电镀导线35电连接，进而电镀导线35相对于布线基板12的第1外形边S1引出。通过这些，能够大幅缩短通过电镀形成外部连接端子19的镀金层20的电镀导线35的长度。

在搭载有存储器芯片24和/或控制器芯片29的布线基板12的第2面12b上，模制成型有例如包含环氧树脂的密封树脂层33。存储器芯片24和/或控制器芯片29，与金属线27、31等共同由密封树脂层33密封为一体。通过这些，构成了SiP结构的半导体存储装置11（3）。如前所述，通过将SiP结构的半导体存储装置11收置于卡壳体2，构成半导体存储卡1。卡壳体2，如图1所示，具有使外部连接端子19露出的开口4。

如上所述，通过将通孔16的一部分（161、162）设置于多个外部连接端子19之间，能够缩短从外部连接端子19到控制器芯片29为止的信号布线长度和/或电镀导线35的长度。另外，能够将与布线基板12的第1面12a中的外部连接端子19的形成区域相对应的第2面12b上的区域（端子对应区域）作为布线区域使用。通过这些，能够提高布线基板12的每单位面积的布线密度，所以能够实现布线基板12的小型化。由此，能够降低SiP结构的半导体存储装置11的制造成本乃至半导体存储卡1的制造成本。

进而，通过缩短从外部连接端子19到控制器芯片29为止的信号布线长度，提高与外部设备之间的信号传输速度。通过缩短电镀导线35的长度，降低半导体存储卡1连接于外部设备时的电容负载。通过这些，能够应对半导体存储卡1的高速工作化。此外，在多个外部连接端子19之间设置的通孔161、162，在将半导体存储装置41收置于卡壳体2内时，由开口4间的肋5下侧遮蔽，所以从存储卡1的外观上看不到，另外也不会对存储卡1的工作造成负面影响等。

此外，说明了本发明的几个实施方式，但是这些实施方式是作为例子而提出的，并不用于限定发明的范围。这些实施方式，能够以其他各种方式来实施，能够在不脱离发明要旨的范围内进行各种省略、置换、变更。这些实施方式和/或其变形，包含于发明的范围和/或要旨，并且包含于技术方案所记载的发明及其等同范围。

Claims

1.一种半导体存储卡，具备半导体存储装置，

所述半导体存储装置具有：

布线基板，其具有：具备多个外部连接端子与第1布线层的第1面；具备芯片搭载区域与第2布线层的第2面；和将所述第1布线层与所述第2布线层电连接的通孔；

存储器芯片，其配置在所述布线基板的所述芯片搭载区域上，具有至少沿1条外形边排列的第1电极焊盘；

控制器芯片，其层叠在所述存储器芯片上，具有至少沿1条外形边排列的第2电极焊盘；

第1金属线，其将所述存储器芯片的所述第1电极焊盘与所述布线基板的所述第2布线层电连接；

第2金属线，其将所述控制器芯片的所述第2电极焊盘与所述布线基板的所述第2布线层电连接；和

密封树脂层，其以将所述存储器芯片以及所述控制器芯片与所述第1以及第2金属线共同密封的方式，形成在所述布线基板的所述第2面上，

所述半导体存储卡的特征在于，

所述多个外部连接端子，以位于所述布线基板的第1外形边附近的方式沿着所述第1外形边排列，且所述控制器芯片的所述第2电极焊盘中的与所述外部连接端子电连接的电极焊盘，以位于与所述布线基板的所述第1面中的所述多个外部连接端子的形成区域相对应的所述第2面上的区域内或所述区域附近的方式，沿着与所述多个外部连接端子的排列方向平行且位于所述布线基板的所述第1外形边侧的所述控制器芯片的外形边排列，

所述布线基板的所述第2面上的所述端子对应区域具有没有设置所述第2布线层的区域，且在没有设置所述第2布线层的区域，构成所述第2布线层的金属层以不与所述第2布线层电连接的状态局部设置，

所述通孔的至少一部分，在所述多个外部连接端子间设置，且所述多个外部连接端子的至少一部分，经由在所述多个外部连接端子间设置的所述通孔与所述控制器芯片的所述第2电极焊盘电连接，

所述多个外部连接端子分别具有电镀层作为表面层，且所述布线基板的所述第2布线层具有形成所述电镀层的电镀导线，所述电镀导线的至少一部分经由在所述多个外部连接端子间设置的所述通孔与所述外部连接端子电连接。

2.一种半导体存储卡，具备半导体存储装置，

所述半导体存储装置具有：

密封树脂层，其以将所述存储器芯片以及所述控制器芯片与所述第1以及第2金属线共同密封的方式，在所述布线基板的所述第2面上形成，

所述半导体存储卡的特征在于，

所述多个外部连接端子，以位于所述布线基板的第1外形边附近的方式，沿着所述第1外形边排列，

所述控制器芯片的所述第2电极焊盘中的、与所述外部连接端子电连接的电极焊盘，以位于与所述布线基板的所述第1面中的所述多个外部连接端子的形成区域相对应的所述第2面上的区域内或所述区域附近的方式，沿着与所述多个外部连接端子的排列方向平行且位于所述布线基板的所述第1外形边侧的所述控制器芯片的外形边排列，

所述布线基板的所述第2面上的所述端子对应区域，具有没有设置所述第2布线层的区域，且在没有设置所述第2布线层的区域，构成所述第2布线层的金属层以不与所述第2布线层电连接的状态局部设置。

3.一种半导体存储卡，具备半导体存储装置，

所述半导体存储装置具有：

控制器芯片，其配置在所述布线基板的所述芯片搭载区域上或者所述存储器芯片上，具有至少沿1条外形边排列的第2电极焊盘；

所述半导体存储卡的特征在于，

所述通孔的至少一部分在所述多个外部连接端子间设置，

所述多个外部连接端子的至少一部分，经由在所述多个外部连接端子间设置的所述通孔，与所述控制器芯片的所述第2电极焊盘电连接。

4.根据权利要求3所述的半导体存储卡，其特征在于，

所述多个外部连接端子分别具有电镀层作为表面层，且所述布线基板的所述第2布线层具有形成所述电镀层的电镀导线，

所述电镀导线的至少一部分，经由在所述多个外部连接端子间设置的所述通孔与所述外部连接端子电连接。