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CN103227101A - 半导体器件及其制造方法 - Google Patents

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CN103227101A
CN103227101A CN2012102450704A CN201210245070A CN103227101A CN 103227101 A CN103227101 A CN 103227101A CN 2012102450704 A CN2012102450704 A CN 2012102450704A CN 201210245070 A CN201210245070 A CN 201210245070A CN 103227101 A CN103227101 A CN 103227101A
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Abstract

公开了半导体器件及其制造方法。在一个实施例中，制造半导体器件的方法包括：在工件的沟槽内形成电容器，电容器包括底部电极、设置在底部电极上方的介电层和设置在介电层上方的顶部电极。保护层形成在电容器的上方。形成电容器和形成保护层包括：优化沟槽的宽度、底部电极的厚度、介电层的厚度、顶部电极的厚度和保护层的厚度中的至少一个，使得保护层完全覆盖顶部电极。

Description

半导体器件及其制造方法
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体器件及其制造方法。
背景技术
作为实例，半导体器件用于各种电子应用，诸如个人计算机、移动电话、数码相机和其他电子设备。通常通过在半导体衬底的上方顺序沉积绝缘层或介电层、导电层和半导体材料层以及使用光刻图案化各种材料层以在其上形成电路部件和元件来制造半导体器件。
电容器是在半导体器件中广泛用于存储电荷的元件。电容器主要包括通过绝缘材料隔离的两个导电极板。电容器用于诸如电子滤波器、模数转换器、存储器件的应用、控制应用以及许多其他类型的半导体器件应用。
半导体工业持续通过不断减小最小部件尺寸来提高各种电子部件（例如，晶体管、二极管、电阻器、电容器等）的集成密度，从而允许更多的部件集成到给定面积中。随着半导体器件的部件尺寸的缩小，用于电容器和其他部件的制造工艺变得更加具有挑战性。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种制造半导体器件的方法，所述方法包括：在工件中的沟槽内形成电容器，所述电容器包括：底部电极；介电层，设置在所述底部电极上方；和顶部电极，设置在所述介电层上方；以及在所述电容器的上方形成保护层，其中，形成所述电容器和形成所述保护层包括优化所述沟槽的宽度、所述底部电极的厚度、所述介电层的厚度、所述顶部电极的厚度和所述保护层的厚度中的至少一个，使得所述保护层完全覆盖所述顶部电极，其中，优化包括使用等式1或等式2：
等式1：w＜2×（a+b+c）；或
等式2：w＞2×（a+b+c+d）；其中，w是所述沟槽的宽度，a是所述底部电极的厚度，b是所述介电层的厚度，c是所述顶部电极的厚度，以及d是所述保护层的厚度。
在该方法中，使用等式1优化所述沟槽的宽度、所述底部电极的厚度、所述介电层的厚度和所述顶部电极的厚度中的至少一个。
在该方法中，所述顶部电极充分填充所述沟槽的内部区域。
在该方法中，所述沟槽在所述工件的顶面中的开口的下方的位置处向外弯曲。
在该方法中，形成所述保护层包括非共形沉积工艺。
在该方法中，使用等式2优化所述沟槽的宽度、所述底部电极的厚度、所述介电层的厚度、所述顶部电极的厚度和所述保护层的厚度中的至少一个。
该方法还包括：使用等式3和等式4优化所述保护层的厚度：
等式3：d≥d′＞（0.2×d）；以及
等式4：d≥d″＞（0.2×d）；其中，d′包括所述顶部电极上方的所述沟槽的侧壁上的所述保护层的厚度，以及其中，d″包括所述顶部电极上方的所述沟槽的底面上的所述保护层的厚度。
在该方法中，所述沟槽的侧壁在所述工件内的垂直方向上基本平直。
在该方法中，形成所述保护层包括基本共形的沉积工艺。
在该方法中，使用等式5优化所述沟槽的宽度、所述底部电极的厚度、所述介电层的厚度、所述顶部电极的厚度和所述保护层的厚度中的至少一个：等式5：w＜2×（a+b+c+d）。
在该方法中，所述沟槽在所述工件的顶面中的开口下方的位置处向外弯曲。
在该方法中，形成所述保护层包括非共形沉积工艺。
在该方法中，所述保护层在所述沟槽的上方连续，以及其中，形成所述保护层在所述保护层下方的所述沟槽内形成空隙。
在该方法中，优化所述沟槽的宽度、所述底部电极的厚度、所述介电层的厚度、所述顶部电极的厚度和所述保护层的厚度中的至少一个改进所述顶部电极上方的所述保护层的阶梯覆盖。
根据本发明的另一方面，提供了一种制造半导体器件的方法，所述方法包括：提供工件；在所述工件中形成沟槽；在所述沟槽的上方形成底部电极；在所述底部电极的上方形成介电层；在所述介电层的上方形成顶部电极；以及在所述顶部电极的上方形成保护层，其中，电容器包括所述顶部电极、所述介电层和所述底部电极，以及其中，使用等式1、等式2或等式5，优化所述沟槽的宽度、所述底部电极的厚度、所述介电层的厚度、所述顶部电极的厚度和所述保护层的厚度中的至少一个，使得所述保护层完全覆盖所述顶部电极：
等式1：w＜2×（a+b+c）；
等式2：w＞2×（a+b+c+d）；或
等式5：w＜2×（a+b+c+d）；其中，w是所述沟槽的宽度，a是所述底部电极的厚度，b是所述介电层的厚度，c是所述顶部电极的厚度，以及d是所述保护层的厚度。
根据本发明的又一方面，提供了一种半导体器件，包括：工件；电容器，设置在所述工件的沟槽内，所述电容器包括：底部电极；介电层，设置在所述底部电极上方；和顶部电极，设置在所述介电层上方；以及保护层，设置在所述顶部电极的上方，其中，所述沟槽的宽度、所述底部电极的厚度、所述介电层的厚度、所述顶部电极的厚度和所述保护层的厚度满足等式1或等式2：
等式1：w＜2×（a+b+c）；或
等式2：w＞2×（a+b+c+d）；其中，w是所述沟槽的宽度，a是所述底部电极的厚度，b是所述介电层的厚度，c是所述顶部电极的厚度，以及d是所述保护层的厚度。
在该半导体器件中，所述保护层包括：SiON、SiO2或SixNy。
在该半导体器件中，所述保护层的厚度包括大约20埃或者更小。
在该半导体器件中，所述沟槽的宽度包括大约0.1μm或者更小，以及其中，所述工件内的所述沟槽的深度包括大约1μm或者更小。
在该半导体器件中，在存储器设备、存储器件、软错误率（SER）保护或稳定电路、逻辑电路、模拟电路、滤波器、模数转换器、控制电路、电压调节器、延迟电路、存储增强电路或支持电路中实施所述电容器。
附图说明
为了更好地理解本公开内容及其优点，将结合附图所进行以下描述作为参考，其中：
图1A、图1B和图1C示出了用于电容器的各种沟槽形状的截面图；
图2至图8是根据本公开内容的实施例的处于各个制造阶段的在稍微弯曲沟槽中制造电容器的方法的截面图；
图9示出了在底部形状弯曲的沟槽中实施的实施例的截面图；
图10示出了在沟槽侧壁基本垂直的沟槽中实施的实施例的截面图；
图11和图12示出了沟槽弯曲且在保护层下方的沟槽内形成空隙的实施例的截面图；以及
图13是示出根据本公开内容的实施例的制造半导体器件的电容器的方法的流程图。
除非另有指定，否则不同附图中的对应符号和标号通常是指对应部件。绘制附图以清楚地示出实施例的相关方面，并且不需要按比例绘制。
具体实施方式
以下详细讨论本公开内容的各个实施例的制造和使用。然而，应该理解，本公开内容提供了许多可以在各种具体环境下实现的可应用发明概念。所讨论的特定实施例仅仅是制造和使用本公开内容的具体方式，并不用于限制本公开内容的范围。
本公开内容的实施例涉及半导体器件的制造工艺，更具体地，涉及电容器的形成。将描述新颖的半导体器件及其制造方法。
使用根据实施例的新方法形成半导体器件100的深沟槽电容器130（参见图8）。图1A、图1B和图1C示出了分别用于根据本公开内容的实施例的电容器的各种沟槽104、104′和104″的截面图。图1B和图1B示出了沟槽104和104′分别在工件102的顶面中的开口的下方向外弯曲的实施例。图1C示出了沟槽104″的侧壁在工件102的垂直方向上基本平直的实施例。
首先，参照图1A，为了制造电容器，提供工件102。例如，工件102可以包括包含硅或其他半导体材料的半导体衬底，并且可以被绝缘材料覆盖。工件102还可以包括其他有源部件或电路（未示出）。例如，工件102可以包括单晶硅上方的硅氧化物。工件102可包括其他导电层或其他半导体元件，例如，晶体管、二极管等。作为实例，可以代替硅使用化合物半导体（GaAs、InP、Si/Ge或SiC）。作为实例，工件102可以包括绝缘体上硅（SOI）或绝缘体上锗（GOI）衬底。
使用光刻（例如，通过沉积光刻胶、图案化光刻胶并使用光刻胶作为蚀刻掩模）在工件102中形成多个沟槽104，同时蚀刻掉工件102的顶部，留下图1A所示沟槽104。可以使用其他方法来形成沟槽104。在图1至图12中仅示出了一个沟槽104（以及沟槽104′和104″，在本文进行进一步的描述）；然而，可以横跨工件102的顶面形成多个沟槽104，并且该沟槽的数量取决于半导体器件100的应用。根据许多因素（诸如工件102的晶体结构和/或化学组成、温度或用于形成沟槽104的蚀刻工艺的持续时间），沟槽104可以包括各种形状。
在图1A中，示出了轻微弯曲的沟槽104，该沟槽在接近工件102的顶面的沟槽104的开口处具有宽度w，该宽度w小于沟槽104的下部区域处的宽度w′。宽度w′可以比宽度w大几nm。作为实例，宽度w可以包括大约0.1μm或者更小，并且在一些实施例中可以包括大约0.7μm。例如，沟槽104可以具有深度x，该沟槽垂直地延伸到工件102中大约1μm或者更浅处。作为另一实例，沟槽104的深度x可以包括大约0.6μm。可选地，宽度w和w′以及深度x可以包括其他尺寸。
图1B示出了根据本公开内容的其他实施例的沟槽104′的形状的另一实例。沟槽104′包括瓶状，该瓶状沟槽比图1A所示沟槽104弯曲得更多。工件102的顶面处开口的宽度w以及沟槽104′的深度x可以包括与图1A所述类似的尺寸。例如，沟槽104′可以在下部包括宽度w″，该宽度比沟槽104′的开口的宽度w大几十或几百nm。作为实例，沟槽104′可以在与工件102顶面的距离为y的范围内包括与工件102的顶面下方沟槽104′的开口相同的宽度，其中，y可以包括大约10至50nm。下部沟槽104′的剩余部分包括弯曲形状，该弯曲形状在垂直方向上向工件102中进一步延伸距离z，其可以包括几百nm。如图所示，沟槽104′的弯曲底部可以在截面图中包括圆形或圆环状。可选地，尺寸w″、y和z可以包括其他值。
例如，可以使用包括一个或多个各向异性分量（anisotropic component）的蚀刻工艺来形成图1A和图1B所示的弯曲沟槽104和104′，使得从工件102顶面处的开口下方的沟槽104和104′内部去除工件102材料的一部分，以形成弯曲形状。可选地，可以使用其他方法来形成弯曲沟槽104和104′。
图1C示出了根据实施例的沟槽104″的另一可能形状。沟槽104″的侧壁在工件102内的垂直方向上基本平直。沟槽104″的宽度w和深度x可以包括与图1A所述类似地的尺寸。在一些实施例中，可以使用基本各向同性蚀刻工艺来形成沟槽104″，以形成基本垂直的侧壁，但是可选地，可以使用其他方法来形成沟槽104″。
图2至图8是根据本公开内容的实施例的处于各个制造阶段的在稍微弯曲的沟槽104中制造电容器130的方法的截面图。在如图1A所述的工件102中形成沟槽104之后，如图2所示，在工件102的上方形成底部电极110材料。底部电极110材料加衬里于工件102的顶面以及沟槽104的侧壁和底面。底部电极110材料包括导电材料层，诸如Cu、Al、TiN、TaN、钌、其他导电材料或其组合或多层。在一些实施例中，底部电极110材料可以通过化学汽相沉积（CVD）或其他工艺来形成，并且底部电极110材料的厚度可以包括大约500埃或更小的尺寸。在其他实施例中，底部电极110材料的厚度可以包括大约50至450埃的尺寸。可选地，底部电极110材料可以包括其他材料和尺寸，并且可以使用其他方法来形成。
作为实例，在形成底部电极110材料之后，通过化学机械抛光（CMP）工艺、回蚀工艺或其组合去除工件102顶面上的多余底部电极110材料。结果，如图3所示，形成加衬里于沟槽104的底部电极110。
如图4所示，在工件102的上方形成介电层112。介电层112加衬里于工件102的顶面并且加衬里于沟槽104的侧壁和底面上的底部电极110。作为实例，介电层112可以包括高介电常数（K）电介质膜，诸如Ta2O5、Al2O3、HFO2、（BrSr）TiO3（BST）、（Pb，Zr）TiO3（PZT）、其他多层高K介电材料、氧化物、氮化物等或者其组合或多层。介电层112可以通过CVD技术来形成，并且介电层112的厚度可以包括大约500埃或者更小的尺寸b。在一些实施例中，介电层112的厚度包括大约10至400埃。可选地，介电层112可以包括其他材料和尺寸，并且可以使用其他方法来形成。
接下来，如图5所示，在介电层112的上方形成顶部电极114材料。顶部电极114材料可以包括类似材料，并且可以使用与上面参照底部电极110材料描述的类似沉积方法来形成。在一些实施例中，顶部电极114材料的尺寸c的厚度可以大约与具有底部电极110的尺寸a的厚度相同。可选地，如图5所示，顶部电极114材料的厚度c可以大于底部电极110厚度a。在一些实施例中，顶部电极114材料的厚度可以包括大约50埃至5000埃的尺寸c，但是可选地，顶部电极114材料可以包括其他材料和尺寸，并且可以使用其他方法来形成。如图所示，顶部电极114材料充分填充沟槽104的内部区域。
在形成介电层112和顶部电极114材料之后，如图6所示，在顶部电极114材料的上方形成保护层120。保护层120包括完全覆盖顶部电极114材料的连续材料层。保护层120包括用于在后续处理步骤（诸如用于图案化顶部电极114材料和介电层112来形成电容器的光刻工艺）期间保护下面的材料层（例如，顶部电极114材料、介电层112、底部电极110和工件102）的材料。作为实例保护层可以包括通过CVD形成的SiON、SiO2或SixNy。例如，保护层120的厚度可以包括大约1000埃或者更小的尺寸d，并且在一些实施例中，保护层120的厚度可以包括大约20埃至850埃的尺寸d。在其他实施例中，保护层120的厚度可以为大约20埃或者更大。可选地，保护层120可以包括其他材料和尺寸，并且可以使用其他方法来形成。在一些实施例中，保护层120可以包括材料层，该材料层还用于随后沉积的光刻胶122层（参见图7）的防反射涂层（ARC）材料。
在一些实施例中，通过等离子体增强CVD（PECVD）来形成保护层120。例如，在一些实施例中，可以调整或选择PECVD工艺的参数（诸如气体、比率、功率和/或温度），以实现用于优化保护层120形成的预期等式1、2或5（本文进行进一步的描述）。作为一个实例，保护层120可以包括通过PECVD形成的SiON膜，其中，PECVD使用N2O和SiH4气体和大约5至20之间的流量比范围、大约50至150瓦特的射频（RF）功率以及大约350至500摄氏度的反应温度。例如，在用于保护层120的沉积工艺期间可以调整PECVD工艺的这些参数，以实现预期的覆盖。在其他实施例中，作为一个实例，保护层120可以通过原子层沉积（ALD）来形成。可选地，可以使用其他方法来形成保护层120。
在图2至图8所示实施例中，用于形成保护层120的沉积工艺可以是非共形的。在其他实施例中，用于保护层120形成的沉积工艺可以是共形的，这将在本文进行进一步的描述。
如图7所示，通过在保护层120的上方沉积光刻胶122层来图案化保护层120、顶部电极114材料和介电层112。使用光刻来图案化光刻胶122的层，并且光刻胶122层被用作蚀刻掩模同时蚀刻掉保护层120、顶部电极114材料和介电层112的部分，留下图8所示结构。顶部电极114、介电层112和底部电极110形成设置在沟槽104内以及沟槽104上方的电容器130。
然后，继续半导体器件100的制造工艺。例如，在一些实施例中，可以在工件102内和/或上方（例如，在电容器130的上方或者相对于电容器130横向地）形成其他器件。可以在电容器130和工件102的上方形成一个或多个绝缘层和/或导电材料层。例如，可以在电容器130上方设置的一个或多个绝缘材料层内形成接触件或通孔（未示出），以与底部电极110和/或顶部电极14的电接触。在一些应用中，保护层120可以留在结构中，或者可以在半导体器件100的进一步处理之前去除保护层120。
作为实例，可以在存储器设备、存储器件、软错误率（SER）保护和稳定电路、逻辑电路、模拟电路、滤波器、模数转换器、控制电路、电压调节器、延迟电路、存储增强电路（storage enhancement circuit）或支持电路（support circuit）中实施电容器130。在一些实施例中，例如，可以在动态随机存取存储器（DRAM）单元中利用电容器130。尤其在一些嵌入式DRAM应用中优选本公开内容的实施例，例如，该嵌入式DRAM总是利用具有高纵横比的非常深的沟槽104、104′或104″。可选地，可以在其他应用中使用电容器130。
根据实施例，形成电容器130和形成保护层120包括优化以下至少一种：沟槽104的宽度w、底部电极110的厚度a、介电层112的厚度b、顶部电极114的厚度c和/或保护层120的厚度d，使得保护层120完全覆盖顶部电极114，提供具有改进的阶梯覆盖的连续覆盖。根据实施例，可以改变五个参数w、a、b、c和d中的一个或多个，以优化保护层120的覆盖，例如，可以改变包括宽度w和厚度a、b、c和d的参数的组合以实现保护层132的改进覆盖和阶梯覆盖。
在图2至图8所示的实施例中，保护层120材料沉积工艺是非共形的，并且沟槽104包括非常深且稍微弯曲的沟槽。在这些条件下，根据实施例，等式1可用于通过优化可变w、a、b和c来优化保护层120形成：
等式1：w＜2×（a+b+c）
其中，w是沟槽104的宽度（例如，在工件102的顶面处的沟槽104开口的宽度w），a是底部电极110的厚度，b是介电层112的厚度，以及c是顶部电极114的厚度。如果参数w、a、b或c中的一个或多个固定且不能改变（例如，满足电容器130的操作特性、沉积工艺或光刻限制等），则可以改变其他参数w、a、b或c中的一个或多个，使得满足等式1。作为实例，宽度w以及厚度a、b和c的参数可以迭代改变，或者通过使用电子数据表或算法来改变。
图2至图8所描述的制造工艺还可以用于在其他形状的沟槽中形成电容器130。例如，图9示出了非常深且弯曲的瓶状沟槽104′（诸如图1B所示的沟槽104′），其中，图2至图8所描述的制造工艺可以用于形成电容器的层110、112和114以及保护层120，并且等式1用于通过优化变量w、a、b和c来优化和改善保护层120形成。
根据实施例，使用用于优化结构的其他等式，在其他形状的沟槽中形成电容器130。例如，在图10中，示出了沟槽104″（例如，包括图1C所示的沟槽104″），该沟槽具有在工件102内的垂直方向上基本平直的侧壁。电容器材料叠层包括底部电极110、介电层112和顶部电极114，并且如图2至图8所描述的，在沟槽104″的上方形成保护层120。然而，通过该形状的沟槽104″以及用于保护层120的基本共形的沉积工艺，根据本公开内容的实施例，沟槽104″的宽度w、底部电极110的厚度a、介电层112的厚度b、顶部电极114的厚度c和保护层120的厚度d中的至少一个（例如，一个或多个）可以使用等式2来优化。
等式2：w＞2×（a+b+c+d）
在该实施例中，可以使用等式3和等式4来进一步优化保护层120的厚度：
等式3：d≥d′＞（0.2×d）；以及
等式4：d≥d″＞（0.2×d）；
其中，d′包括顶部电极114材料上方的沟槽104″侧壁上的保护层120的厚度，以及其中，d″包括顶部电极114材料上方的沟槽104″的底面上的保护层120的厚度。
在其他实施例中，如果沟槽104或104′非常深且具有少量弯曲或大量弯曲，并且如果形成保护层120包括非共形沉积工艺，则可以使用等式5来优化沟槽104或104′的宽度、底部电极110的厚度a、介电层112的厚度b、顶部电极114的厚度c和保护层120的厚度d中的至少一个：
等式5：w＜2×（a+b+c+d）
以形成图11和图12所示的结构。由于非共形沉积工艺和/或沟槽104或104′狭窄，可以在保护层120的形成期间在沟槽104或104′的下部形成空隙138。保护层120完全覆盖沟槽104和104′，密封空隙138并保护沟槽104或104′的下部（例如，顶部电极114材料）免受后续处理步骤的影响。保护层120在沟槽104的底部可以更薄，或者如142所示，可以不覆盖沟槽104′的底部。在沟槽104或104′底部上较薄的保护层120或者没有保护层120材料不存在问题，因为保护层120在沟槽104或104′的顶部处接合，以形成在沟槽104或104′上方完整地形成的连续保护层120。
如图所示，轻微的凹槽140（例如，包括几nm的深度）可以任选地形成在沟槽104或104′上方的保护层120中。凹槽140可以忽略并具有低阶梯高度，因此也不存在问题。
在图9、图10、图11和图12中，在顶部电极114材料的上方形成保护层120之后，如参照图8所描述的，图案化保护层120、顶部电极114材料和介电层112，以在沟槽104、104′和104″内形成电容器130。优选地，由于使用本文描述的等式1至等式5来优化保护层120，所以保护层120完全覆盖顶部电极114并且在沟槽104、104′和104″的上方连续。例如，改善顶部电极114上方的保护层120的阶梯覆盖，使得横跨工件102的表面不形成保护层120的顶面的拓扑高度（height of topography）的较大差异，这在一些应用中对于后续处理步骤是有利的。
图13是示出根据本公开内容的实施例的制造半导体器件100的电容器130的方法的流程图150。提供工件102（步骤152）。该方法包括使用本文描述的等式1、等式2或等式5优化以下参数中的一个或多个：沟槽104、104′、104″宽度w、底部电极110厚度a、介电层112厚度b、顶部电极114厚度c和保护层120厚度d，以实现改进的保护层120覆盖（步骤154）。沟槽104、104′或104″形成在工件102中（步骤156），并且底部电极110形成在沟槽104、104′或104″的上方（步骤158）。介电层112形成在底部电极110的上方（步骤160），以及顶部电极114材料形成在介电层112的上方（步骤162）。保护层120形成在顶部电极114的上方（步骤164）。然后，图案化保护层120、顶部电极114材料、介电层112和底部电极110以形成电容器130（步骤166）。
本公开内容的实施例的优点包括提供用于半导体器件100的电容器130的新设计方法、制造工艺和结构，其中，改善了保护层120覆盖。使用本文所描述的新方法获得保护层120更加均匀的阶梯覆盖。由于保护层120的改进覆盖，防止后续制造工艺步骤对电容器130的顶部电极114和介电层112的损伤，从而增加了产量并改善可靠性。例如，光刻胶122的去除可以包括等离子体剥离工艺，如果不存在具有本文所述的改进覆盖的保护层120，则该工艺可以穿透顶部电极114并损伤介电层112的高k介电材料。
根据本公开内容的一个实施例，制造半导体器件的方法包括：在工件的沟槽内形成电容器，电容器包括底部电极、设置在底部电极上方的介电层和设置在介电层上方的顶部电极。保护层形成在电容器的上方。形成电容器和形成保护层包括：优化沟槽的宽度、底部电极的厚度、介电层的厚度、顶部电极的厚度和保护层的厚度中的至少一个，使得保护层完全覆盖顶部电极。沟槽的宽度、底部电极的厚度、介电层的厚度、顶部电极的厚度和/或保护层的厚度中的至少一个的优化包括使用等式1或等式2：
等式1：w＜2×（a+b+c）；或
等式2：w＞2×（a+b+c+d）；
其中，w是沟槽的宽度，a是底部电极的厚度，b是介电层的厚度，c是顶部电极的厚度，以及d是保护层的厚度。
根据另一实施例，制造半导体器件的方法包括：提供工件；在工件中形成沟槽；以及在沟槽的上方形成底部电极。该方法包括：在底部电极的上方形成介电层；在介电层的上方形成顶部电极；以及在顶部电极的上方形成保护层。电容器包括顶部电极、介电层和底部电极。使用等式1、等式2或等式5，优化沟槽的宽度、底部电极的厚度、介电层的厚度、顶部电极的厚度和保护层的厚度中的至少一个，使得保护层完全覆盖顶部电极：
等式1：w＜2×（a+b+c）；
等式2：w＞2×（a+b+c+d）；或
等式5：w＜2×（a+b+c+d）；
其中，w是沟槽的宽度，a是底部电极的厚度，b是介电层的厚度，c是顶部电极的厚度，以及d是保护层的厚度。
根据又一实施例，半导体器件包括：工件；电容器，设置在工件的沟槽内。电容器包括底部电极、设置在底部电极上方的介电层和设置在介电层上方的顶部电极。保护层设置在顶部电极的上方。沟槽的宽度、底部电极的厚度、介电层的厚度、顶部电极的厚度和保护层的厚度满足等式1或等式2：
等式1：w＜2×（a+b+c）；或
等式2：w＞2×（a+b+c+d）；
其中，w是沟槽的宽度，a是底部电极的厚度，b是介电层的厚度，c是顶部电极的厚度，以及d是保护层的厚度。
尽管详细描述了本公开内容的实施例及其优点，但应该理解，在不背离由所附权利要求限定的公开内容的精神和范围的情况下，可以进行各种改变、替换和变化。例如，本领域技术人员应该容易理解，本文所述的部件、功能、工艺、以及材料中的多个可以进行变化，同时保持在本公开内容的范围内。此外，本申请的范围不限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。本领域的技术人员应该容易地从本发明的公开内容中理解，可以根据公开内容利用现有或稍后开发的执行与本文所描述对应实施例基本相同的功能或实现基本相同的结果的工艺、机器、制造、材料组分、装置、方法和步骤。因此，所附权利要求用于在它们的范围内包括这些工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在工件中的沟槽内形成电容器，所述电容器包括：底部电极；介电层，设置在所述底部电极上方；和顶部电极，设置在所述介电层上方；以及
在所述电容器的上方形成保护层，其中，形成所述电容器和形成所述保护层包括优化所述沟槽的宽度、所述底部电极的厚度、所述介电层的厚度、所述顶部电极的厚度和所述保护层的厚度中的至少一个，使得所述保护层完全覆盖所述顶部电极，其中，优化包括使用等式1或等式2：
等式1：w＜2×（a+b+c）；或
等式2：w＞2×（a+b+c+d）；
其中，w是所述沟槽的宽度，a是所述底部电极的厚度，b是所述介电层的厚度，c是所述顶部电极的厚度，以及d是所述保护层的厚度。
2.根据权利要求1所述的方法，其中，使用等式1优化所述沟槽的宽度、所述底部电极的厚度、所述介电层的厚度和所述顶部电极的厚度中的至少一个。
3.根据权利要求2所述的方法，其中，所述顶部电极充分填充所述沟槽的内部区域。
4.根据权利要求2所述的方法，其中，所述沟槽在所述工件的顶面中的开口的下方的位置处向外弯曲。
5.根据权利要求2所述的方法，其中，形成所述保护层包括非共形沉积工艺。
6.根据权利要求1所述的方法，其中，使用等式2优化所述沟槽的宽度、所述底部电极的厚度、所述介电层的厚度、所述顶部电极的厚度和所述保护层的厚度中的至少一个。
7.根据权利要求6所述的方法，还包括：使用等式3和等式4优化所述保护层的厚度：
等式3：d≥d′＞（0.2×d）；以及
等式4：d≥d″＞（0.2×d）；
其中，d′包括所述顶部电极上方的所述沟槽的侧壁上的所述保护层的厚度，以及其中，d″包括所述顶部电极上方的所述沟槽的底面上的所述保护层的厚度。
8.根据权利要求6所述的方法，其中，所述沟槽的侧壁在所述工件内的垂直方向上基本平直。
9.一种制造半导体器件的方法，所述方法包括：
提供工件；
在所述工件中形成沟槽；
在所述沟槽的上方形成底部电极；
在所述底部电极的上方形成介电层；
在所述介电层的上方形成顶部电极；以及
在所述顶部电极的上方形成保护层，其中，电容器包括所述顶部电极、所述介电层和所述底部电极，以及其中，使用等式1、等式2或等式5，优化所述沟槽的宽度、所述底部电极的厚度、所述介电层的厚度、所述顶部电极的厚度和所述保护层的厚度中的至少一个，使得所述保护层完全覆盖所述顶部电极：
等式1：w＜2×（a+b+c）；
等式2：w＞2×（a+b+c+d）；或
等式5：w＜2×（a+b+c+d）；
其中，w是所述沟槽的宽度，a是所述底部电极的厚度，b是所述介电层的厚度，c是所述顶部电极的厚度，以及d是所述保护层的厚度。
10.一种半导体器件，包括：
工件；
电容器，设置在所述工件的沟槽内，所述电容器包括：底部电极；介电层，设置在所述底部电极上方；和顶部电极，设置在所述介电层上方；以及
保护层，设置在所述顶部电极的上方，其中，所述沟槽的宽度、所述底部电极的厚度、所述介电层的厚度、所述顶部电极的厚度和所述保护层的厚度满足等式1或等式2：
等式1：w＜2×（a+b+c）；或
等式2：w＞2×（a+b+c+d）；
其中，w是所述沟槽的宽度，a是所述底部电极的厚度，b是所述介电层的厚度，c是所述顶部电极的厚度，以及d是所述保护层的厚度。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230009279A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with capacitor and method for forming the same
CN117238840A (zh) * 2023-11-14 2023-12-15 合肥晶合集成电路股份有限公司 背照式图像传感器及制备方法、深沟槽隔离结构制备方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497436B2 (en) * 2017-11-27 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication thereof
US11088239B2 (en) * 2018-11-30 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Cap structure for trench capacitors
US20200411635A1 (en) * 2019-06-28 2020-12-31 Intel Corporation Air gaps and capacitors in dielectric layers
US11658069B2 (en) * 2020-03-26 2023-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a semiconductor device having an interconnect structure over a substrate
DE102020124131B4 (de) * 2020-03-26 2025-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US20230352394A1 (en) * 2022-04-28 2023-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packaging structure and method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6833578B1 (en) * 2003-12-11 2004-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure improving isolation between memory cell passing gate and capacitor
US20060138516A1 (en) * 2004-12-27 2006-06-29 Samsung Electronics Co., Ltd. Method of forming DRAM device having capacitor and DRAM device so formed
CN101026165A (zh) * 2006-02-24 2007-08-29 台湾积体电路制造股份有限公司 存储器元件及其形成方法
US20070210365A1 (en) * 2006-03-09 2007-09-13 Elpida Memory, Inc. Semiconductor device and method for manufacturing the same
CN101399222A (zh) * 2007-09-24 2009-04-01 台湾积体电路制造股份有限公司 具有空气间隙的半导体元件的制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7195970B2 (en) 2004-03-26 2007-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal capacitors
JP2007005639A (ja) * 2005-06-24 2007-01-11 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7745865B2 (en) 2005-07-20 2010-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Devices and methods for preventing capacitor leakage
US7666737B2 (en) 2006-12-18 2010-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a metal-insulator-metal capacitor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6833578B1 (en) * 2003-12-11 2004-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure improving isolation between memory cell passing gate and capacitor
US20060138516A1 (en) * 2004-12-27 2006-06-29 Samsung Electronics Co., Ltd. Method of forming DRAM device having capacitor and DRAM device so formed
CN101026165A (zh) * 2006-02-24 2007-08-29 台湾积体电路制造股份有限公司 存储器元件及其形成方法
US20070210365A1 (en) * 2006-03-09 2007-09-13 Elpida Memory, Inc. Semiconductor device and method for manufacturing the same
CN101399222A (zh) * 2007-09-24 2009-04-01 台湾积体电路制造股份有限公司 具有空气间隙的半导体元件的制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230009279A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with capacitor and method for forming the same
CN117238840A (zh) * 2023-11-14 2023-12-15 合肥晶合集成电路股份有限公司 背照式图像传感器及制备方法、深沟槽隔离结构制备方法
CN117238840B (zh) * 2023-11-14 2024-02-27 合肥晶合集成电路股份有限公司 背照式图像传感器及制备方法、深沟槽隔离结构制备方法

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