CN103208510B - 半导体装置及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体装置，其包括：多个第一外延层、一第二外延层以及一栅极结构。第一外延层叠置于一基底上，且具有一第一导电类型。每一第一外延层内具有至少一第一掺杂区及与其相邻的至少一第二掺杂区，第一掺杂区具有一第二导电类型，且第二掺杂区具有第一导电类型。第二外延层设置于第一外延层上，且具有第一导电类型。第二外延层内具有一沟槽，且一第三掺杂区邻近于沟槽的一侧壁，且具有第二导电类型。栅极结构设置于第二掺杂区上方的第二外延层上。本发明亦揭示一种半导体装置的制造方法。根据本发明实施例的半导体装置及其制造方法，能够避免导通电阻的增加，并可简化工艺及降低制造成本。

Description

半导体装置及其制造方法

技术领域

本发明涉及一种半导体装置，特别是有关于一种具有超接面(superjunction)结构的半导体装置及其制造方法。

背景技术

图1绘示出现有的N型垂直式扩散金属氧化物半场效晶体管(verticaldouble-diffused MOSFET，VDMOSFET)剖面示意图。N型垂直式扩散金属氧化物半场效晶体管10包括：一半导体基底及位于其上的一栅极结构。半导体基底内具有一N型外延(epitaxy)漂移(drift region)区100及位于其上方的P型基体(base)区102而形成P-N接面。再者，N型外延漂移区100下方具有一漏极区106，其连接至一漏极电极114。P型基体区102内具有一源极区104，其连接至一源极电极112。栅极结构由一栅极介电层108及位于其上的栅极电极110所构成。

为了提升N型垂直式扩散金属氧化物半场效晶体管10中P-N接面的耐压(withstand voltage)，必须降低N型外延漂移区100的掺杂浓度及/或提升其厚度。然而，以上述方式来提升P-N接面的耐压时，同时也会增加N型垂直式扩散金属氧化物半场效晶体管10的导通电阻(Ron)。亦即，导通电阻会受到N型外延漂移区的掺杂浓度与厚度的限制。

具有超接面(Super-junction)结构的垂直式扩散金属氧化物半场效晶体管可以提高N型外延漂移区的掺质浓度，进而提升P-N接面的耐压，同时能够避免导通电阻的增加。然而，由于现行的超接面结构需进行多次外延成长，且外延成长的次数取决于P-N接面的耐压大小，因此，上述超接面结构的制做会有工艺繁复以及制造成本高等缺点。

因此，有必要寻求一种具有超接面结构的半导体装置，其能够改善或解决上述问题。

发明内容

本发明一实施例提供一种半导体装置，包括：多个第一外延层，叠置于一基底上，且第一外延层及基底具有一第一导电类型，其中每一第一外延层内具有至少一第一掺杂区及与其相邻的至少一第二掺杂区，第一掺杂区具有一第二导电类型，且第二掺杂区具有第一导电类型；一第二外延层，设置于第一外延层上，且具有第一导电类型，其中第二外延层内具有一沟槽，露出下方的第一掺杂区；一第三掺杂区，邻近于沟槽的一侧壁，且具有第二导电类型，其中第二外延层与第一、第二、及第三掺杂区的掺杂浓度大于第一外延层的掺杂浓度；以及一栅极结构，设置于第二掺杂区上方的第二外延层上。

本发明另一实施例提供一种半导体装置的制造方法，包括：在一基底上形成叠置的多个第一外延层，且在每一第一外延层内形成至少一第一掺杂区及与其相邻的至少一第二掺杂区，其中第一外延层、基底及第二掺杂区具有一第一导电类型，且第一掺杂区具有一第二导电类型；在第一外延层上形成一第二外延层，其具有第一导电类型；在第二外延层内形成一沟槽，以露出下方的第一掺杂区；在沟槽的一侧壁上形成一第三掺杂区，其具有第二导电类型，其中第二外延层与第一、第二、及第三掺杂区的掺杂浓度大于每一第一外延层的掺杂浓度；以及在第二掺杂区上方的第二外延层上形成一栅极结构。

根据本发明实施例的半导体装置及制造方法，能够避免导通电阻的增加，并可简化工艺及降低制造成本。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1绘示出现有的N型垂直式扩散金属氧化物半场效晶体管剖面示意图。

图2A至图2G绘示出根据本发明一实施例的半导体装置的制造方法剖面示意图。

图3A至图3C绘示出根据本发明另一实施例的半导体装置的制造方法剖面示意图。

图4A至图4C绘示出根据本发明另一实施例的半导体装置的制造方法剖面示意图。

图5A至图5C绘示出根据本发明另一实施例的半导体装置的制造方法剖面示意图。

附图标号：

现有技术：

10～N型垂直式扩散金属氧化物半场效晶体管；

100～N型外延漂移区；

102～P型基体区；

104～源极区；

106～漏极区；

108～栅极电极层；

110～栅极电极；

112～源极电极；

114～漏极电极。

实施例：

20、20’、20”、20”’～半导体装置；

200～基底；

200a～第四掺杂区；

200b～第五掺杂区；

201、203、408～掺杂工艺；

201a～第六掺杂区；

203a～第七掺杂区；

204～第一外延层；

204a～第一掺杂区；

204b～第二掺杂区；

206～第二外延层；

206a～沟槽；

208～硬掩膜；

208a～开口；

210～绝缘衬垫层；

212、212’、212”、212”’～第三掺杂区；

308～掺杂层；

310～介电材料层；

228～栅极介电层；

230～栅极电极；

232～井区；

234～源极区；

A～主动区；

B～界面。

具体实施方式

以下说明本发明实施例的半导体装置及其制造方法。然而，可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。

请参照图2G，其绘示出根据本发明一实施例的半导体装置剖面示意图。本发明实施例的半导体装置20包括具有超接面结构的垂直式扩散金属氧化物半场效晶体管(VDMOSFET)。在本实施例中，半导体装置20包括：多个第一外延层204、一第二外延层206及至少一栅极结构。第一外延层204叠置于一基底200上，且每一第一外延层204及基底200具有一第一导电类型。如图2G所示，基底200可包括一主动区(active region)A和围绕主动区A的一终端(termination)区(未绘示)。在一实施例中，主动区A提供半导体元件形成于其上，而终端区做为不同半导体装置之间的绝缘。

每一第一外延层204内具有多个第一掺杂区204a及与第一掺杂区204a交替排列的多个第二掺杂区204b，使每一第二掺杂区204b与至少一第一掺杂区204a相邻，或者每一第一掺杂区204a与至少一第二掺杂区204b相邻。此处，为了简化图式，仅绘示出一第二掺杂区204b及与其相邻的二个第一掺杂区204a。再者，第一掺杂区204a具有不同于第一导电类型的一第二导电类型，而第二掺杂区204b具有第一导电类型。

第二外延层206设置于叠置的第一外延层204上，且具有第一导电类型。第二外延层206内具有多个沟槽206a，且每一沟槽206a对应于下方的每一第一掺杂区204a，且每一沟槽206a的底部露出对应的第一掺杂区204a。再者，多个第三掺杂区212对应于沟槽206a，且每一第三掺杂区212邻近于对应的沟槽206a的一侧壁。在本实施例中，第三掺杂区212位于对应的沟槽206a内，且包括一外延层或一多晶硅层。再者，第二外延层206与第一掺杂区204a、第二掺杂区204b及第三掺杂区212的掺杂浓度大于每一第一外延层204的掺杂浓度。

在本实施例中，基底200具有一第四掺杂区200a及位于其上的一第五掺杂区200b，其中第四杂区200a与第五掺杂区200b之间具有一界面B。在一实施例中，第四掺杂区200a可由一半导体材料所构成，而第五掺杂区200b则由外延层所构成。在另一实施例中，具有不同掺杂浓度的第四掺杂区200a及第五掺杂区200b形成于同一半导体材料所构成的基底200内。

在本实施例中，第四掺杂区200a与第五掺杂区200b具有第一导电类型，且第四掺杂区200a可为一重掺杂区，而第五掺杂区200b可为一轻掺杂区。再者，第五掺杂区200b内具有多个第六掺杂区201a及与第六掺杂区201a交替排列的多个第七掺杂区203a，使每一第七掺杂区203a与至少一第六掺杂区201a相邻，或者每一第六掺杂区201a与至少一第七掺杂区203a相邻。此处，为了简化图式，仅绘示出一第七掺杂区203a及与其相邻的二个第六掺杂区201a。

在本实施例中，第六掺杂区201a对应于第一掺杂区204a且第七掺杂区203a对应于第二掺杂区204b。再者，第一外延层204的掺杂浓度可大体相同于第五掺杂区200b，而第二外延层206与第一掺杂区204a、第二掺杂区204b、第三掺杂区212、第六掺杂区201a及第七掺杂区203a的掺杂浓度大于第五掺杂区200b的掺杂浓度，且小于第四掺杂区200a的掺杂浓度。

在本实施例中，第一导电类型为N型，且第二导电类型为P型。然而，在其他实施例中，第一导电类型也可为P型，且第二导电类型为N型。因此，具有第一导电类型的第二掺杂区204b及第七掺杂区203a与具有第二导电类型的第一掺杂区204a及第六掺杂区201a在第五掺杂区200b内及第一外延层204内形成超接面结构。同样地，具有第一导电类型的第二外延层206与具有第二导电类型的第三掺杂区212亦形成超接面结构。

一栅极结构设置于第二外延层206上且对应于每一第一外延层204内的第二掺杂区204b，包括一栅极介电层228及位于其上的栅极电极230。再者，具有第二导电类型的一井区232形成于每一第三掺杂区212的上半部，并延伸于沟槽206a外侧的第二外延层206内。具有第一导电类型的源极区234形成于栅极结构两侧每一井区232内，而与栅极结构及第四掺杂区(作为漏极区)200a构成一垂直式扩散金属氧化物半场效晶体管。

请参照图3C，其绘示出根据本发明另一实施例的半导体装置剖面示意图，其中相同于图2G的部件使用相同的标号并省略其说明。在本实施例中，半导体装置20’相似于图2G中所示的半导体装置20，不同之处在于每一第三掺杂区212’，例如外延层，顺应性设置于对应的沟槽206a的的侧壁及底部。再者，一介电材料层310设置于沟槽206a内，以填满沟槽206a。在本实施例中，介电材料层310可包括氧化硅或未掺杂的多晶硅。再者，在本实施例中，井区232形成于每一第三掺杂区212’的上半部外侧的第二外延层206内。具有第一导电类型的源极区234形成于栅极结构两侧每一井区232内，而与栅极结构及第一掺杂区(作为漏极区)200a构成一垂直式扩散金属氧化物半场效晶体管。第三掺杂区212‘可通过外延成长工艺而形成。

请参照图4C，其绘示出根据本发明另一实施例的半导体装置剖面示意图，其中相同于图2G的部件使用相同的标号并省略其说明。在本实施例中，半导体装置20”相似于图2G中所示的半导体装置20，不同之处在于每一第三掺杂区212”位于邻近每一沟槽206a的侧壁的第二外延层206内。再者，每一沟槽206a内包括一介电材料层310及位于介电材料层310与第二外延层206之间的一掺杂层308。在本实施例中，介电材料层310可包括氧化硅或未掺杂的多晶硅。再者，第三掺杂区212”可通过对掺杂层308进行趋入扩散(drive in)工艺而形成。

在本实施例中，井区232形成于每一第三掺杂区212”的上半部，并延伸于沟槽206a外侧的第二外延层206内。具有第一导电类型的源极区234形成于栅极结构两侧每一井区232内，而与栅极结构及第一掺杂区(作为漏极区)200a构成一垂直式扩散金属氧化物半场效晶体管。

请参照图5C，其绘示出根据本发明又另一实施例的半导体装置剖面示意图，其中相同于图4C的部件使用相同的标号并省略其说明。在本实施例中，半导体装置20”’相似于图4C中所示的半导体装置20”，不同之处在于每一第三掺杂区212”’可通过对沟槽进行汽相掺杂(vapor phase doping)或离子注入(ion implantation)工艺而形成。

图2A至图2G绘示出根据本发明一实施例的半导体装置20的制造方法剖面示意图。请参照图2A，提供一基底200，其具有一第四掺杂区200a及位于其上的一第五掺杂区200b，其中第四掺杂区200a与第五掺杂区200b之间具有一界面B，且第四掺杂区200a与第五掺杂区200b具有第一导电类型。基底200可包括一主动区A和围绕主动区A的一终端区(未绘示)。在一实施例中，第四掺杂区200a可由一掺杂的半导体材料所构成，而第五掺杂区200b则通过外延成长，在掺杂的半导体材料(即，第四掺杂区200a)上形成一掺杂的外延层而构成。在另一实施例中，可对由一半导体材料所构成的基底200进行不同的掺杂工艺，以在其内形成具有不同掺杂浓度的第四掺杂区200a及第五掺杂区200b，其中用于形成第四掺杂区200a的掺杂工艺可于后续形成晶体管结构之后进行。在本实施例中，第四掺杂区200a与第五掺杂区200b具有一第一导电类型，且第四掺杂区200a可为一重掺杂区，而第五掺杂区200b可为一轻掺杂区。

接着，进行一掺杂工艺201，例如离子注入工艺，以在主动区A的第五掺杂区200b内形成具有第二导电类型的多个第六掺杂区201a，其中第六掺杂区201a的掺杂浓度大于第五掺杂区200b的掺杂浓度，且小于第四掺杂区200a的掺杂浓度。

请参照图2B，进行一掺杂工艺203，例如离子注入工艺，以在主动区A的第五掺杂区200b内形成具有第一导电类型的多个第七掺杂区203a，其中第七掺杂区203a与第六掺杂区201a交替排列。此处，为了简化图式，仅绘示出一第七掺杂区203a及与其相邻的二个第六掺杂区201a。第七掺杂区203a的掺杂浓度大于第五掺杂区200b的掺杂浓度，且小于第四掺杂区200a的掺杂浓度。然而，需注意的是在其他实施例中，可在进行掺杂工艺201之前，进行掺杂工艺203。

请参照图2C，在基底200上形成叠置的多个第一外延层204，且在每一第一外延层204内形成多个第一掺杂区204a及多个第二掺杂区204b。在本实施例中，第一外延层204具有第一导电类型且具有一掺杂浓度大体上相同于第五掺杂区200b。再者，第一掺杂区204a与第二掺杂区204b交替排列，且分别对应于下方的第六掺杂区201a及第七掺杂区203a。此处，为了简化图式，仅绘示出与二个第一掺杂区204a相邻的一第二掺杂区204b。第一掺杂区204a具有第二导电类型，而第二掺杂区204b具有第一导电类型。再者，第一掺杂区204a及第二掺杂区204b的制做可相似或相同于第六掺杂区201a及第七掺杂区203a的制作，使第一掺杂区204a及第二掺杂区204b的掺杂浓度大于第五掺杂区200b的掺杂浓度，且小于第四掺杂区200a的掺杂浓度。需注意的是可依据设计需求来调整第一外延层204的数量，而不局限于二层(如图2C所示)。

请参照图2D，可通过外延成长，在最上层的第一外延层204上形成具有第一导电类型的一第二外延层206，其具有一掺杂浓度大于第五掺杂区200b的掺杂浓度，且小于第四掺杂区200a的掺杂浓度。可通过化学气相沉积(chemical vapor deposition，CVD)，在主动区A的第二外延层206上方形成一硬掩膜(hard mask，HM)208，接着进行光刻工艺及刻蚀工艺，以在硬掩膜202内形成对应第一掺杂区204a的多个开口208a。

请参照图2E，进行一非等向性刻蚀工艺，以在开口208a下方的第二外延层206内形成多个沟槽206a。在本实施例中，沟槽206a露出下方的第一掺杂区204a。接着，可在移除硬掩膜208之后，通过CVD或热氧化法，在每一沟槽206a的侧壁和底部顺应性形成一绝缘衬垫层(insulating liner)210，例如氧化衬垫层，其可降低第二外延层206内的应力，且可做为后续掺杂工艺的屏蔽氧化层(pre-implant oxide)，以降低通道效应。

请参照图2F，在移除绝缘衬垫层210之后，可在每一沟槽206a的侧壁上形成具有第二导电类型的第三掺杂区212。在一实施例中，可通过外延成长，在第二外延层206上方及每一沟槽206a内形成具有一第二导电类型的外延层。之后，再通过研磨工艺，例如化学机械研磨(chemical mechanical polishing，CMP)，移除第二外延层206上方的外延层。在另一实施例中，可通过现有沉积工艺，例如CVD，在第二外延层206上方及每一沟槽206a内形成具有一第二导电类型的多晶硅层。之后，再通过研磨工艺，例如CMP，移除第二外延层206上方的多晶硅层。

在本实施例中，第二外延层206与第一掺杂区204a、第二掺杂区204b及第三掺杂区212的掺杂浓度大于每一第一外延层204的掺杂浓度。再者，第二外延层206与第一掺杂区204a、第二掺杂区204b、第三掺杂区212、第六掺杂区201a及第七掺杂区203a的掺杂浓度大于第五掺杂区的掺杂浓度200b，且小于第四掺杂区200a的掺杂浓度。

在本实施例中，第一导电类型为N型，且第二导电类型为P型。然而，在其他实施例中，第一导电类型也可为P型，且第二导电类型为N型。因此，具有第二导电类型的第二掺杂区204b及第七掺杂区203a与具有第一导电类型的第一掺杂区204a及第六掺杂区201a在第五掺杂区200b内及第一外延层204内形成超接面结构。同样地，具有第二导电类型的第二外延层206与具有第一导电类型的第三掺杂区212亦形成超接面结构。

请参照图2G，可通过现有MOS工艺，在第二外延层206上形成多个栅极结构，且每一栅极结构位于第一外延层204内的第二掺杂区204b上方。每一栅极结构包括一栅极介电层228及位于其上的栅极电极230。再者，可在第三掺杂区212的上半部形成具有第二导电类型的一井区232，并延伸于第三掺杂区212外侧的第二外延层206内。在栅极结构两侧每一井区232内形成具有第一导电类型的源极区234，而完成半导体装置20的制做，其中源极区234、栅极结构及第一掺杂区(作为漏极区)200a构成一垂直式扩散金属氧化物半场效晶体管。

图3A至图3C绘示出根据本发明另一实施例的半导体装置的制造方法剖面示意图，其中相同于图2A至图2G的部件使用相同的标号并省略其说明。请参照图3A，进行如图2A至图2E的工艺步骤，以形成如图2E所示的结构。接着，在去除绝缘衬垫层210之后，可通过外延成长，在每一沟槽206a的侧壁及底部顺应性形成一第三掺杂区212’，例如一外延层，其具有第二导电类型。

请参照图3B，在每一沟槽206a内填入一介电材料层310。举例来说，可通过化学气相沉积(CVD)工艺，在第二外延层206上及每一沟槽206a内形成一介电材料层310，例如氧化硅或未掺杂的多晶硅，使沟槽206a内的第三掺杂区212’位于介电材料层310与第二外延层206之间。之后，以化学机械研磨(CMP)工艺移除第二外延层206上的介电材料层310，使沟槽206a内的第三掺杂区212’位于介电材料层310与第二外延层206之间。

请参照图3C，可通过现有MOS工艺，在第一外延层204的第二掺杂区204b上方的第二外延层206上形成一栅极结构，其包括一栅极介电层228及位于其上的栅极电极230。再者，可在每一第三掺杂区212’的上半部外侧的第二外延层206内形成具有第二导电类型的一井区232。在栅极结构两侧每一井区232内形成具有第一导电类型的源极区234，而完成半导体装置20’的制做，其中源极区234、栅极结构及第五掺杂区(作为漏极区)200a构成一垂直式扩散金属氧化物半场效晶体管。

图4A至图4C绘示出根据本发明另一实施例的半导体装置的制造方法剖面示意图，其中相同于图2A至图2G的部件使用相同的标号并省略其说明。请参照图4A，进行如图2A至图2E的工艺步骤，以形成如图2E所示的结构。接着，在去除绝缘衬垫层210之后，在每一沟槽206a的侧壁上形成一掺杂层308，例如掺杂的硅玻璃，其具有第二导电类型。之后，对掺杂层308进行驱入扩散，以在沟槽206a外侧的第二外延层206内形成第三掺杂区212”。

请参照图4B，在每一沟槽206a内填入一介电材料层310。举例来说，可通过化学气相沉积(CVD)工艺，在第二外延层206上及每一沟槽206a内形成一介电材料层310，例如氧化硅或未掺杂的多晶硅，使沟槽206a内的掺杂层308位于介电材料层310与第二外延层206之间。之后，以化学机械研磨(CMP)工艺移除第二外延层206上的介电材料层310。

请参照图4C，可通过现有MOS工艺，在第一外延层204的第二掺杂区204b上方的第二外延层206上形成一栅极结构，其包括一栅极介电层228及位于其上的栅极电极230。再者，可在每一第三掺杂区212”的上半部形成具有第二导电类型的一井区232，并延伸于第三掺杂区212”外侧的第二外延层206内。在栅极结构两侧每一井区232内形成具有第一导电类型的源极区234，而完成半导体装置20”的制做，其中源极区234、栅极结构及第五掺杂区(作为漏极区)200a构成一垂直式扩散金属氧化物半场效晶体管。

图5A至图5C绘示出根据本发明另一实施例的半导体装置的制造方法剖面示意图，其中相同于图2A至图2G及图4A至图4C的部件使用相同的标号并省略其说明。请参照图5A，进行如图2A至图2E的工艺步骤，以形成如图2E所示的结构。接着，在去除绝缘衬垫层210之后，对每一沟槽206a的侧壁进行一掺杂工艺408，例如汽相掺杂或离子注入，以在邻近沟槽206a的侧壁的第二外延层206内形成第三掺杂区212”’。

之后，进行如图4B至图4C所述的工艺步骤，以在每一沟槽206a内填入一介电材料层310(如图5B所示)，且在第一外延层204的第二掺杂区204b上方的第二外延层206上形成一栅极结构(其包括一栅极介电层228及位于其上的栅极电极230)。再者，在每一第三掺杂区212”’的上半部形成具有第二导电类型的一井区232，并延伸于第三掺杂区21’2”外侧的第二外延层206内。在栅极结构两侧每一井区232内形成具有第一导电类型的源极区234，而完成半导体装置20”’的制做，如图5C所示。源极区234、栅极结构及第五掺杂区(作为漏极区)200a构成一垂直式扩散金属氧化物半场效晶体管。

根据上述实施例，由于可通过控制第一掺杂区204a、第二掺杂区204b、第六掺杂区201a及第七掺杂区203a所构成的超接面结构中N型区域和P型区域的掺杂浓度来达到电荷平衡(charge balance)，因此上述超接面结构可形成于轻掺杂区(即，第一外延层204及第五掺杂区200b)内，进而提升垂直式扩散金属氧化物半场效晶体管中P-N接面的耐压，同时能够避免导通电阻的增加。

再者，根据上述实施例，由于可在第一外延层204上的第二外延层206内形成额外的超接面结构，因此可减少第一外延层204的层数，因此可简化工艺及降低制造成本。

另外，根据上述实施例，由于第一外延层204内具有超接面结构，因此无需增加第二外延层206内的沟槽深度便可进一步提升P-N接面的耐压，而不会因刻蚀深沟槽而增加工艺困难度。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。

Claims (28)

1.一种半导体装置，其特征在于，包括：

多个第一外延层，叠置于一基底上，且所述第一外延层及所述基底具有一第一导电类型，其中每一第一外延层内具有至少一第一掺杂区及与其相邻的至少一第二掺杂区，所述第一掺杂区具有一第二导电类型，且所述第二掺杂区具有所述第一导电类型；

一第二外延层，设置于所述第一外延层上，且具有所述第一导电类型，其中所述第二外延层内具有一沟槽，露出下方的所述第一掺杂区；

一第三掺杂区，邻近于所述沟槽的一侧壁，且具有所述第二导电类型，其中所述第二外延层与所述第一、所述第二、及所述第三掺杂区的掺杂浓度大于每一第一外延层的掺杂浓度；以及

一栅极结构，设置于所述第二掺杂区上方的所述第二外延层上。

2.如权利要求1所述的半导体装置，其特征在于，所述基底具有一第四掺杂区及位于其上的一第五掺杂区，且所述第五掺杂区内具有至少一第六掺杂区对应于所述第一掺杂区及至少一第七掺杂区相邻于所述第六掺杂区且对应于所述第二掺杂区，且其中所述第四、所述第五及所述第七掺杂区具有所述第一导电类型，且所述第六掺杂区具有所述第二导电类型。

3.如权利要求2所述的半导体装置，其特征在于，所述第二外延层与所述第一、所述第二、所述第三、所述第六及所述第七掺杂区的掺杂浓度大于所述第五掺杂区的掺杂浓度，且小于所述第四掺杂区的掺杂浓度。

4.如权利要求2所述的半导体装置，其特征在于，所述第五掺杂区包括一外延层。

5.如权利要求1所述的半导体装置，其特征在于，所述第一导电类型为N型，且所述第二导电类型为P型。

6.如权利要求1所述的半导体装置，其特征在于，所述第三掺杂区位于所述沟槽内。

7.如权利要求6所述的半导体装置，其特征在于，所述第三掺杂区包括一外延层或一多晶硅层。

8.如权利要求6所述的半导体装置，其特征在于，所述第三掺杂区包括一外延层且顺应性设置于所述沟槽的一侧壁及一底部上。

9.如权利要求8所述的半导体装置，其特征在于，更包括一介电材料层，设置于所述沟槽内。

10.如权利要求9所述的半导体装置，其特征在于，所述介电材料层包括氧化硅或未掺杂的多晶硅。

11.如权利要求1所述的半导体装置，其特征在于，所述第三掺杂区位于所述第二外延层内。

12.如权利要求11所述的半导体装置，其特征在于，更包括一介电材料层，设置于所述沟槽内。

13.如权利要求12所述的半导体装置，其特征在于，所述介电材料层包括氧化硅或未掺杂的多晶硅。

14.如权利要求12所述的半导体装置，其特征在于，更包括一掺杂层，设置于所述沟槽内，且位于所述介电材料层与所述第二外延层之间。

15.一种半导体装置的制造方法，其特征在于，包括：

在一基底上形成叠置的多个第一外延层且在每一第一外延层内形成至少一第一掺杂区及与其相邻的至少一第二掺杂区，其中所述第一外延层、所述基底及所述第二掺杂区具有一第一导电类型，且所述第一掺杂区具有一第二导电类型；

在所述第一外延层上形成一第二外延层，其具有所述第一导电类型；

在所述第二外延层内形成一沟槽，以露出下方的所述第一掺杂区；

在所述沟槽的一侧壁上形成一第三掺杂区，其具有所述第二导电类型，其中所述第二外延层与所述第一、所述第二、及所述第三掺杂区的掺杂浓度大于每一第一外延层的掺杂浓度；以及

在所述第二掺杂区上方的所述第二外延层上形成一栅极结构。

16.如权利要求15所述的半导体装置的制造方法，其特征在于，所述基底具有一第四掺杂区及位于其上的一第五掺杂区，且所述第五掺杂区内具有至少一第六掺杂区对应于所述第一掺杂区及至少一第七掺杂区相邻于所述第六掺杂区且对应于所述第二掺杂区，且其中所述第四、所述第五及所述第七掺杂区具有所述第一导电类型，且所述第六掺杂区具有所述第二导电类型。

17.如权利要求16所述的半导体装置的制造方法，其特征在于，所述第二外延层与所述第一、所述第二、所述第三、所述第六及所述第七掺杂区的掺杂浓度大于所述第五掺杂区的掺杂浓度，且小于所述第四掺杂区的掺杂浓度。

18.如权利要求16所述的半导体装置的制造方法，其特征在于，所述第五掺杂区包括一外延层。

19.如权利要求15所述的半导体装置的制造方法，其特征在于，所述第一导电类型为N型，且所述第二导电类型为P型。

20.如权利要求15所述的半导体装置的制造方法，其特征在于，形成所述第三掺杂区的步骤包括在所述沟槽内填入一外延层或一多晶硅层。

21.如权利要求15所述的半导体装置的制造方法，其特征在于，形成所述第三掺杂区的步骤包括在所述沟槽的一侧壁及一底部上顺应性形成一外延层。

22.如权利要求21所述的半导体装置的制造方法，其特征在于，更包括在所述沟槽内填入一介电材料层。

23.如权利要求22所述的半导体装置的制造方法，其特征在于，所述介电材料层包括氧化硅或未掺杂的多晶硅。

24.如权利要求15所述的半导体装置的制造方法，其特征在于，形成所述第三掺杂区的步骤包括：

在所述沟槽的所述侧壁上形成一掺杂层，其具有所述第二导电类型；以及

对所述掺杂层进行驱入扩散，以在所述第二外延层内形成所述第三掺杂区。

25.如权利要求24所述的半导体装置的制造方法，其特征在于，更包括在所述沟槽内形成一介电材料层，使所述掺杂层位于所述介电材料层与所述第二外延层之间。

26.如权利要求15所述的半导体装置的制造方法，其特征在于，形成所述第三掺杂区的步骤包括对所述沟槽的所述侧壁进行汽相掺杂或离子注入，以在所述第二外延层内形成所述第三掺杂区。

27.如权利要求26所述的半导体装置的制造方法，其特征在于，更包括在所述沟槽内形成一介电材料层。

28.如权利要求15所述的半导体装置的制造方法，其特征在于，更包括在形成所述第三掺杂区之前，在所述沟槽内形成一绝缘衬垫层。