CN103151274A - 半导体元件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 152
- 239000002184 metal Substances 0.000 claims abstract description 152
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 30
- 239000000463 material Substances 0.000 claims description 11
- 239000013078 crystal Substances 0.000 claims description 7
- 238000004806 packaging method and process Methods 0.000 claims description 6
- 239000000853 adhesive Substances 0.000 claims 6
- 230000001070 adhesive effect Effects 0.000 claims 6
- 238000003466 welding Methods 0.000 claims 4
- 238000000059 patterning Methods 0.000 claims 2
- 239000011295 pitch Substances 0.000 abstract description 4
- 150000001875 compounds Chemical class 0.000 abstract 3
- 238000000465 moulding Methods 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 75
- 229910000679 solder Inorganic materials 0.000 description 26
- 239000003566 sealing material Substances 0.000 description 20
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 239000011889 copper foil Substances 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000008393 encapsulating agent Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004581 coalescence Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000003755 preservative agent Substances 0.000 description 1
- 230000002335 preservative effect Effects 0.000 description 1
- 239000002335 surface treatment layer Substances 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract
本发明一实施例的半导体元件包括一基板、一晶粒、数个金属柱、一封胶材料及一图案化金属层。该基板具有数个第一接点及数个第二接点。该晶粒电性连接至该等第一接点。该等金属柱电性连接至该等第二接点。该封胶材料封装该晶粒及该等金属柱。该图案化金属层位于该封胶材料上，且电性连接至该等金属柱。藉此，该等金属柱做为内连接以达到微间距。在一方法的实施例中，该等金属柱利用独立于该基板及该晶粒的工艺所形成。
Description
技术领域
本发明关于一种具有金属柱的半导体元件。
背景技术
封装体迭层(Package on Package，POP)使用在移动装置，例如：手机、智慧型手机、平板电脑等。于其内，处理器必须和存储器结合以减小封装结构整体高度及表面空间(Footprint)而达到小体积的目的。由于较佳的商业模式中，上封装结构(存储器)及下封装结构(处理器)分别运送至组装厂商以同时堆迭及组装。由于二个封装结构的芯片尺寸、基板剖面、及其他结构参数皆不同，该等封装结构在回焊时不会同步产生翘曲。因此，当该等封装结构堆迭时，通常地，相对的焊球或者接垫(Lands)及焊球不会融接在一起因而导致断路(Open Interconnects)。
因此，下封装结构经历数次迭代(Iterations)以减少翘曲及改善堆迭良率。一种设计基于一上浇口模具设计(Top Gate Mold Design)，其让周围球垫显露且可被该上封装结构的焊球接近。此设计需要相当大的焊球，且该焊球具有足够的高度以克服该下封装结构的封胶模盖(Mold Cap)的站立高度(Stand-off)。此设计的问题为控制该焊球的高度以确保相对焊球的合并(Coalescence)。为了达到该等封装结构间的必要连接高度(Necessary Interconnect Height)，该等焊球必须具有一定的外径，因此，小间距(Smaller Pitches)是不可能的事。因此，有必要提供结构及工艺的改善，以更减少内连结之间距，减少堆迭封装结构的高度，及改善工艺良率。
发明内容
本揭露的一方面关于一种半导体元件的制造方法。在一实施例中，该半导体元件的制造方法包括以下步骤：附着一晶粒至一封装基板，该封装基板包含数个接点，位于一上表面；形成数个金属柱于一载体；附着该等金属柱至该等接点：及封装该晶粒及该等金属柱，其中每一该等金属柱的一上表面显露于该封装体之外。
本揭露的另一方面关于一种半导体元件的制造方法。在一实施例中，该半导体元件的制造方法包括以下步骤：于一具有一金属层的载体上，形成数个金属柱于该金属层上；于一具有数个第一接点及数个第二接点的基板上，电性连接一晶粒至该等第一接点；电性连接该等金属柱至该等第二接点；移除该载体；及图案化该金属层以形成一图案化金属层。
本揭露的另一方面关于一种半导体元件。在一实施例中，该半导体元件包括一基板、一晶粒、数个金属柱、一封胶材料及一图案化金属层。该基板具有一上表面及数个接点，该等接点位于该上表面。该晶粒电性连接至该基板。该等金属柱位于该基板的上表面且围绕该晶粒，且电性连接至该等接点。该封胶材料位于该基板的上表面，该封胶材料封装该晶粒且部分封装该等金属柱，其中每一该等金属柱的上端显露于该封胶材料的外。该图案化金属层位于该封胶材料的一上表面，且电性连接至该等金属柱。
附图说明
图1显示本发明半导体元件的一实施例的剖视示意图；
图2为图1的半导体元件的俯视图；
图3为图1中圆3-3所标示的区域的详细图；
图4至14显示本发明半导体元件的制造方法的一实施例的步骤示意图；
图15显示本发明半导体元件的另一实施例的剖视示意图；
图16为图15的半导体元件的俯视示意图；
图17显示本发明半导体元件的另一实施例的剖视示意图；
图18显示本发明半导体元件的另一实施例的剖视示意图；
图19至20显示本发明半导体元件的制造方法的另一实施例的步骤示意图；及
图21显示本发明半导体元件的另一实施例的剖视示意图。
具体实施方式
参考图1，显示本发明半导体元件的一实施例的剖视示意图。该半导体元件1包括一基板11、一晶粒12、数个金属柱13、一封胶材料14、一图案化金属层15及一防焊层16。
该基板11可以是，例如：一有机中介板(Organic Interposer)，用以连接该晶粒12与外部元件，例如印刷电路板(PCB)(图中未示)。该基板11具有一上表面111、一下表面112、数个第一接点(Contacts)113、数个第二接点114及数个第三接点115。该等第一接点113及该等第二接点114位于该上表面111，且该等第三接点115位于该下表面112。参考图2，为图1的俯视图，该等第二接点114围绕该等第一接点113。在本实施例中，该等第一接点113、该等第二接点114及该等第三接点115为焊垫(Pads)。然而，在其他实施例中，该等接点113，114，115全部或任一可以是铜金属柱、导电迹线(Trace)、或其他任何型式的接点。
该晶粒12可以是一具有逻辑及/或存储功能的集成电路。该晶粒12电性连接至该等第一接点113。在本实施例中，该晶粒12具有数个晶粒接点121，且利用覆晶接合方式而电性连接至该等第一接点113。亦即，该等晶粒接点121直接或利用焊料122而接合至该等第一接点113。或者，该晶粒12也可以利用打线方式而电性连接至该等第一接点113。在本实施例中，该等晶粒接点121为焊垫。然而，在其他实施例中，该等晶粒接点121可以是铜金属柱、导电迹线、或其他任何型式的接点。
请继续参考图1，该等金属柱13电性连接至该等第二接点114。在本实施例中，每一该等金属柱13的末端具有一焊料131，且该等金属柱13经由该等焊料131而电性连接至该等第二接点114。该等金属柱13可以是，例如，铜或其他导电材料。在本实施例中，该等金属柱13位于该基板11的上表面111且围绕该晶粒12。
该封胶材料14位于该基板11的上表面111，且封装该晶粒12及该等金属柱13。在本实施例中，该封胶材料14部分封装该等金属柱13，其中每一该等金属柱13的上端显露于该封胶材料14之外。该图案化金属层15位于该封胶材料14上，且电性连接至该等金属柱13，以作为一线路层。该图案化金属层15具有一第一或上表面151及一第二或下表面152。该第二表面152接触该封胶材料14。该图案化金属层15可以是一铜箔(Copper Foil)，例如，直接附着至该封胶材料14而之后被图案化。或者，该图案化金属层15可以是一重布层(Redistribution Layer)，其中一例如聚合物的介电层首先被施加在该封胶材料14上，接着一铜箔被施加在该介电层上且被图案化。
该防焊层16位于该图案化金属层15上，且具有数个开口以显露该图案化金属层15上表面151上的数个接触焊垫161如图1及2所示。该等接触焊垫161可以结合至每一金属柱13的一上端，或从该元件1外围朝向该元件1内部扇入(Fan in)的该重布层的接点，使得部分该等接触焊垫161覆盖(Overlie)该晶粒12。此方式的优点为该等金属柱13及该图案化金属层15的组合可以取代一额外的中介板(Interposer)，因而在信号路由(Signal Routing)时提供较佳的弹性。参考图2，显示数个中心接触焊垫161。在另一实施例中，该等中心接触焊垫161可以被该铜箔的一连续区域所取代，以做为该元件1的散热片。
图3为图1中圆3-3所标示的区域的详细图。在本实施例中，该第二表面152为一粗糙表面，以增加该图案化金属层15及该封胶材料14间的黏合力。较佳地，该等金属柱13的外表面也是粗糙表面，以增加该等金属柱13及该封胶材料14间的黏合力。此外，该图案化金属层15的一侧面153为曲面，其由于蚀刻工艺所导致。
参考图4至14，显示本发明半导体元件的制造方法的一实施例的示意图。图4显示一载体30，其具有一金属层31。该金属层31具有一第一表面311及一第二表面312。该第一表面311接触该载体30。在本实施例中，该金属层31可以是铜箔，且该载体30可以是铝或是具有铬/锌层的较厚铜箔。
参考图5，施加一光阻层33于该金属层31的第二表面312。该光阻层33具有数个开口331以显露部分该金属层31。参考图6，形成数个金属柱13于该金属层31的第二表面312上且位于该光阻层33的该等开口331中。接着，更形成数个焊料131于该等金属柱13的末端。该等焊料131可以利用，例如电镀、印刷或球落下(Ball Dropping)等工艺而制得。在本实施例中，该等金属柱13可以是和该金属层31具有相同材质(例如：铜)的金属柱。然而，在其他实施例中，该等金属柱13的材质可以和该金属层31不同。
参考图7，移除该光阻层33。例如，以蚀刻或其他工艺移除该光阻层33。再者，该金属层31的第二表面312同时被蚀刻以形成一粗糙表面，且较佳地，该等金属柱13的外表面也被蚀刻以形成粗糙表面，如图8所示。
图9显示该基板11，其具有该上表面111、该下表面112、位于该上表面111的该等第一接点113、位于该上表面111的该等第二接点114及位于该下表面112的该等第三接点115。该基板11可以是例如条状(Strip)、阵列型式(Matrix)或单排(Row)型式。该晶粒12以覆晶接合方式经由该等晶粒接点121电性连接至该等第一接点113。
参考图10，图7的具有该金属层31及该等金属柱13的该载体30附着至图9的该基板11，其中该等金属柱13电性连接至该等第二接点114。附着该载体30至该基板11可以是，例如回焊(Reflow)。在本实施例中，该等金属柱13经由该等焊料131而电性连接至该等第二接点114。然而，在其他实施例中，该等金属柱13可以直接接合至该等第二接点114。
参考图11，移除该载体30。该移除步骤可以包括，例如蚀刻。参考图12，导入一封胶材料14至该金属层31的第二表面312及该基板11的上表面111间的一空间中，以封装该晶粒12及该等金属柱13。参考图13，施加一光阻层32于该金属层31的第一表面311。该光阻层32具有数个开口321以显露部分该金属层31。
参考图14，移除位于该光阻层32的该等开口321的区域内的金属层31，使得该金属层31被图案化而形成该图案化金属层15。例如，可以利用蚀刻或其他工艺移除该金属层31。该图案化金属层15电性连接至该等金属柱13，且具有该第一表面151、该第二表面152及该弯曲侧面153，其中该第二表面152接触该封胶材料14。该图案化金属层15可以是如同上述的重布层、线路层，或是具有大面积金属的散热片。该封胶材料14也可以被蚀刻，以在该光阻层32的该等开口321的区域内形成一粗糙上表面。
接着，移除该光阻层32。较佳地，于该图案化金属层15上更形成一表面处理层(Surface Finish Layer)(图中未示)。该表面处理层的材质可以是，例如：镍/金或有机保焊剂(Organic Solderability Preservative，OSP)。接着，形成该防焊层16(图1)于该图案化金属层15的第一表面151以制成该半导体元件1，其中该防焊层16具有数个开口以显露部分该图案化金属层15。
在图1的实施例中，该等金属柱13做为该图案化金属层15及该等第二接点114间的内连接(Interconnects)。此方式可达到微间距(Fine Pitch)，因为铜金属柱可以非常细。再者，该半导体元件1的翘曲可以经由使用适当的封胶材料14及该基板11的介电层而减小。此外，该等金属柱13利用独立于该基板11及该晶粒12的工艺所形成。因此，如果在该等金属柱13结合至该基板11之前发现金属柱缺陷，对应的晶粒12可做为虚拟晶粒(Dummy Die)以确保最佳良率。或者，可以废除相对便宜的金属层31及金属柱13而不需要废除相对昂贵的晶粒12。
参考图15，显示本发明半导体元件1a的另一实施例的剖视示意图。该半导体元件1a与图1所示的半导体元件1大致相同。然而，图1的实施例中，用以扇入(FansIn)讯号的重布层被省略。相反地，一散热片17形成于该半导体元件1a的一上表面的一部份上，使得该散热片17与该元件1a外缘之间有间距，而位于其中心，且连接位于内部的金属柱13，以形成该基板11、该等金属柱13及该散热片17间的热路径(Thermal Path)。然而，在本实施例中，并非所有金属柱13皆连接至该散热片17。位于外部的金属柱13不连接该散热片17且显露其末端，可用以连接一第二元件(叙述如下)至该元件1a
图16为该半导体元件1a的俯视示意图。在本实施例中，该散热片17位于且连接至一内圈的金属柱13，同时不延伸至该元件1a外缘，因此，数个外圈金属柱13没有被该散热片17所覆盖，而维持可供一第二元件连接至该元件1a之用。如图15及16所示，该上表面并没有防焊层。然而，防焊层可以施加至该上表面以定义出数个开口，该等开口对应该等金属柱13的末端及/或该散热片17的外围极限(PeripheralLimit)。
参考图17，显示本发明半导体元件的另一实施例的剖视示意图。本实施例的该半导体元件3与图1所示的半导体元件1大致相同。然而，图17的该半导体元件3更包括一上封装结构2，位于该图案化金属层15及该防焊层16上方。该上封装结构2具有数个焊球21。该等焊球21位于该防焊层16的开口中以接触该图案化金属层15，使得该上封装结构2电性连接至该图案化金属层15。
参考图18，显示本发明半导体元件的另一实施例的剖视示意图。本实施例的该半导体元件4与图1所示的半导体元件1大致相同。然而，在本实施例的该半导体元件4中，该晶粒12的上表面123和该封胶材料14的上表面141及该金属柱13的上表面132共平面。再者，该半导体元件4并没有图案化金属层15(图1)。
参考图19至20，显示本发明半导体元件的制造方法的另一实施例的示意图。本实施例的起始步骤与图4-11的步骤相同。参考图19，移除该金属层31。参考图20，形成一封胶材料14于该基板11的上表面111，以封装该晶粒12及该等金属柱13。接着，移除部分该封胶材料14及部分该等金属柱13，以薄化该封胶材料14及该等金属柱13，且显露该等金属柱13该晶粒12。因此，图18所示的该半导体元件4即完成。
参考图21，显示本发明半导体元件的另一实施例的剖视示意图。本实施例的该半导体元件5与图18所示的半导体元件4大致相同。然而，本实施例的该半导体元件5更包括一上封装结构2，位于该封胶材料14上方。该上封装结构2具有数个焊球21。该等焊球21位于该等金属柱13的上表面132，使得该上封装结构2电性连接至该等金属柱13。
惟上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，习于此技术的人士对上述实施例进行修改及变化仍不脱本发明的精神。本发明的权利范围应如权利要求书所列。
Claims (18)
1.一种半导体元件的制造方法，包括以下步骤：
附着一晶粒至一基板，该基板包含数个接点，位于一上表面；
形成数个金属柱于一载体；
附着所述金属柱至所述接点：及
封装该晶粒及所述金属柱，其中每一所述金属柱的一上表面显露于该封装体之外。
2.如权利要求1的方法，其中于附着所述金属柱至所述接点之前，该方法更包括形成一金属层于该载体上。
3.如权利要求2的方法，其中于附着所述金属柱至所述接点之后，该方法更包括移除该载体。
4.如权利要求3的方法，更包括图案化该金属层以形成一图案化金属层。
5.如权利要求3的方法，其中该金属层电性连接至一第一组金属柱，且未电性连接至一第二组金属柱。
6.如权利要求1的方法，更包括形成一焊料于每一所述金属柱的末端，其中所述金属柱经由所述焊料而电性连接至所述接点。
7.如权利要求1的方法，更包括电性连接一上封装结构至该半导体元件。
8.一种半导体元件的制造方法，包括以下步骤：
于一具有一金属层的载体上，形成数个金属柱于该金属层上；
于一具有数个第一接点及数个第二接点的基板上，电性连接一晶粒至所述第一接点；
电性连接所述金属柱至所述第二接点；
移除该载体；及
图案化该金属层以形成一图案化金属层。
9.如权利要求8的方法，更包括导入一封胶材料至该金属层及该基板间的一空间。
10.如权利要求8的方法，更包括形成一焊料于每一所述金属柱的末端，其中所述金属柱经由所述焊料而电性连接至所述第二接点。
11.如权利要求8的方法，其中该图案化金属层为一重布层、一线路层，或一散热片。
12.如权利要求8的方法，更包括形成一防焊层于该图案化金属层上，其中该防焊层显露部分该图案化金属层。
13.如权利要求8的方法，更包括电性连接一上封装结构至该图案化金属层。
14.一种半导体元件，包括：
一基板，具有一上表面及数个接点，所述接点位于该上表面；
一晶粒，电性连接至该基板；
数个金属柱，位于该基板的上表面且围绕该晶粒，且电性连接至所述接点；
一封胶材料，位于该基板的上表面，该封胶材料封装该晶粒且部分封装所述金属柱，其中每一所述金属柱的上端显露于该封胶材料之外：及
一图案化金属层，位于该封胶材料的一上表面，且电性连接至所述金属柱。
15.如权利要求14的半导体元件，其中每一所述金属柱的末端具有一焊料，且所述金属柱经由所述焊料而电性连接至所述接点。
16.如权利要求14的半导体元件，其中该图案化金属层为一重布层、一线路层，或一散热片。
17.如权利要求14的半导体元件，其中该图案化金属层具有一表面，其接触该封胶材料，且该表面为一粗糙表面。
18.如权利要求14的半导体元件，更包括一防焊层，位于该图案化金属层上，且该防焊层显露部分该图案化金属层。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2013100399178A CN103151274A (zh) | 2013-01-31 | 2013-01-31 | 半导体元件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2013100399178A CN103151274A (zh) | 2013-01-31 | 2013-01-31 | 半导体元件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103151274A true CN103151274A (zh) | 2013-06-12 |
Family
ID=48549262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2013100399178A Pending CN103151274A (zh) | 2013-01-31 | 2013-01-31 | 半导体元件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103151274A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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2013
- 2013-01-31 CN CN2013100399178A patent/CN103151274A/zh active Pending
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