[go: up one dir, main page]

CN103081064B - 半导体器件的制备方法 - Google Patents

半导体器件的制备方法 Download PDF

Info

Publication number
CN103081064B
CN103081064B CN201180042743.XA CN201180042743A CN103081064B CN 103081064 B CN103081064 B CN 103081064B CN 201180042743 A CN201180042743 A CN 201180042743A CN 103081064 B CN103081064 B CN 103081064B
Authority
CN
China
Prior art keywords
layer
silicon
substrate
semiconductor device
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201180042743.XA
Other languages
English (en)
Other versions
CN103081064A (zh
Inventor
金海元
禹相浩
赵星吉
张吉淳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Eugene Technology Co Ltd
Original Assignee
Eugene Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Eugene Technology Co Ltd filed Critical Eugene Technology Co Ltd
Publication of CN103081064A publication Critical patent/CN103081064A/zh
Application granted granted Critical
Publication of CN103081064B publication Critical patent/CN103081064B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02697Forming conducting materials on a substrate
    • CCHEMISTRY; METALLURGY
    • C01INORGANIC CHEMISTRY
    • C01BNON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B33/00Silicon; Compounds thereof
    • C01B33/06Metal silicides
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • C23C16/0227Pretreatment of the material to be coated by cleaning or etching
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04Coating on selected surface areas, e.g. using masks
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24Deposition of silicon only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051Deposition of metallic or metal-silicide layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0411Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/01Manufacture or treatment
    • H10D64/031Manufacture or treatment of data-storage electrodes
    • H10D64/035Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/01Manufacture or treatment
    • H10D64/031Manufacture or treatment of data-storage electrodes
    • H10D64/037Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/60Electrodes characterised by their materials
    • H10D64/66Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H10D64/668Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers the layer being a silicide, e.g. TiSi2
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • H10D84/0123Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172Manufacturing their gate conductors
    • H10D84/0174Manufacturing their gate conductors the gate conductors being silicided
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • H10D84/02Manufacture or treatment characterised by using material-based technologies
    • H10D84/03Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Inorganic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供了一种包含金属硅化物层的半导体器件制备方法。本发明一个实施例的半导体器件的制备方法包括以下步骤:在形成有多晶硅图案的基底上形成绝缘层使得多晶硅图案露出;相对于绝缘层,在露出的多晶硅图案上选择性地形成硅晶种层;在形成有硅晶种层的基底上形成金属层;以及通过对形成有金属层的基底进行热处理,形成金属硅化物层。

Description

半导体器件的制备方法
技术领域
本发明涉及一种半导体器件的制备方法,并且更具体而言,涉及一种包括金属硅化物层的半导体器件的制备方法。
背景技术
近来,根据半导体行业的发展和用户的需求,电子仪器需要更高的集成化和性能化,因此作为电子仪器核心部件的半导体器件也需要高集成化和性能化。然而,很难实现高集成化的半导体器件的精细结构。
例如,如果降低设计规则以实现精细结构,就难以获得所需的特性,因为导电图案(pattern)的电阻增加。
发明内容
技术问题
本发明的一个目的在于通过提供包括金属硅化物层的半导体器件的制备方法来解决上述常见问题。
本发明的其他目的从以下详细描述和附图而变得更清晰。
技术方案
根据一个实施例,半导体器件的制备方法包括如下步骤:在形成有多晶硅图案的基底上形成绝缘层使得多晶硅图案露出;相对于绝缘层,在露出的多晶硅图案上选择性地形成硅晶种(seed)层;在形成有所述硅晶种层的基底上形成金属层;以及通过对形成有金属层的基底进行热处理,形成金属硅化物层。
在形成所述硅晶种层的步骤之前,所述制备方法还可以包括:用含有氢基(hydrogen radical)的溶液对形成有所述绝缘层的基底进行预处理。
在所述进行预处理的步骤中,可以将氢原子键合在露出于基底上的绝缘层和多晶硅图案上。
含有氢基的溶液可以为选自HF、稀释的氢氟酸(DHF,dilutedhydrogen fluoride)、缓冲的氧化物刻蚀剂(BOE,Buffered Oxide Etchant)溶液中的一种或多种溶液。
形成所述绝缘层的步骤可以包括如下步骤:在基底上形成多晶硅图案;在所述基底上形成绝缘材料以覆盖所述多晶硅图案;以及移除部分所述绝缘材料以使所述多晶硅图案露出。
在形成所述硅晶种层的步骤中,可以向装载有所述基底的腔室内部提供选自SiH4、Si2H6、Si3H8和Si4H10中的一种或多种原料气(sourcegas)。
在形成所述硅晶种层的步骤中,可以将所述基底保持在500℃至650℃的温度。
在形成所述硅晶种层的步骤中,腔室内部的压力可以保持为5Torr至20Torr。
所述金属层可以为选自Ti、Co和Ni中的一种或多种金属。
在形成所述金属硅化物层的步骤之后,所述制备方法还可以包括移除残留的金属层的步骤。
所述绝缘层可以由氧化物或氮化物形成。
在形成所述硅晶种层的步骤中,在键合在所述绝缘层和多晶硅图案上的氢原子中,可以用硅原子选择性地仅取代键合在所述多晶硅上的氢原子。
在形成所述硅晶种层的步骤中,可以通过利用氢和氧或氢和氮、与氢和硅之间的键能之差,在所述露出的多晶硅图案上选择性地形成所述硅晶种层。
有益效果
根据本发明一个实施例的半导体器件的制备方法,可以使电压损失最小化以使半导体器件具有稳定的特性。特别地,当半导体器件是包括闪存单元(flash cell)的非易失性存储器件,则其通过将具有最小功率降(power down)的电压提供至闪存单元而使得能够具有稳定的数据编程/擦除特性。
为此,形成金属硅化物层使得其更多地覆盖多晶硅图案的上面,由此更能够使由金属硅化物层和多晶硅图案制备的导电图案中可能产生的功率降最小化。
附图说明
图1是表示本发明一个实施例的半导体器件的制备方法的流程图。
图2是示意性的剖视图,其表示用于制备本发明一个实施例的半导体器件的半导体制备装臵。
图3是剖视图,其表示本发明一个实施例的多晶硅图案形成的步骤。
图4是剖视图,其表示本发明一个实施例的绝缘材料形成的步骤。
图5是剖视图,其表示本发明一个实施例的绝缘层形成的步骤。
图6是剖视图,其表示预处理基底的步骤,在该基底上形成有本发明一个实施例的绝缘层。
图7是表示预处理的基底断面的概念图,在该基底上形成有本发明一个实施例的绝缘层。
图8是剖视图,其表示形成本发明一个实施例的硅晶种层的步骤。
图9是概念图,其表示形成有本发明一个实施例的硅晶种层的断面。
图10是剖视图,其表示形成本发明一个实施例的金属层的步骤。
图11是剖视图,其表示形成本发明一个实施例的金属硅化物层的步骤。
图12是剖视图,其表示移除本发明一个实施例的残留金属层的步骤。
实施方式
下面,参考附图详细描述根据本发明技术实质的实施例。但是,本发明可以以多种不同的形式实施并且不应理解为限制于本发明阐述的实施例;而是,提供这些实施例以使本公开更充分和完全,并且将本发明的概念完全地传达至本领域技术人员。在附图中,相同的参考数字始终表示相同的元件。此外,在附图中的各种元件和区域均为示意性地绘制。因此,本发明不限于附图中所绘的相对尺寸或间隔。
图1是表示本发明一个实施例的半导体器件的制备方法的流程图。
参考图1,准备基底(S10)。上述基底还可以包括用于形成半导体器件的个别结构元件。例如,在上述基底上可以包括阱区(well region)、被器件分离膜限定的活化区域等。
多晶硅图案在基底上形成(S110)。其他层可以在上述多晶硅图案的下部形成以形成图案。即包括多晶硅的多层结构图案可以在上述基底上形成。多层结构的图案例如可以包括隧道(tunneling)绝缘层图案、电荷储存层图案、阻挡绝缘层图案,和多晶硅图案。
为形成上述多层结构的图案,将隧道绝缘层、电荷储存层、阻挡绝缘层和多晶硅层依次层叠在基底上,然后可以进行光刻过程和刻蚀过程。
在上述基底上形成绝缘层以使上述多晶硅图案露出(S120)。为露出多晶硅图案,形成覆盖多晶硅图案的绝缘材料并且然后,移除某些绝缘材料以使多晶硅图案露出。在该情况下,绝缘材料可以保留以使其他层即基底、阻挡绝缘层图案等除多晶硅图案之外的层不露出。
随后,将形成有用于露出上述多晶硅图案的绝缘层的基底用含有氢基的溶液预处理(S130)。上述含有氢基的溶液可以是HF溶液、稀释的氟化氢(DHF)溶液或缓冲的氧化物刻蚀剂(BOE)溶液。如果用含有上述氢基的溶液进行预处理,则氢原子可以键合在上述多晶硅图案和上述绝缘层上。
随后,在上述多晶硅图案上形成硅晶种层(S140)。为形成上述硅晶种层,可以只将键合在多晶硅图案的氢原子选择性地被硅原子取代。
在形成有上述硅晶种层的基底上形成金属层(S150)。金属层例如可以由耐火金属形成。
通过对形成有金属层的基底进行热处理,将上述金属层与上述硅晶种层和上述多晶硅图案进行反应,由此形成金属硅化物层(S160)。随后,转变为金属硅化物层后移除残留金属层(S170)。结果,在上述多晶硅图案上形成上述金属硅化物层。
随后,通过选择性的二次热处理,能够使上述金属硅化物层更致密化(S180)。
图2是示意性的剖视图,其表示用于制备本发明一个实施例的半导体器件的半导体制备装臵。
参考图2,在半导体制备装臵10的腔室11中形成有用于导入反应气体的导入口12。通过导入口12导入的反应气体,其可以通过喷头13而喷射至腔室11内部。
将作为沉积目标的基底100臵于卡盘14上,该卡盘14通过卡盘支座16支撑。如果需要,卡盘14通过对基底100加热可以使基底100保持在规定的温度。沉积通过该装臵进行,并且反应气体可以通过排出口17排出。
半导体制备装臵10可以用于图1中所述的晶种层的形成(S140)和金属层的形成(S150)。或者,半导体制备装臵10可以用于图1中所述的晶种层的形成(S140)。
例如半导体制备装臵10可以为化学气相沉积(CVD,ChemicalVapor Deposition)装臵。
图3是剖视图,其表示本发明一个实施例的多晶硅图案形成的步骤。
参考图3,在基底100上形成多晶硅图案240。例如,基底100可以包括半导体基底例如硅或化合物半导体晶片。或者,基底100可以包括不同于半导体的基底材料等,例如玻璃、金属、陶瓷和石英。
在基底100上与多晶硅图案240一起形成隧道绝缘层图案210、电荷储存层图案220、和阻挡绝缘层图案230使得这些配臵在基底100和多晶硅图案240之间,由此能够形成多层结构200。
例如隧道绝缘层图案210可以为二氧化硅膜、具有高介电常数的绝缘膜、具有高介电常数的金属氧化物膜或其组合。在电荷储存层图案220中待储存的电荷,其可以从基底100通过隧道绝缘层图案210转移。在该情况下,在电荷储存层图案220中待储存的电荷可以通过热电子或F-N隧道而通过隧道绝缘层图案210。
电荷储存层图案220可以为导体或捕获型(trap-type)绝缘层。如果电荷储存层图案220是导体,则随后待形成的半导体器件可以为通常的闪存。如果电荷储存层图案为导体,则电荷储存层图案220可以由多晶硅形成。如果电荷储存层图案220为捕获型绝缘层,则随后待形成的半导体器件可以为电荷捕获闪存(CTF,Charge Trap Flash)。如果电荷储存层图案为捕获型绝缘层,则电荷储存层图案220可以包括氮化物。
阻挡绝缘层图案230可以阻挡电荷使得储存在电荷储存层图案220中的电荷不流出至多晶硅图案240。阻挡绝缘层图案230可以考虑与隧道绝缘层图案210的电容器偶合和绝缘特性而确定其材料和厚度。阻挡绝缘层图案230可以为具有高介电常数的绝缘膜、二氧化硅膜、具有高介电常数的金属氧化物膜、或其组合。
如果随后待形成的半导体器件为非易失性存储器件,则多晶硅图案240可以起到门电极的作用。
为形成隧道绝缘层图案210、电荷储存层图案220、阻挡绝缘层图案230、和多晶硅图案240,可以在形成隧道绝缘层图案(未图示)、电荷储存层(未图示)、阻挡绝缘层(未图示)、和多晶硅层(未图示)之后进行光刻过程和刻蚀过程。
图4是剖面图,其表示形成本发明一个实施例的绝缘材料的步骤。
参考图4,在形成有多晶硅图案240的基底100上形成绝缘材料300a,使得其完全覆盖多晶硅图案240。例如绝缘材料300a可以形成为二氧化硅膜或氮化硅膜。
图5是剖视图,其表示本发明一个实施例的绝缘层形成的步骤。
参考图4和图5,移除部分绝缘材料300a以形成绝缘层300。为形成绝缘层300,可以在形成绝缘材料300a后进行回蚀(etch-back)过程。或者,为形成绝缘层300,可以在形成绝缘材料300a后进行平面化过程例如化学机械抛光(CMP,Chemical Mechanical Polishing)。
如果进行回蚀过程以形成绝缘层300,则绝缘层300可以根据位臵具有不同的厚度。例如绝缘层300可以形成为:与多层结构200相邻的部分与多层结构200之间的中间部分相比更厚。此外,多晶硅图案240的顶部和侧面的一部分可以从绝缘层300中露出。
如果进行化学机械抛光(CMP)以形成绝缘层300,则绝缘层300可以相对于基底100的顶部具有相同的厚度(虽未图示)。例如绝缘层300可以具有与多层结构200相同或类似的厚度。此外,仅多晶硅图案240的顶部可以从绝缘层300中露出。
图6是剖视图,其表示预处理基底的步骤,在该基底上形成有本发明一个实施例的绝缘层。
参考图6,将形成有绝缘层300的基底100用含有氢基的溶液预处理。上述含有氢基的溶液可以为HF、DHF或BOE溶液。
图7是表示预处理的基底断面的概念图,在该基底上形成有本发明一个实施例的绝缘层。
参考图7,如果将形成有绝缘层300而使得多晶硅图案240露出的基底用含有氢自由基的溶液预处理使得多晶硅图案240露出,氢原子(H)键合在多晶硅图案240和绝缘层300露出的表面上。
即,氢原子(H)键合是为了使在多晶硅图案240包含的硅原子(Si)中露出在表面的那些满足四价键。此外,绝缘层300包含的氧原子(O)或氮原子(N)中露出在表面的那些与氢原子(H)键合。如上所述,可以将在露出的表面上键合氢原子(H)称为H基钝化处理。
为使氢原子(H)键合在多晶硅图案240和绝缘层300的露出的表面,可以通过含有氢基的溶液来移除多晶硅240和绝缘层300的一部分。或者,在多晶硅图案240上形成的自然氧化物膜可以通过含有氢基的溶液而移除。
图8是剖视图,其表示形成本发明一个实施例的硅晶种层的步骤。
参考图8,在从绝缘层300中露出的多晶硅图案240的表面上选择性地形成硅晶种层400。即,硅晶种层400在多晶硅图案240的露出的表面上形成,但是并没有在绝缘层300的露出的表面上形成。
然而,尽管可以在与多晶硅图案240相邻的绝缘层300的表面上形成部分硅晶种层400,但这不过是在多晶硅图案240上形成的晶种层400覆盖绝缘层300表面的一部分,并且其可以不是从绝缘层300的表面形成的。
如图6所述的预处理可以在硅晶种层400前的约两个小时内进行以使键合的氢原子(H)可以保持,该预处理在形成有绝缘层300的基底100上用含有氢基的溶液进行。
图9是概念图,其表示形成有本发明一个实施例的硅晶种层的截面。
参考图7和图9,键合在多晶硅图案240上的氢原子(H)被硅原子(Si)取代,由此在多晶硅图案240上形成硅晶种层400。如图所示,硅晶种层400可以包含:取代键合在多晶硅图案240上的氢原子(H)的硅原子(Si)和在取代氢原子(H)的硅原子(Si)上的硅原子(未图示)。
硅晶种层400可以只形成在多晶硅图案240上,而不在绝缘层300上形成。即,如果形成硅晶种层400,则键合在多晶硅图案240上的氢原子(H)可以被硅原子(Si)取代,但是键合在绝缘层300上的氢原子(H)可以保持原样。因此,硅晶种层400可以相对于绝缘层300选择性地形成在多晶硅图案240上。
例如,绝缘层300可以形成为二氧化硅膜或氮化硅膜。根据键合而结合的原子种类,氢原子(H)可以具有不同的用于结合的键能。例如,氢和氧(H-O)、氢和氮(H-N)、以及氢和硅(H-Si)的结合键能分别为4.8eV、4.0eV和3.3eV。
因此,如果调节用于形成硅晶种层的加工条件,则可以选择性地移除键合的氢原子(H)。即,如果在合适的加工条件下提供硅前体以形成硅晶种层400,则可以分离具有最低键能的氢和硅(H-Si)之间的键,同时可以保持具有相对高键能的氢和氮(H-N)之间或氢和硅(H-O)之间的键。
通过以上,如果在只分离具有最低键能的氢和硅(H-Si)之间的键的加工条件下提供硅前体,则只可以在多晶硅图案240上选择性地形成硅晶种层400。
为形成硅晶种层400,例如基底100的温度可以保持在500℃至650℃。此外,为了形成硅晶种层400,腔室内部的压力可以保持在5至20Torr。
为形成硅晶种层400,硅基(Silicon-based)气体可以用作硅前体。例如上述硅前体可以包含硅基气体例如SiH4、Si2H6、Si3H8或Si4H10。上述硅前体可以以5至20sccm的流量提供20至160秒。氮气(N2)或氢气(H2)可以作为载气同时提供以提供上述硅前体。上述载气可以以5000至30000sccm的流量提供。
如果增加形成硅晶种层400期间的腔室内部压力,则可以降低上述硅前体的提供时间。即,腔室内部压力和上述硅前体的供给时间可以形成反比。
图10是剖视图,其表示形成本发明一个实施例的金属层的步骤。
参考图10,可以形成金属层500以覆盖形成有硅晶种层400的基底100。金属层500可以由耐火金属形成。例如金属层500可以为Ti、Co或Ni。
图11是剖视图,其表示形成本发明一个实施例的金属硅化物层的步骤。
参考图11,通过对形成有金属层500的基底100进行热处理,在多晶硅图案240上形成金属硅化物层600。金属硅化物层600可以通过包含于金属层500的金属原子与图10所述的包含于多晶硅晶种层400和多晶硅图案240的硅原子结合而形成。
为了形成金属硅化物层600,可以进行热处理过程例如快速热处理过程(RTP,Rapid Thermal Processing)。例如金属硅化物层600可以由TiSi2、CoSi2或NiSi形成。
如果金属层500由Ti形成,则可以形成具有电阻率低于C49-TiSi2的C54-TiSi2相的金属硅化物层600。此外,如果金属层由Co形成,则可以形成具有电阻率低于Co2Si或CoSi的CoSi2的金属硅化物层600。另外,如果金属层由Ni形成,则可以形成具有电阻率低于NiSi2的NiSi的金属硅化物层600。
如果形成图10中所示的硅晶种层400,则可以形成更多地覆盖多晶硅图案400的顶部的金属硅化物层600。如果闪存单元例如多层结构200包含在多晶硅图案400和基底100之间,则需要高电压。因此,如果金属硅化物层600更多地覆盖多晶硅图案400的顶部,则可以使电压降最小化。通过该方法,对通过相同的多晶硅图案400来连接有多个闪存单元的半导体器件(例如NAND闪存)而言,可以具有稳定的数据编程/擦除特性。
图12是剖视图,其表示移除本发明一个实施例的残留金属层的步骤。
参考图11和图12,移除形成金属硅化物层600后残留的金属层500。为移除残留的金属层500,可以对金属硅化物层600和绝缘层300使用具有刻蚀选择比的刻蚀过程。
通过该过程,相对于绝缘层300,可以在基底100上仅露出金属硅化物层600和多晶硅图案400。
随后,视需要选择性地进行二次热处理。二次热处理可以用于更大地降低已形成的金属硅化物层600的电阻率。例如,如果金属硅化物层600为Ti-硅化物,则为了将如C49-TiSi2的非C54-TiSi2的相全部转变为C54-TiSi2相,可以进行二次热处理。在该情况下,二次热处理可以在高于图11所述的热处理过程的温度下进行。
此外,如果金属硅化物层600例如为Co-硅化物,则为了将如Co2Si或CoSi的非CoSi2的相全部转变为CoSi2相,可以进行二次热处理。在该情况下,二次热处理可以在高于图11所述的热处理过程的温度下进行。
然而,如果金属硅化物层600例如为Ni-硅化物,当如Ni3Si、Ni31Si12、Ni5Si2、Ni2Si、Ni3Si2的非NiSi的相残留时,为了将这些转变为NiSi相,可以进行二次热处理。但是,在该情况下,为了不形成NiSi2相,可以在与所述Ti-硅化物或Co-硅化物的情况相比相对低的温度下进行热处理。
尽管本发明通过示例的实施例而详细地描述,但是其他形式的实施例也是可以的。因此,以下所述的权利要求的技术实质和范围不限于示例的实施例。
工业应用
本发明可适用于如沉积过程的各种形式的半导体制备方法。

Claims (7)

1.一种半导体器件的制备方法,所述方法包括如下步骤:
(a)在基底上形成多晶硅图案;
(b)在所述基底上形成绝缘材料以覆盖所述多晶硅图案,所述绝缘材料形成为二氧化硅膜或氮化硅膜;
(c)移除覆盖多晶硅图案的绝缘材料以形成绝缘层,使得多晶硅图案露出;
(d)用含有氢基的溶液预处理所述基底以将氢原子键合在露出于基底上的绝缘层和多晶硅图案上;
(e)通过向装载有所述基底的腔室内部提供选自SiH4、Si2H6、Si3H8和Si4H10中的一种或多种原料气,并通过调节加工条件使硅原子取代键合在所述多晶硅图案上的氢原子,从而仅在多晶硅图案上形成硅晶种层;
(f)在所述硅晶种层和绝缘层上形成金属层;以及
(g)通过进行热处理,仅在多晶硅图案上形成金属硅化物层,
其中步骤(a)、(b)、(c)、(d)、(e)、(f)和(g)依此顺序进行。
2.权利要求1的半导体器件的制备方法,其特征在于,
所述含有氢基的溶液为选自HF、稀释的氢氟酸(DHF)、以及缓冲的氧化物刻蚀剂(BOE)溶液中的一种或多种溶液。
3.权利要求1的半导体器件的制备方法,其特征在于,
在形成所述硅晶种层的步骤中,将所述基底保持在500℃至650℃的温度。
4.权利要求1的半导体器件的制备方法,其特征在于,
在形成所述硅晶种层的步骤中,所述腔室内部的压力保持为5Torr至20Torr。
5.权利要求1的半导体器件的制备方法,其特征在于,
所述金属层为选自Ti、Co和Ni中的一种或多种金属。
6.权利要求1的半导体器件的制备方法,其特征在于,还包括如下步骤:
在形成所述金属硅化物层的步骤之后,移除残留的金属层。
7.权利要求1的半导体器件的制备方法,其特征在于,
所述调节加工条件包括向腔室的内部提供能量,所述能量大于氢和硅之间的键能并小于氢和氧或氢和氮之间的键能。
CN201180042743.XA 2010-09-06 2011-08-30 半导体器件的制备方法 Expired - Fee Related CN103081064B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020100086963A KR20120024199A (ko) 2010-09-06 2010-09-06 반도체 소자의 제조 방법
KR10-2010-0086963 2010-09-06
PCT/KR2011/006389 WO2012033299A2 (ko) 2010-09-06 2011-08-30 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
CN103081064A CN103081064A (zh) 2013-05-01
CN103081064B true CN103081064B (zh) 2015-07-29

Family

ID=45811043

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180042743.XA Expired - Fee Related CN103081064B (zh) 2010-09-06 2011-08-30 半导体器件的制备方法

Country Status (5)

Country Link
US (1) US8937012B2 (zh)
JP (1) JP5698847B2 (zh)
KR (1) KR20120024199A (zh)
CN (1) CN103081064B (zh)
WO (1) WO2012033299A2 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109690785B (zh) * 2016-09-30 2022-08-30 英特尔公司 用于两侧金属化的半导体器件的背面源极/漏极替换

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63196075A (ja) * 1987-02-10 1988-08-15 Fujitsu Ltd Mis半導体装置の製造方法
JPH04307768A (ja) * 1991-04-04 1992-10-29 Seiko Epson Corp 薄膜トランジスタとその製造方法
JPH08339996A (ja) * 1995-06-12 1996-12-24 Toshiba Corp 半導体装置の製造方法
KR100272653B1 (ko) * 1996-12-10 2000-12-01 김영환 반도체 소자의 제조방법
JPH10256189A (ja) * 1997-03-07 1998-09-25 Hitachi Ltd 半導体集積回路装置の製造方法
JP3033518B2 (ja) * 1997-04-21 2000-04-17 日本電気株式会社 半導体装置の製造方法
JP2000156350A (ja) * 1998-11-19 2000-06-06 Sony Corp バッチ式縦型HSG−Si形成装置
KR100379107B1 (ko) * 2001-03-21 2003-04-07 삼성전자주식회사 반도체 장치에서 폴리사이드 구조물의 형성 방법
JP2003007869A (ja) * 2001-06-26 2003-01-10 Fujitsu Ltd 半導体装置及びその製造方法
KR20040001455A (ko) * 2002-06-28 2004-01-07 주식회사 하이닉스반도체 선택적 성장법을 이용한 반도체소자의 제조방법
KR100493047B1 (ko) * 2003-02-13 2005-06-07 삼성전자주식회사 선택적 에피택셜 성장을 이용한 반도체 소자의 국부 배선형성 방법
KR100539158B1 (ko) * 2004-04-20 2005-12-26 주식회사 하이닉스반도체 플래쉬 메모리 소자의 게이트간 유전막 형성 방법
US7078326B1 (en) * 2005-01-19 2006-07-18 Marsh Eugene P Nucleation method for atomic layer deposition of cobalt on bare silicon during the formation of a semiconductor device
US20070099806A1 (en) * 2005-10-28 2007-05-03 Stewart Michael P Composition and method for selectively removing native oxide from silicon-containing surfaces
US7666774B2 (en) * 2007-01-23 2010-02-23 International Business Machines Corporation CMOS structure including dual metal containing composite gates
JP2009026802A (ja) * 2007-07-17 2009-02-05 Toshiba Corp 半導体装置の製造方法および半導体装置
KR20090106880A (ko) * 2008-04-07 2009-10-12 주식회사 하이닉스반도체 고집적 반도체 소자의 게이트 형성방법

Also Published As

Publication number Publication date
WO2012033299A2 (ko) 2012-03-15
JP2013546158A (ja) 2013-12-26
CN103081064A (zh) 2013-05-01
US20130130497A1 (en) 2013-05-23
WO2012033299A3 (ko) 2012-06-14
JP5698847B2 (ja) 2015-04-08
US8937012B2 (en) 2015-01-20
KR20120024199A (ko) 2012-03-14

Similar Documents

Publication Publication Date Title
US8043907B2 (en) Atomic layer deposition processes for non-volatile memory devices
TWI450338B (zh) 場效電晶體之閘極介電質的製造方法
TWI604562B (zh) 選擇性氮化方法
US9761718B2 (en) Semiconductor device and method for manufacturing same
KR101043530B1 (ko) 실리콘 및 금속 나노크리스탈 핵생성을 위한 플라즈마 표면처리
JP2014527315A (ja) 半導体集積のための反応しないドライ除去プロセス
CN105518827A (zh) 实现无缝钴间隙填充的方法
JP2009021608A (ja) 不揮発性メモリデバイス用インターポリ誘電体を形成するための統合スキーム
TW200814205A (en) A method for fabricating a gate dielectric layer utilized in a gate structure
TW200910452A (en) Methods for depositing a high-k dielectric material using chemical vapor deposition process
KR100871006B1 (ko) 얇은 텅스텐 실리사이드층 증착 및 게이트 금속 집적화
JPWO2008047564A1 (ja) 半導体装置の製造方法及び半導体装置
CN103930992B (zh) 间层多晶硅电介质帽和形成该间层多晶硅电介质帽的方法
CN112490191A (zh) 半导体装置与其形成方法
US20150179743A1 (en) Graphene as a Ge Surface Passivation Layer to Control Metal-Semiconductor Junction Resistivity
CN103081064B (zh) 半导体器件的制备方法
TW202409321A (zh) 用於高品質選擇性氮化矽沉積的集成方法及工具
TWI515803B (zh) 矽化鉭內的摻雜鋁
JP7653542B2 (ja) 高品質選択的窒化ケイ素堆積のための一体化された方法およびツール
TWI845979B (zh) 用於閘極堆疊開發的整合濕式清潔
US20240249934A1 (en) Integrated method and tool for high quality selective silicon nitride deposition
JP2005277285A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150729