CN103065954A - 一种HfO2薄膜/HfSiNO界面层/Si衬底栅介质的制备方法 - Google Patents
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Abstract
本发明公开了一种HfO2薄膜/HfSiNO界面层/Si衬底栅介质的制备方法，包括如下步骤：(a)清洗，在Si衬底上沉积HfO2栅介质薄膜，形成HfO2栅介质薄膜/Si衬底的结构；(b)采用多频电容耦合/电感耦合混合型等离子体放电，在室温下，使HfO2薄膜氮化为HfNO薄膜；得到HfNO薄膜/Si衬底的结构；(c)退火，形成HfO2薄膜/HfSiNO界面层/Si衬底的结构，即可得到HfO2薄膜/HfSiNO界面层/Si衬底栅介质。本发明采用多频电容耦合（CCP）/电感耦合（ICP）放电技术，在室温下即可实现HfO2薄膜的氮化，与现代半导体工业的兼容性更好，具有积极的现实意义。
Description
技术领域
本发明涉及一种HfO2薄膜/HfSiNO界面层/Si衬底栅介质的制备方法。
背景技术
在过去的五十多年里，超大规模集成电路技术的发展一直遵循摩尔定律（即集成电路上可容纳的晶体管数目约每隔18个月便会增加一倍，性能也将提升一倍）。为了增加器件密度、响应速度以及芯片的功能，半导体器件的线宽不断按比例缩小，是CMOS技术长期的发展趋势。2010年半导体器件进入45nm线宽的纳电子时代，2014年，将进入32nm技术时代。然而，线宽按比例缩小的过程中，栅氧层的等效厚度只有几个原子层厚度，原有技术以二氧化硅充当栅介质材料，随着等效厚度的减少，量子隧穿效应非常严重，易产生栅极与衬底间的短路，并发生击穿现象，引起了栅介质的漏电流增大和可靠性下降等问题。
目前，为满足45~32nm以下技术节点CMOS应用的要求，高介电常数（高k）材料代替二氧化硅充当栅介质材料已成为毋庸置疑的事实。然而，并非所有的高k材料都具备成为栅介质材料的条件。对高k材料有以下几点基本要求：（1）具有高的结晶温度；（2）高介电常数；（3）与多晶硅栅电极有良好匹配性，与COMS器件制备工艺相兼容；（4）具有大的禁带宽度、高的势垒；（5）低的栅氧层电荷密度和界面缺陷。各国研究人员在高K材料领域开展了许多工作。从早期的Si3N4、Al2O3到后期的Ta2O5、TiO2、La2O3、HfO2、ZrO2等。遗憾的是，这些材料都只能满足栅介质材料某些方面的特定要求。例如：Si3N4与Si的晶格匹配良好，在Si衬底上具有良好的热稳定性，但是Si3N4会引起载流子迁移率的下降，而且K值较低(7左右)；Al2O3在结构上具备诸多优点：宽的带隙（8.7eV）,导带偏移量高达2.8eV，但它的介电常数也仅为9左右，无法满足先进CMOS特征尺寸日益缩小的要求。TiO2的介电常数高达80，但其禁带宽度仅为3.5eV左右，且结晶温度较低（400℃），在后续高温退火处理时将引起漏电流的显著增大，而且TiO2与Si衬底及多晶硅栅极之间还存在界面反应问题。
近年来，HfO2薄膜由于具有较高的介电常数（k?20)、大的禁带宽度（5.68eV)和良好的热稳定性，逐渐引起人们的重视。但HfO2薄膜作为栅介质材料，存在漏电流较大的问题。因此，HfO2薄膜要作为栅介质材料，关键是解决漏电流较大的问题。
针对上述问题，现有的方法是采用对作为栅介质材料的HfO2薄膜/Si衬底的结构作氮化处理，退火后，HfO2薄膜与硅（Si）衬底间形成HfSiNO界面层，使漏电流降低。
现有技术中，HfO2栅介质薄膜的氮化方法主要是采用氨气（NH3气）在500℃高温下进行的热氮化。然而，该方法需要在高温下进行，且由于NH3气的腐蚀性，使它与现代集成电路芯片器件加工技术不相符。
发明内容
本发明目的是提供一种HfO2薄膜/HfSiNO界面层/Si衬底栅介质的制备方法。
为达到上述目的，本发明采用的技术方案是：一种HfO2薄膜/HfSiNO界面层/Si衬底栅介质的制备方法，包括如下步骤：
(a) 将Si衬底清洗干净后，采用原子层沉积法在Si衬底上沉积HfO2栅介质薄膜，形成HfO2栅介质薄膜/Si衬底的结构；
(b) 采用多频电容耦合/电感耦合混合型等离子体放电，通入Ar和N2混合气体，在室温下，使HfO2薄膜氮化为HfNO薄膜；得到HfNO薄膜/Si衬底的结构；
(c) 经氩气保护下进行退火，使HfNO薄膜中的N原子扩散到Si衬底晶格内，形成HfO2薄膜/HfSiNO界面层/Si衬底的结构，即可得到HfO2薄膜/HfSiNO界面层/Si衬底栅介质。
本发明采用了多频电容耦合（CCP）/电感耦合（ICP）放电技术，在室温下即可实现HfO2薄膜的氮化，所用的气体为氩气和氮气的混合气体，避免了热氮化方法中NH3的腐蚀性，与现代半导体工业的兼容性更好。
实验证明，HfO2薄膜经氮化处理并退火后，其表面更平整和致密，在HfO2薄膜与Si衬底之间形成的HfSiNO界面层，使漏电流降低2~3个量级。
上述技术方案中，所述步骤(a)中的HfO2栅介质薄膜的厚度为1.5~1.9nm。
上述技术方案中，所述步骤(b)中，电感耦合等离子体源的功率为100~300W；电容耦合等离子体源的功率为200W。
上述技术方案中，所述步骤(b)的氮化时间为60~120秒。
由于上述技术方案运用，本发明与现有技术相比具有下列优点：
1．本发明开发了一种新的HfO2薄膜/HfSiNO界面层/Si衬底栅介质的制备方法，采用多频电容耦合（CCP）/电感耦合（ICP）放电技术，采用氩气和氮气的混合气体，在室温下即可实现HfO2薄膜的氮化，避免了现有技术热氮化方法中NH3的腐蚀性，与现代半导体工业的兼容性更好，具有积极的现实意义。
2．本发明采用的多频电容耦合（CCP）/电感耦合（ICP）放电技术，相对于单一离子源放电而言，其等离子体密度更高，可以减小氮化时间，减少驻波效应，且本发明的方法还可以在大芯片、纳米尺度集成电路加工中得到应用。
3．本发明的制备方法操作简单，污染小，无危险，具有积极的现实意义。
具体实施方式
下面结合实施例对本发明作进一步描述：
实施例一
一种HfO2薄膜/HfSiNO界面层/Si衬底栅介质的制备方法，包括如下步骤：
(1) 首先在Si衬底上沉积1.7nm厚度的HfO2栅介质薄膜，沉积方法是原子层沉积法（ALD），沉积温度为室温，使用的设备是Beneq 公司的TFS-200；
(2) 然后把沉积好的HfO2栅介质薄膜/Si衬底样品放入多频CCP/ICP混合型等离子体沉积系统内，电感耦合等离子体源（ICP）功率为100W；而电容耦合等离子体源（CCP)的功率为200W,通入Ar+ 5%N2 的混合气体，压力为10 Pa，流量为5 cm3/秒，氮化时间为90秒，常温下对HfO2栅介质薄膜进行氮化处理，得到HfNO薄膜/Si衬底的结构；
(3) 再经300℃氩气保护条件下退火5分钟，最后得到1.7nm厚HfO2薄膜/1.3nm厚HfSiNO界面层/Si衬底的结构。
经测定，在栅偏压为Vg=-2V时，漏电流为4.2×10-5 A/cm2。
实施例二
一种HfO2薄膜/HfSiNO界面层/Si衬底栅介质的制备方法，包括如下步骤：
(1) 首先在Si衬底上沉积1.7nm左右厚度的HfO2栅介质薄膜，沉积方法是原子层沉积法（ALD），沉积温度为室温，使用的设备是Beneq 公司的TFS-200；
(2) 把沉积好的HfO2栅介质薄膜/Si衬底放入多频CCP/ICP混合型等离子体沉积系统内，电感耦合等离子体源（ICP）功率为300W；而电容耦合等离子体源（CCP)的功率为200W；通入Ar+ 20%N2 的混合气体，压力为20 Pa，流量为20 cm3/秒，氮化时间为120秒，常温下对HfO2栅介质薄膜进行氮化处理，得到HfON薄膜/Si衬底的结构；
(3) 再经300℃氩气保护条件下退火5分钟，最后得到1.7nm厚HfO2薄膜/1.8nm厚HfSiNO界面层/ Si衬底的结构。
经测定，在栅偏压为Vg=-2V时，漏电流为7.3×10-7 A/cm2。
对比例一
采用与实施例相同的硅衬底，在Si衬底上沉积1.7nm厚度的HfO2栅介质薄膜，沉积方法是原子层沉积法（ALD），沉积温度为室温，使用的设备是Beneq 公司的TFS-200；得到1.7nm厚HfO2栅介质薄膜/Si衬底的结构的栅介质材料。
经测定，其漏电流为9.0×10-4 A/cm2。
由此可见，本发明的方法可以使漏电流明显降低，可以作为栅介质材料。
Claims (4)
1.一种HfO2薄膜/HfSiNO界面层/Si衬底栅介质的制备方法，其特征在于，包括如下步骤：
(a) 将Si衬底清洗干净后，采用原子层沉积法在Si衬底上沉积HfO2栅介质薄膜，形成HfO2栅介质薄膜/Si衬底的结构；
(b) 采用多频电容耦合/电感耦合混合型等离子体放电，通入Ar和N2混合气体，在室温下，使HfO2薄膜氮化为HfNO薄膜；得到HfNO薄膜/Si衬底的结构；
(c) 经氩气保护下进行退火，使HfNO薄膜中的N原子扩散到Si衬底晶格内，形成HfO2薄膜/HfSiNO界面层/Si衬底的结构，即可得到HfO2薄膜/HfSiNO界面层/Si衬底栅介质。
2.根据权利要求1所述的制备方法，其特征在于：所述步骤(a)中的HfO2栅介质薄膜的厚度为1.5~1.9nm。
3.根据权利要求1所述的制备方法，其特征在于：所述步骤(b)中，电感耦合等离子体源的功率为100~300W；电容耦合等离子体源的功率为200W。
4.根据权利要求1所述的制备方法，其特征在于：所述步骤(b)的氮化时间为60~120秒。
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