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CN103026491B - 常关断型三族氮化物金属-二维电子气隧穿结场效应晶体管 - Google Patents

常关断型三族氮化物金属-二维电子气隧穿结场效应晶体管 Download PDF

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Abstract

提供了制造异质结AlGaN/GaN金属二维电子气（2DEG）隧穿结场效应晶体管（TJ-FET）的结构，器件和方法。一方面，金属-2DEG肖特基隧穿结可以被用在三族氮化物场效应器件上以实现常关断工作模式，大击穿电压，低漏电流和高导通关断电流比。进一步地，被披露的AlGaN/GaN金属-2DEG？TJ-FET可以被制造为横向和/或纵向器件。进一步的非限制性实施例给出了披露结构的优势和灵活性。

Description

常关断型三族氮化物金属-二维电子气隧穿结场效应晶体管
本申请要求于2010年7月6日所提交的题目为“NORMALLY-OFFIII-NITRIDESCHOTTKY-SOURCETUNNELHETEROSTRUCTUREFIELD-EFFECTTRANSISTORSANDTHEMETHODOFMAKINGTHESAME”的美国临时专利申请第61/344,356号的优先权。上述申请的全部内容在此以引文方式整体并入。
技术领域
本发明涉及场效应晶体管，更具体地说，涉及制造常关断型三族氮化物金属-二维电子气（2DEG）隧穿结场效应晶体管的结构，器件和方法。
背景技术
亦被称作异质结场效应晶体管（HFET）或者调节掺杂场效应晶体管（MODFET）的高电子迁移率晶体管（HEMT），是一种一般包含有一个由两种不同禁带宽度的材料所形成的结，比如异质结，代替掺杂区以形成沟道。高电子迁移率晶体管所使用的高迁移率电子来自于高掺杂宽禁带施主型层，或非刻意掺杂如铝镓氮（AlGaN）层，与如氮化镓（GaN）一类具有很少或者没有刻意掺杂物的非掺杂窄禁带层所形成的异质结所产生。
比如说，在施主型层中产生的电子能进入异质结处的非掺杂的窄禁带沟道以形成一层薄的施主型耗尽层和可导电的窄禁带沟道，其来自于由不同禁带宽度材料所形成的异质结在位于非掺杂异质结边沿导带形成了电子势能阱。在通常的AlGaN/GaN异质结中，由于已存在的强自发极化和压电极化效应而一般并不需要在GaN层中间进行额外的掺杂。比如说，处在表面的施主电子在本征极化所形成的电场下能被推入氮化镓沟道中。在这种情况下，电子由于不会受到如掺杂杂质所引起的碰撞散射故能进行高速的移动，这是由于非刻意掺杂层中相比较缺乏使电子不能逃逸出的杂质或者掺杂物。异质结所带来的这一系列效果最终导致产生了一非常薄层高电导率高电子密度低电阻率的沟道。这一层一般也被称为二维电子气（2DEG）。在场效应晶体管（FET）中，可以预见的是通过栅电压的改变能调节沟道的电导率以形成晶体管的结构。
基于氮化镓的高电子迁移率晶体管一般被称为铝镓氮/氮化镓（AlGaN/GaN）HEMT，或AlGaN/GaNHEMT。具体来说，AlGaN/GaNHEMT是由金属有机物化学气相淀积（MOCVD），分子束外延（MBE）等外延晶体生长方法生长在如蓝宝石，硅（Si）（111），碳化硅（SiC）等衬底上的GaN，AlGaN等晶体材料组成需要的结构。
包括GaN的三族氮化物半导体材料，具有宽禁带，高击穿临界电场，高热导率和在超过250摄氏度下优异的半导体特性的优点。同时，宽禁带异质结结构，如具有自发极化和压电极化效应的铝镓氮/氮化镓异质结结构，可以提供一个具有高平面电荷密度和高电子迁移率的2DEG沟道以实现高电流驱动能力。
因此，三族氮化物半导体材料，特别是采用异质结结构，是一种很好的制造功率半导体器件的选择。比如说，三族氮化物异质结可以产生微波及毫米波段下的创纪录的输出功率密度。另一方面，三族氮化物异质结器件，特别是HEMT结构，可以同时提供高工作频率和高击穿电压。因此，三族氮化物异质结器件是一种理想的发展高性能数字模拟混合信号集成电路的选择。
AlGaN/GaNHEMT得益于其材料特性及二维电子气沟道内的高载流子密度，适合用作高功率，高频率和高温度运作。传统的镓面AlGaN/GaNHEMT具有强自发极化和压电极化效应所长生的高达1013载流子每平方厘米的非掺杂2DEG密度，其数量级高于在砷化镓（GaAs）及磷化铟（InP）材料的HEMT结构中刻意掺杂所形成的载流子密度。然而在提供了高电流密度，低导通电阻的同时，高2DEG密度亦使得HEMT器件需要负的栅电压来关断导通电流，因此，通常的AlGaN/GaNHEMT是工作在常导通或耗尽状态，其具有负的阈值电压。
然而，在电路应用中，对具有正阈值电压的常关断或增强型HEMT有着强烈的需求因为其能简化电路设计，减小电路复杂度和简化保护方案。比如说，在射频（RF），微波和毫米波电路里，常关断型器件可以只采用单极（正极）电压源从而省略了负极电压源。在GaN基的数字电路中，因为缺少了高性能的受主型沟道和低空穴迁移率，CMOS电路里施主型和受主型器件搭配的方案就可能不是一个好的选择。相应地，就必须有一个能实现高性能的（比如说高响应速度，高电压摆幅等）只采用施主型FET的方案。采用增强型器件作驱动和采用耗尽型器件作负载的直接耦合场效应晶体管逻辑（DCFL）可以简单的实现施主型场效应晶体管逻辑电路。另一方面，在功率电子应用中，因常关断型器件在栅控失效时仍具有自然切断电流传导的保护性能而对其有着强烈的需求。
这里已经有减小栅极下阻挡层厚度的栅刻蚀，氟等离子体离子注入于栅下阻挡层，采用薄的栅下阻挡层，采用基于受主型GaN/AlGaN或InGaN材料的表面覆盖层等方法来实现常关断型AlGaN/GaNHEMT。然而，这些结构普遍需要如低损伤干法刻蚀，氟等离子体处理，离子注入等要求精密的工艺，这些工艺通常依赖于实现在零栅极偏压下对沟道内2DEG的耗尽的原理。
另一个挑战是传统AlGaN/GaNHEMT具有大的从缓冲层流入的关断态漏电，其也导致了AlGaN/GaNHEMT的过早击穿。在传统AlGaN/GaNHEMT中，源和漏都通过于2DEG沟道进行欧姆接触来形成。然而，如果缓冲层容易形成漏电，在关断状态下源漏间的漏电就会很大，导致了比如高的关断态功率损耗等一些不希望有的特性。然而不幸的是传统的非掺杂GaN缓冲层通常具有高的背景杂质密度（如Si，氧（O）杂质等）而有不可忽视的漏电。因此，要求精密的如采用AlGaN缓冲层，碳（C）或铁（Fe）掺杂的GaN缓冲层等技术被发展以抑制否则可能会导致的漏电。所以，提供一种实用的具有小关断态漏电的常关断型HEMT器件具有重要的意义。
发明内容
接下来给出简单的概述，以提供对在此所述的一些方面的基本理解。该概述不是对说明书的全面论述。其目的不是为了确定说明书的主要或关键元素，或者将本发明的范围限定于说明书的任何实施例。其目的仅仅在于以简单的方式提出说明书的一些概念，来作为下面详细描述的起点开篇。
在各实施例中，金属-2DEG肖特基隧穿结可以被用在三族氮化物场效应器件中以获得常关断工作模式，大击穿电压，低漏电和高导通关断电流比。相应地，各实施例提出了异质结AlGaN/GaN金属-二维电子气（2DEG）隧穿结场效应晶体管（TJ-FET）的结构，器件和制作方法。更有利的是，AlGaN/GaN金属-2DEGTJ-FET可以被制作为横向器件和/或纵向器件。
因此，更具体地说，在示范的非限制性实施例中，一种隧穿结场效应晶体管可以包括衬底层、淀积在衬底层上的一层缓冲层和其上沉积有的一层阻挡层。一方面，缓冲层和阻挡层可以在其接口处形成一个具有二维电子气（2DEG）导电沟道的异质结。另外，示范的隧穿结场效应晶体管可以包括紧接缓冲层，横跨一部分异质结的金属区以形成与2DEG导电沟道间的肖特基接触。在其它实施例中，根据所公开主题的各方面提供了TJ-FET的制作方法，该方法包括与2DEG形成金属源肖特基接触。
这些及其它所公开主题的方面会在接下来进行详细的描述。
附图说明
参照附图描述本发明的非限制性和非完全列举的实施例，其中除非另外指出，在所有附图中相同的参考标号表示相同的部件。
图1至图6描绘了非限制性的铝镓氮（AlGaN）/氮化镓（GaN）金属-二维电子气（2DEG）隧穿结场效应晶体管（TJ-FET）在一个示范制造工艺的不同步骤中的各个方面；
图7描绘了根据所公开主题的各方面使用二维模拟得出的示范的TJ-FET所展示的示范的非限制性导带能级随相对位置（X）变化的分布图；
图8进一步描绘了根据所公开主题的各方面使用二维模拟得出的示范的TJ-FET所展示的示范的非限制性的导带能级随相对位置（X）变化的分布图；
图9更进一步描绘了根据所公开主题的各方面使用二维模拟得出的示范的TJ-FET所展示的示范的非限制性的导带能级随相对位置（X）变化的分布图；
图10描绘了根据所公开主题的各方面制造的示范的AlGaN/GaN金属-2DEGTJ-FET和使用二维模拟得出的示范的TJ-FET所展示的在不同栅压下测试得出和模拟得出的肖特基势垒高度（SBH）；
图11至图20描绘了根据所公开主题的各方面的示范非限制性的AlGaN/GaN金属-2DEGTJ-FET的各种实验测试性能；
图21描绘了根据所公开主题的其它方面的示范非限制性的使用肖特基接触同时作为源漏电极的三族氮化物TJ-FET的剖面图；
图22至图25示出了根据所公开主题的多个方面的几种非限制性纵向隧穿结型场效应晶体管（VTJ-FET）结构的截面图；
图26至图33描绘了根据图22所示的示范非限制VTJ-FET在对应于一种制造工艺实例的不同阶段的各个方面；
图34描绘了根据所公开主题的多个方面的用于形成隧穿结型场效应晶体管（TJ-FET）的示范非限制实施方法；以及
图35描绘了根据所公开主题的多个方面且参照图1-6的各种非限制性实施例的用于形成隧穿结型场效应晶体管（TJ-FET）的其它示范非限制实施方法。
具体实施方式
以下首字母缩写在文中会被使用：源（S），漏（D），栅（G），电流（I），电压（V），击穿电压（BV），跨导（Gm），L（长度，距离或间隔），X（相对位置），欧姆接触（O），阳极（A）和阴极（C）或电容（C）。
通常用于SiCMOS上的隧穿结场效应晶体管也可用于其它窄或中等禁带宽度半导体材料系统（如锗硅（SiGe），锑化镓（GaSb）等）。这些器件结构通常可作为超短沟道器件，因其可等比例缩小的低电阻接触，低截止漏电和受到抑制的漏导致势垒降低效应（DIBL）或所谓的短沟道效应。可以看出TJ-FET的器件特性主要由源金属与沟道半导体间的肖特基势垒高度（SBH）和宽度（SBW）决定。在常规SiTJ-FET中，除非采用低SBH甚而使用稀有的低功函数的金属硅化物（如铒（Er）或镱（Yb）等），否则其都被发现只有较低的导电驱动能力。并且虽然低SBH可以改善导通状态下的电流驱动能力，但同时也会导致大的关断状态下的漏电流。因此，可改善器件导通状态下电流驱动能力的低隧穿势垒也会削弱器件的关断特性。所以，即使最好的Si隧穿结FET也只有最大10毫安培培每毫米的电流驱动能力及104的导通关断比。
在前面已经提到，本发明所公开主题是关于三族氮化物场效应器件。特别地，异质结AlGaN/GaN金属-2DEFTJ-FET器件，结构和相关制造方法被公开。如其中描述，TJ-FET可以在标准的AlGaN/GaN高电子迁移率晶体管（HEMT）结构上实现，并具有常关断工作模式，大击穿电压，低漏电和高导通关断电流比等优势。更有利的是，所公开AlGaN/GaN金属-2DEGTJ-FET可以被制作为横向器件或纵向器件。
比如说，已被阐述及实验验证的称为AlGaN/GaN金属-2DEGTJ-FET的三族氮化物器件。一方面，TJ-FET实现在AlGaN/GaNHEMT结构上，部分得益于在源金属肖特基结处的极大的2DEG密度（1013每平方厘米左右）所形成的隧穿结，可以实现常关断工作模式，大击穿电压，低漏电和高导通关断电流比。如其中描述，薄肖特基势垒（如几个纳米宽）的肖特基结可以达到高隧穿效率及大隧穿电流。因此可以获得高约几百毫安培培每毫米（mA/mm）的漏电流密度。
在一个方面，一个示范例的TJ-FET可以包括一个稳定的源金属，如Ti、Al、Ni、Cr，使得器件可以容易被制作。根据另一方面，一个示范非限制性的例子可以被设计和制造不像传统AlGaN/GaNHEMT或HFET般限定于使用高质量低漏电的缓冲层来实现低关断电流。有利的是，在不同实施例中，一个肖特基金属源固有地可以实现低漏电（如在大漏偏压下（如50伏）可以低至1纳安每毫米（nA/mm））。因此，在高压功率开关中不同的实施例都可提供低的漏电。进一步地，在所公开主题中的不同实施例亦可提供高的导通关断比（如约109）。在另一方面，所公开主题中的不同实施例可以实现一种不同于传统HFET的阈值电压控制方法，其提供了另一种实现常关断型GaN功率晶体管的自由度。
本公开中，GaN基的AlGaN/GaN金属-2DEG隧穿结FET的结构、器件和制作方法都被描述。因此，根据不同的实施例，常关断型AlGaN/GaN异质结器件和制作方法都被提供。例如，一个拥有金属-2DEG隧穿结的常关断型AlGaN/GaN异质结FET可以被制作为在零栅偏压下在沟道中保留高的2DEG而不是耗尽2DEG。另外，三族氮化物异质结构（如AlGaN/GaN，AlN/GaN，InAlN/GaN）可以提供高的电流驱动能力。
所以，这些异质结构可以保留不能在其它异质结（如AlGaAs/GaAs，AlGaAs/InGaAs，InAlAs/InGaAs，InAlSb/InSb等）中实现的高电子密度的2DEG沟道。相应地，所公开主题的各种非限制性的实现都可以有高密度的2DEG沟道于源金属肖特基接触处，而获得薄的隧穿势垒（如金属半导体结处的耗尽区）以利于隧穿。于是，一方面，栅偏压就可控制有效隧穿势垒厚度和势垒高度。
在进一步的非限制性案例中，所公开主题也包括了使用金属同时作为漏和源电极。具体来说，漏电极可以被做成欧姆接触或肖特基接触。可以理解，欧姆接触用作漏极可以避免漏肖特基结所带来的电压偏移，同时可提供大的电流驱动能力，而肖特基漏可以提供反向漏阻断能力。
一种示范非限制性AlGaN/GaN金属-2DEGTJ-FET
图1至图6描绘了非限制性于铝镓氮（AlGaN）/氮化镓（GaN）金属-二维电子气（2DEG）隧穿结场效应晶体管（TJ-FET）在一个示范制造工艺中不同步骤中的各个方面。根据不同的实施例，示范工艺步骤可以包括有源区定义，漏电极（例如，欧姆、肖特基等）形成，源刻蚀及金属淀积，栅介质层沉积和栅金属沉积。于是，图1描绘了一个示例起始芯片100，用作示范非限制性的三族氮化物金属-2DEG隧穿结FET。比如，三族氮化物金属-2DEGTJ-FET可以通过使用三族氮化物材料缓冲层104（如GaN，AlN，AlGaN等）和三族氮化物半导体阻挡层106（如AlGaN，InAlN，AlN等）通过例如晶体外延生长的方法（如金属有机化学气相淀积（MOCVD），分子束外延（MBE）等）生长在衬底102（如蓝宝石，硅（Si），碳化硅（SiC）等）上制作。当异质结（102/104/106）生长完成，可以进行进一步实现如下所示的期望结构（如源，漏，栅等）的工艺。
图2描绘了一个使用台面刻蚀异质结（102/104/106）制作AlGaN/GaN金属-2DEGTJ-FET的示范有源区隔离工艺。例如，感应耦合反应离子刻蚀（ICP-RIE）等干法刻蚀技术可以被使用在定义有源区和形成不同器件之间的隔离带中。这种隔离也可以使用在有源区外进行离子注入，比如平面隔离的方法实现。
图3描绘了一个已形成作为漏欧姆接触的欧姆接触层108的示范AlGaN/GaN金属-2DEGTJ-FET的剖面示意图300。一方面，欧姆接触层108可以实现在三族氮化物半导体阻挡层106之下（也就处于三族氮化物半导体阻挡层106和三族氮化物材料缓冲层104之间的2DEG之下）。进一步非限制性的方面，欧姆接触层108可以包含一个金属堆栈（如，包含有钛（Ti），Al，镍（Ni）和金（Au）等中的任意一个，或其它可实现低电阻欧姆接触的材料）。另外非限制性的方面，热退火（如在850摄氏度下热退火35秒等）可以被用作实现欧姆接触。
图4描绘了一个已形成凹源及源肖特基接触110的示范AlGaN/GaN肖特基金属-2DEGTJ-FET的剖面示意图400。比如，为形成凹源及源肖特基接触，如ICP-RIE的干法刻蚀或其它刻蚀方法可用作形成低损伤及近乎垂直侧壁的通过三族氮化物半导体阻挡层106的刻蚀和定义源接触区域。然后，一个拥有单层或多层金属（如Ti，Al，铬（Cr），Ni，铂（Pt），Au等）的金属层可以被淀积在三族氮化物材料缓冲层104上以形成与2DEG的肖特基接触。需要被指出的是，根据不同的实施例，隧穿结会形成在金属-2DEG结处。
图5描绘了一个已淀积栅绝缘介质层112的示范AlGaN/GaN金属-2DEGTJ-FET的剖面示意图500。根据不同的实施例，栅绝缘介质层112或钝化层可以包含可生长或淀积在三族氮化物半导体阻挡层106上的介质（如氧化铝（Al2O3），氮化铝（AlN），氮化硅（SiN），二氧化硅（SiO2），氧化铪（HfO2）等）。另外，湿法刻蚀（如缓冲氧化刻蚀（BOE））或干法刻蚀技术可用作刻穿栅绝缘介质层112以暴露源接触区域（如源肖特基接触110区域）和漏接触区域（如欧姆接触层108区域）。
图6描绘了一个已形成栅电极602，源接触604（如源肖特基接触110区域）和漏接触（如欧姆接触层108区域）上互联的示范AlGaN/GaN金属-2DEGTJ-FET的剖面示意图600。例如，一个栅金属层114可以由单层或多层金属（如包括Al，Ti，Ni，Pt，Au，氮化钛（TiN），钛钨（TiW）等）组成。根据不同方面，栅金属层114可以淀积在栅绝缘介质层112，和进一步淀积在源接触区域（如源肖特基接触110区域）和漏接触区域（如欧姆接触层108区域）以形成如图6所示的源和漏互联。在其它示范例中，AlGaN/GaN金属-2DEGTJ-FET可以包括由绝缘介质材料如SiN，SiO2，Al2O3，聚酰亚胺等形成的钝化层116。
相应地，形成示范非限制性的包括源和欧姆漏处金属-2DEG隧穿结的TJ-FET的剖面示意图根据不同方面被描绘在图1至6。于是，如以上所述，器件制造可以由用台面刻蚀或离子注入进行的有源区定义工艺开始。漏欧姆接触（如欧姆接触层108）可以用金属淀积（如Ti，Al，Ni，Au等）接着快速热退火（如在850摄氏度下热退火35秒等）形成。源接触（如源肖特基接触110）可以用浅刻蚀及源金属淀积形成。源浅刻蚀应该刻入三族氮化物材料缓冲层104和刻穿三族氮化物半导体阻挡层106以保证暴露刻蚀区域侧壁处的2DEG以形成金属-2DEG直接接触于源肖特基接触110区域中。
一方面，源接触金属（如源肖特基接触110）最好使用相对较低功函数（如Ti，Al等）和好粘附性（如Ti，Cr，Ni，Pt等）的材料。根据一个实施例，Ti基的合金（如Ti/Au，或Ti/Al/Ti/Au）可以被使用。在另一个非限制性方面，一层薄（如几个纳米到几十纳米厚）的栅绝缘介质层112（Al2O3，SiN，SiO2，HfO2或这些介质材料的堆栈）可以被淀积（如使用原子层淀积或其它类似的如等离子增强化学气相淀积（PE-CVD），溅射等）。然后，在进一步的非限制性方面，栅电极602（如Ni，Ti，Pt和类似金属等）可以形成在栅绝缘介质层112上。注意，在具体的非限制性示范例中栅电极602和源接触604可能有些微的重迭（未显示出）。在其它非限制性示范例中，栅电极602和源接触604也可以是自对准的。
因此，如图1至图6所示，传统的欧姆源接触能由肖特基金属源（源肖特基接触110）所代替，肖特基金属源与刻入三族氮化物材料缓冲层104和刻穿三族氮化物半导体阻挡层106中的凹陷的侧壁处的2DEG紧密接触。因此，根据不同的方面，常关断型三族氮化物AlGaN/GaN金属-2DEGTJ-FET可以被实现。于是，根据不同的实施例，在正向漏偏压下源肖特基接触110与2DEG所形成的结处于自然反向偏置，使得即使采用容易漏电的缓冲层（如三族氮化物材料缓冲层104是容易漏电的）也可以有效阻隔缓冲层漏电。相应地，所披露的TJ-FET结构和器件可以针对缓冲层漏电提供自然阻隔能力。
另外，可以理解，在正向漏偏压和零栅压下，即使沟道里的2DEG密度足够导电，金属-2DEG结仍然处于反向偏置状态。所以有利的是，反向偏置的金属-2DEG结的势垒高度（BH）和势垒宽度（BW）足够高的情况下，通过反向偏置的金属-2DEG结的隧穿电流可以被忽略而器件处于关断状态。而当栅偏压变更为正的情况下，2DEG密度进一步增加，使得势垒高度在镜像电荷的作用下降低，势垒宽度在2DEG沟道电子能级下拉的情况下减小。当这两种效应大到一定程度时，就可以导致隧穿结的开启，因此有电流通过。相应地，常关断型三族氮化物场效应晶体管可以为所述的金属-2DEG隧穿结FET形式。
如上所述，于与源金属的肖特基接触（如源肖特基接触110）处，在高2DEG密度下，可以得到具有高隧穿系数的薄的隧穿势垒（金属半导体结处的耗尽区）。于是，栅偏压可以控制有效隧穿势垒厚度和势垒高度。例如在图7至10中所描述的通过二维模拟工具模拟出的器件工作原理。
图7描述了根据所公开主题的各方面使用二维模拟得出的示范非限制性的TJ-FET的导带能级随相对位置（X）变化的分布图。图8进一步描绘了根据所公开主题的各方面使用二维模拟得出的示范非限制性的TJ-FET的导带能级随相对位置（X）变化的分布图。在图7至图8中，X=0表示源-2DEG接触（如源肖特基接触110）的位置。注意在这两幅图中，标注702/802，704/804，706/806分别对应不同的偏压条件：702/802(VGS=-3V，VDS=10V)，704/804(VGS=0V，VDS=10V)和706/806(VGS=3V，VDS=10V)。
因此，图7至图8描述了模拟得出的2DEG沟道在不同VDS和VGS偏置下的导带能级分布。曲线702/802表示在VGS=-3V和VDS=10V下的导带能级分布。可以看出在这种情况下2DEG沟道处于夹断的状态。曲线704/804表示在VGS=0V和VDS=10V下的导带能级分布。在这种情况下，2DEG沟道虽然没有关断，但有效隧穿势垒厚度大于10纳米从而使得隧穿结处于关断的状态。因此金属-2DEGTJ-FET的工作模式在如曲线704/804所示的情况下属于增强型模式。曲线706/806表示在VGS=3V和VDS=10V下的导带能级分布。此时有效源隧穿势垒厚度小于1纳米而晶体管处于开启的状态。
根据不同的实施例，低关态漏电和大开态电流可以同时被获得。比如，在零栅压时（704/804），为10纳米厚的有效隧穿结势垒厚度大到可以有效阻隔从处于费米能级（Ef）810的源金属808（如源肖特基接触110）到2DEG沟道的电子隧穿电流。在零栅压时（704/804），只要2DEG密度不极端大，有效隧穿势垒厚度就将变大（如大于5nm）以及隧穿系数将变小，从而导致可以忽略的邃穿电流。因此，在这种状态下，示范器件可以说处于关断状态。而在3伏栅压下（706/806），有效势垒厚度可以小至1纳米，可提供足够高的隧穿系数及隧穿电流。所以，在高栅偏压下，2DEG密度更高，故有效势垒厚度更窄而隧穿系数及电流更大。故在这种状态下，示范器件可以说处在导通的状态。
另外，在示范非限制性的TJ-FET中，源金属-2DEG结处的肖特基势垒高度并不是固定的，而肖特基势垒减低效应也需要被考虑在内。例如，存在2DEG沟道里电子与源金属（如源肖特基接触110）里正镜像电荷间的镜像力。在这种镜像吸引力的作用下肖特基接触（如源肖特基接触110）附近的导带能级会被降低因此如图9所示相应的肖特基势垒高度也会变低。
图9更进一步描绘了根据所公开主题的各方面使用二维模拟得出的示范非限制性的TJ-FET的导带能级随相对位置（X）变化的分布图。在图9中考虑肖特基势垒减低效应902（虚线）与不考虑肖特基势垒减低效应904（实线）的TJ-FET在不同栅压（906，908，910）和VDS=0V下的导带能级分布均被提供，X=0表示源-2DEG接触的位置。可以看出在栅压越高，由2DEG沟道里电子所产生的肖特基接触（如源肖特基接触110）处的镜像力变得越强而肖特基势垒高度相应会越低。
由此可以得出影响2DEG沟道里电子密度的栅偏压同时也会影响与2DEG密度相关的肖特基势垒高度。例如，图10描绘了根据所公开主题的各方面制造的示范的AlGaN/GaN金属-2DEGTJ-FET（如制作在基本AlGaN/GaNHEMT结构上的TJ-FET）和使用二维模拟得出的示范的TJ-FET所展示的在不同栅偏压下测试得出和模拟得出的肖特基势垒高度（SBH）。实验测试肖特基势垒高度可由正向偏置源肖特基接触电流电压（I-V）随温度变化的关系所得出。可以看出如图9所示的肖特基势垒降低效应与实际器件性能的确匹配。
例如，在正的栅偏压下，2DEG沟道里电子密度增高而镜像力增强，导致肖特基势垒高度降低和隧穿系数增高。相应地，在负偏压下，2DEG沟道里电子密度降低或被耗尽，镜像力变弱使得肖特基能保持足够势垒高度以关断器件。
因此，TJ-FET结构（如参照1至6所述的制作在基本AlGaN/GaNHEMT上的TJ-FET示范例）与HEMT有着完全不同的栅控制机理。例如，传统HEMT依靠栅偏压耗尽或增加沟道里的2DEG来创造关断与导通状态。如前所述，三族氮化物异质结（如AlGaN/GaN）里的强极化效应使得制作常关断型HEMT变得困难。然而，在TJ-FET里，阈值电压是由栅控下的隧穿势垒宽度所决定。即使在高的2DEG密度下，TJ-FET的阈值电压也可以保持为正，因为隧穿结的导通需要高达9x1012每平方厘米的2DEG密度。
根据具体的非限制性实施例，所披露主题在商用AlGaN/GaNHEMTMOCVD法外延芯片（如在4英寸（111）硅衬底上）上制作常关断型金属-2DEGTJ-FET。例如，一方面，外延结构可以包括GaN缓冲层，一层2纳米AlN接口增强层，一层非掺杂17.5纳米Al0.26Ga0.74N阻挡层和一层2纳米非掺杂GaN覆盖层中的一层或多层。相应地，这种类型的起始芯片具有9x1012每平方厘米的2DEG密度，1600平方厘米每伏秒的电子迁移率和负2.1伏的阈值电压。
实验测试所得出的具体非限制性TJ-FET的各项性能描述在图11至图20内。根据披露主题的一个示范性TJ-FET可以获得在高至50伏正向漏偏压下保持109的导通关断电流比，在VGS=3.5V下230毫安培培每毫米的最大漏电流密度，正1.22伏的阈值电压，89毫伏每十倍的亚阈斜率（SS），2微米栅漏间距器件274伏和15微米栅漏间距器件557伏的反向击穿电压（BV）（击穿判据为0.1毫安培培每毫米漏电流）。在图16中，可以看出在示范非限制性示例中由于采用漏欧姆接触而不是肖特基漏接触，从而没有漏电压偏移效应。另外，图14所示的跨导在达到峰值后可以保持几乎稳定，显示出器件有很好的线性度。
相应地，图11至图20描述了根据披露主题的各方面的一个示范非限制性AlGaN/GaN金属-2DEGTJ-FET实验测试性能。图11描述了一个实验测试的示范非限制性的测试TJ-FET（1102）、示范的模拟TJ-FET（1104），和常规HEMT（1106）在VDS=10V下的ID-VGS性能。相关器件制造在相同类型的AlGaN/GaN芯片上，尺寸为栅宽WG=10m，栅长LG=2m和栅漏间距LGD=2m。从图11可以看出，实验测试结果1102与模拟计算结果1104在栅开启电压方面吻合。另外，其正的阈值电压显示出不同示范例的TJ-FET具有常关断型的工作模式。
TJ-FET（1102,1104）与HEMT（1106）不同的阈值电压清楚地显示出其不同的电流开启机理。例如，TJ-FET可以同时获得低至1x10-7毫安培培每毫米（如约1皮安（pA））的关断漏电和在VDS=3.5V下230毫安培培每毫米的最大漏电流。另外，TJ-FET1102/1104的电流导通关断比1108为109，比制造在同样外延芯片上的常规HEMT1106的电流导通关断比1110（106）约大了三个数量级。因此，这清楚地显示出了反向偏置源肖特基结优越的漏电抑制能力。图18列表示出了制造在同样衬底上的特定非限制性实施的AlGaN/GaNTJ-FET和HEMT的其它示范器件性能。
图12描绘了实验测试得出的示范非限制性TJ-FET在不同VDS下（标注为1202至1212）的ID-VGS性能。注意关断漏电可以在VDS从1伏到50伏下保持基本稳定。当VDS大过50伏时关断漏电ID才有所升高（如当栅绝缘层开始变得容易漏电时），从而显示出漏导致势垒降低（DIBL）效应可以被有效地限制住。
图13描绘了实验测试得出的示范非限制性TJ-FET在VDS=10V下使用线性坐标的ID-VGS性能。可看出TJ-FET的阈值电压为约正的1.22伏，使得TJ-FET是一种常关断型晶体管。图14描绘了实验测试得出的示范非限制性金属-2DEGTJ-FET在栅宽WG=10m，栅长LG=2m和栅漏间距LGD=2m时在VDS=10V下相应的跨导Gm-VGS性能。可看出，在这个示范例中，当VDS=10V时，在VGS等于2伏至3.5伏这个范围内，Gm可以稳定在100至105豪西每毫米，这显示出输入输出转移特性良好的线性度。
图15描绘了实验测试得出的示范非局限性TJ-FET1502和HEMT1504在栅宽WG=10m，栅长LG=2m和栅漏间距LGD=2m时的亚阈斜率（SS）-VDS性能。TJ-FET1502明显显示出比常规HEMT有更低的SS。图16描绘了实验测试得出的示范非限制性TJ-FET在栅宽WG=10m，栅长LG=2m和栅漏间距LGD=2m时的ID-VDS性能。
图17描绘了实验测试得出的示范非限制性TJ-FET在栅宽WG=10m，栅长LG=2m和栅漏间距LGD=2、5、10和15m在器件夹断状态下的ID-VDS性能，击穿漏电流判据为0.1毫安培培每毫米。可以看出在栅漏间距（2m）1702相对小的情况下，示范TJ-FET可以得到约为常规HEMT的两倍的击穿电压。这一部分归因于示范TJ-FET的夹断始于源隧穿结而HEMT夹断始于漏一侧的栅边沿。因此，TJ-FET的起始夹断区域与漏电极间的有效距离比HEMT长。当LGD更大时（5（1704），10（1706）和15（1708）m），示范TJ-FET（在LGD=2，5，10和15m时分别为274伏，369伏，521伏和557伏）与HEMT击穿电压的差距就会缩小。另外实验测试得出的示范非限制性TJ-FET的导通电阻（RON）在LGD=2，5，10和15m时分别为0.69，1.06，1.66和2.74豪欧姆平方厘米。
图18描绘了实验测试得出的示范非限制性TJ-FET1802与制造在同样AlGaN/GaN芯片上的常规HEMT1804间在不同LGD下的击穿电压对比。另外，图18列表显示1806了特定非限制性实现的AlGaN/GaNTJ-FET和制造在相同类型的衬底上的HEMT之间的示范期间性能对比。图19描绘了示范非限制性AlGaN/GaNTJ-FET在不同LGD下的导通电阻RON和击穿电压之间的折衷关系1900，与Si（1902），SiC（1904）和GaN（1906）理论极限的对比。图20描绘了实验测试得出的示范非限制性TJ-FET在栅宽WG=100m，栅长LG=2m和栅漏间距LGD=2m时的电流增益截止频率fT2004与功率增益截止频率fmax2002。例如，LG=2m时，最大fT为6.3GHz而最大fmax为15.3GHz。
虽然连同不同实施例已经描述了所公开主题，但是在不脱离所公开主体的情况下，其它类似的实施例也可以被采用，或可以作出一些修改与增加，但相关实施例在已描述的功能与类似性能方面与披露主题并不会有大的不同。
其它非限制性TJ-FET实施例
在其它非限制性实施例中，所公开主题采用金属同时作为漏和源电极。即，漏电极可以采用欧姆接触或是肖特基接触。漏欧姆接触可以避免漏肖特基接触所带来的电压偏移同时保有大的电流驱动能力，而漏肖特基接触可以提供反向漏阻隔能力。
图21描绘了根据所公开主题的进一步示范非限制性三族氮化物TJ-FET2100同时采用肖特基接触作为源电极（源肖特基接触2102）和漏电极（肖特基漏接触2104）的剖面示意图。为了方便说明，在非限制性下，图21采用与图1至6类似的命名方式以描绘上述例如有关图1至6的类似的功能特性或特征。采用与图1至6类似的技术术语，同时加强各个实施例的特征，图21描绘了肖特基漏TJ-FET2100的剖面图。相比图6中的欧姆漏TJ-FET600，肖特基漏TJ-FET2100可以包括金属漏电极。
如图21所示，对称的金属-2DEG源和金属-2DEG漏隧穿结FET在源2102和漏2104电极处均形成金属-2DEG结。金属层2106（如采用单层或多层Ti，Al，Cr，Ni，Pt，Au等中的一种或多种金属）被使用在源2102和漏2104电极中。在非限制性实施例中，预期的源2102和漏2104区域可以在金属淀积前采用干法或湿法刻蚀技术来刻蚀到半导体层104。根据所描述的不同示范例，这种源2102和漏2104金属电极会与2DEG肖特基接触从而形成源2102和漏2104接触。
应该被注意的是根据所公开主题的其它构造，安排，结构和实施例也是可行的。例如，已描述的示范TJ-FET采用横向器件结构和工作模式，其电流通过源金属-2DEG隧穿结和2DEG沟道。根据其它的示范例，TJ-FET也可以采用纵向的结构和工作模式，其漏电极是在2DEG沟道下方但（如通过非掺杂GaN隔离层，或浅掺杂加速层等）与2DEG沟道隔离开的导电层，如下所述。
根据进一步的非限制性实施例，隧穿结FET可以采用纵向结构，例如，漏电极与异质结下的氮化物半导体层接触。在这种非限制性实施例中，其电流通路可以包括横向地隧穿过金属-2DEG结和纵向地通过隔离层。可以理解的是纵向隧穿结FET器件去除如AlGaN/GaNHEMT的横向器件因栅与漏间的表面态所导致的电流崩塌问题。
作为进一步实例，图22-25描绘了根据所公开主题的实例的几种非限制纵向隧穿结型场效应晶体管（VTJ-FET）结构的截面图。例如，图22示出了一种纵向隧穿结型场效应晶体管（VTJ-FET）2200实例的截面图，该器件基于III-氮化物半导体材料且其漏电极位于初始芯片的正面。
采用与图1-6及图21相似的技术术语，同时突出该一系列实施方案的特征，图22描绘了衬底层2202（如硅，碳化硅，蓝宝石，或氮化镓等），该衬底层之上可形成III-氮化物材料层2204（如重掺杂的n-型氮化镓，其掺杂密度在1018cm-3范围或更高等）。根据非限制性方面，第一氮化物半导体层2206（例如，掺杂密度在1016cm-3范围的轻掺杂n-型氮化镓）可形成于III-氮化物材料层2204之上。进一步，第二氮化物半导体层2208（如未掺杂的氮化镓等）可形成于氮化物半导体层2206之上。根据进一步非限制实例，氮化物半导体阻挡层2210（如，AlXGa1-XN，0<X≤1）可形成于所述第二氮化物半导体层2208之上。可理解的是，极化电荷可由氮化物半导体材料的自发极化与压电极化产生，且该极化电荷位于第二氮化物半导体层2208与氮化物半导体阻挡层2210之间。
由于极化电荷的存在，二维电子气（2DEG）2212可形成于第二氮化物半导体层2208与氮化物半导体阻挡层2210之间附近。在进一步非限制实例中，源接触2214（如，肖特基接触）可形成于氮化物半导体阻挡层2210与第二氮化物半导体层2208的凹陷区之中。此外，根据进一步方面，介质层（如，栅绝缘介质层2216），例如氮化硅、氧化铝等，可形成于氮化物半导体阻挡层2210与源接触2214之上。
另一方面，VTJ-FET实例的非限制实施可包括栅接触层（如，栅金属层2218等），例如，镍/金金属堆栈层，其可形成于介质层之上（如，栅绝缘介质层2216）。在进一步实施例中，漏接触层2220，如，包括钛/铝/镍/金等任意组合的欧姆金属堆栈层，可形成于III-氮化物材料层2204的凹面之上。在另一实施例中，钝化或保护层（如，钝化层2222等），例如，包括氮化硅的钝化层，可形成于暴露的器件表面之上，例如III-氮化物材料层2204，第一氮化物半导体层2206，第二氮化物半导体层2208以及氮化物半导体阻挡层2210等中的一个或多个的暴露表面。
如另一实例，图23示出了一种隧穿结型场效应晶体管（VTJ-FET）2300实例的截面图，该VTJ-FET2300的漏极位于刻蚀后的衬底层背面。例如，根据一种特殊的非限制实施，图23所示的VTJ-FET2300可包括与VTJ-FET2200相似的结构，除了形成漏欧姆接触2302之外。相应地，为了易于解释以及非限制说明，图23采用与图22相似的参考符号以及/或名称来描述上述关于图1-6以及图22等的相似的功能特性或特征。
因此，针对VTJ-FET2300，漏接触层（如，漏欧姆接触2302），例如钛/铝/镍/金欧姆金属堆栈层，可形成于III-氮化物材料层2204背面。根据一个方面，漏接触层（如漏欧姆接触2302）也可接触衬底层2202所暴露的表面。可以理解的是，作为一种非限制实例，一种形成与漏接触层（如，漏欧姆接触2302）相关的凹陷区的方法为：采用具有掩膜的湿法或干法刻蚀以去除衬底层2202以及部分III-氮化物材料层2204。
作为VTJ-FET结构的进一步非限制实例，图24描绘了一种隧穿结型场效应晶体管（VTJ-FET）2400的截面图，该VTJ-FET2400的漏极（如，漏欧姆接触2402）位于III-氮化物材料衬底层2404底部。如上所述，为了易于解释以及非限制说明，图24采用与图22-23相似的参考符号以及/或名称来描述与上述关于图1-6以及图22-23等相似的功能性特性或特征。
相应地，图24所描绘的VTJ-FET2400采用III-氮化物材料衬底层2404作为衬底。例如，在一系列实施例中，VTJ-FET2400可采用一种重掺杂n-型氮化镓（如，掺杂密度在1018cm-3范围或更高的氮化镓等）III-氮化物材料衬底层2404。进一步，一种第一氮化物半导体层2406（如，一种掺杂密度范围为1016cm-3的轻掺杂n-型氮化镓）可形成于III-氮化物材料衬底层2404之上。一种第二氮化物半导体层2408（如，未掺杂氮化镓）可形成于第一氮化物半导体层2406之上。
另一方面，VTJ-FET2400可包括一种氮化物半导体阻挡层2410（如，一种由AlXGa1-XN组成的阻挡层，0<X≤1），该阻挡层2410可形成于第二氮化物半导体层2408之上，如上所述。进一步如上所述，可理解的是，极化电荷可由氮化物半导体材料的自发极化与压电极化产生，该极化电荷可位于第二氮化物半导体层2408与氮化物半导体阻挡层2410之间。由于极化电荷的存在，二维电子气（2DEG）2412可形成于第二氮化物半导体层2408与氮化物半导体阻挡层2410之间附近。更进一步，源接触2414（如，一种肖特基接触等）可形成于氮化物半导体阻挡层2410与第二氮化物半导体层2408的凹陷区之中。
此外，根据一系列实施例且如上进一步所述，一种栅绝缘介质层2416（例如氮化硅、氧化铝介质层等），可形成于氮化物半导体阻挡层2410与源接触2414之上。在多种非限制实施中，VTJ-FET2400可进一步包括一种栅极接触层（如，栅金属层2418等），如上所述该金属层（如，一种镍/金金属堆栈层）可形成于栅绝缘介质层2416之上。进一步，一种漏接触层（如漏欧姆接触2402），可形成于III-氮化物材料衬底层2404的背面（如，一种包括钛/铝/镍/金等任意组合的欧姆接触金属堆栈层）。在进一步非限制实施中，一种钝化或保护层（如，钝化层2422，如氮化硅等），可形成于一处或多处暴露的器件表面之上，例如氮化物半导体阻挡层2410。
在另一非限制VTJ-FET结构实例中，图25描绘了一种VTJ-FET2500实例的截面图，该器件包括一个槽形区域，且该槽形区域包含相关栅电极的一部分。例如，根据进一步非限制实例，图25所示的VTJ-FET2500可包括与VTJ-FET2200相似的结构，除了形成包括相关栅电极的一部分的槽形区域。相应地，为了易于解释以及非限制说明，图25采用与图22相似的参考符号以及/或名称来描述与上述关于图1-6以及图22与图23等相似的功能特性或特征。
作为一种实例，图25示出了VTJ-FET2500，该器件的一部分栅极层（如，栅金属化层2218，比如镍/金金属堆栈层等）形成于氮化物半导体阻挡层2210与一部分第二氮化物半导体层2008的凹面之上。此外，栅绝缘层（如，栅绝缘介质层2216，如氧化铝层等）可形成于第二氮化物半导体层2208、氮化物半导体阻挡层2210与栅接触层（如，栅金属化层2218）之间。在一种特别的非限制实例中，一种与栅接触层（如，栅金属化层2218）相关的槽形区域可通过例如采用具有掩膜的湿法或干法刻蚀去除部分氮化物半导体阻挡层2210以及部分第二氮化物半导体层2208实现。在进一步的示范实施例中，漏欧姆接触2220，例如包括Ti、Al、Ni和Au等的任意组合的欧姆金属堆栈层，可形成于III-氮化物材料层2204的凹面之上。
因此，可理解的是，针对分别如图23与图24所示的VTJ-FET2300与2400，部分栅接触层（如，栅金属化层2218与2418）也可形成于氮化物半导体阻挡层2210（对于VTJ-FET2400，为氮化物半导体阻挡层2410）与部分第二氮化物半导体层2208（对于VTJ-FET2400，为第二氮化物半导体层2408）的凹面之上。该结构的优点是，槽形栅电极可钳制（或固定）沿槽形区域的壁的电势，从而耗尽槽形栅电极与源电极之间的区域。因此，通过耗尽槽形栅电极与源电极之间的区域，可提高器件处于关断状态时的阻断能力。
相应地，所公开实例可提供隧穿结型场效应晶体管TJ-FET（如，常关型III-氮化物型AlGaN/GaN金属-2DEGTJ-FET600，2100，2200，2300，2400，2500等）。一方面，所述TJ-FET可包括衬底层（如，衬底102，2202，2404，等）。例如，如上所述，适用的衬底可包括蓝宝石，硅（111），碳化硅（SiC），氮化铝（AlN），或氮化镓，具有或不具有成核层，例如包含III-氮化物型材料的成核层。例如，在一种特别的非限制性实例中，TJ-FET可包括蓝宝石衬底。
此外，所述TJ-FET实例可包括：一种缓冲层（例如，III-氮化物材料缓冲层104，第一与第二氮化物半导体层2206/2208（2406/2408），等），该缓冲层布置或淀积于衬底层之上；以及一种阻挡层（如，III-氮化物半导体阻挡层106，氮化物半导体阻挡层2210/2410，等），且该阻挡层布置或沉积于所述缓冲层之上。相应地，所述缓冲层与所述阻挡层可形成一种异质结，该异质结位于上述缓冲层与阻挡层界面。此外，所述异质结可包括二维电子气导电沟道（例如，近似处于预期的栅极位置的二维电子气导电沟道）。
此外，所述TJ-FET实例可进一步包括一种靠近所述缓冲层的金属区域，且该金属区域近似处于预期的源极位置同时跨越部分异质结。例如，根据图6，21-25，33等以及相关描述，金属肖特基源接触（例如，肖特基源接触110，源接触2214/2414等）可淀积于缓冲层之上，且与二维电子气形成肖特基接触。因此，如上进一步所述，所述金属源接触与异质结处的二维电子气形成肖特基接触，可以说该金属源接触跨越所述异质结的一部分。
其它非限制TJ-FET实例可包括一种绝缘介质层（如，栅绝缘介质层112，栅绝缘介质层2216/2416等），且该绝缘介质层沉积在近似处于预期的栅极位置的所述阻挡层（例如，III-氮化物半导体阻挡层106，氮化物半导体阻挡层2210/2410，等）之上。在多种实例中，如上所述，栅电极（如，栅电极602，等）可形成于所述绝缘介质层（如，栅绝缘介质层112，栅绝缘介质层2216/2416，等）之上。
进一步如此处所述，所述栅极可进一步地部分覆盖近似处于预期的源极位置（如，所述金属肖特基源接触，肖特基源接触110，源接触2214/2414，等）的金属区域的一部分，且该栅电极与该金属区域通过绝缘介质层电学隔离。在另外的实例（如VTJ-FET2500）中，栅极可进一步至少部分填充通过刻蚀形成的位于部分阻挡层中的凹陷区域中。此外，根据如上所述的多种实例，TJ-FET的漏极可跨越部分异质结且至少于二维电子气形成欧姆接触或肖特基接触。在其它实例（如VTJ-FET）中，漏极可越过异质结与肖特基源极电学耦合。
在其它非限制实例中，可提供常关型金属-二维电子气结型场效应晶体管TJ-FET（如，一种常关型III-氮化物AlGaN/GaN金属-二维电子气TJ-FET2200，2300，2400，2500，3300，等），所述TJ-FET可包括位于一种第一氮化物半导体层（如，第一氮化物半导体层2206/2406）之上的一种第二氮化物半导体层（如，第二氮化物半导体层2208/2408）。作为进一步实例，所述TJ-FET可包括位于第二氮化物半导体层（如，第二氮化物半导体层2208/2408）之上的一种氮化物半导体阻挡层（如，氮化物半导体阻挡层2210/2410）；以及形成异质结，该异质结包括位于上述氮化物半导体阻挡层与第二氮化物半导体层之间的二维电子气（2DEG）。
在其它非限制实例中，所述TJ-FET可包括一个或多个金属源接触，所述源接触与金属-二维电子气TJ-FET相关且与二维电子气形成肖特基接触。在其它实施中，所述TJ-FET可包括一个或多个欧姆接触（如，漏欧姆接触2220/2302/2402等），或一个肖特基漏接触，该肖特基漏接触与一个或多个源极金属接触越过异质结电学耦合。
根据以上所描述的结构和器件，流程图34-35显示出了所公开主题的制造方法。为便于解释，制造方法被描述成一系列的方框，需要注意的是这些介绍和描述并不会被方框的次序所限制，有些方框的次序位置可能与描述的方框顺序不同。经由流程图描述的任何非时序的，分叉的，流程应当被理解为显示为不同的次序，分叉的方框以实现相同或类似的结构。此外，并不是所有展示出的方框都需要包括进此后所描述的制造方法。
示范方法
图26至33描述了示范非限制性VTJ-FET（例如，图22所描绘的示范VTJ-FET）的不同示范制造工艺阶段的各方面。需要注意的是各阶段是为了便于解释而被描述，而没有限制性。例如，这些展示或相关描述并不被数字，次序或缺少具体阶段所限制，有些阶段可能与已描述的阶段出现在不同的次序位置。另外，可设计出制造具体特征或实现具体功能的适合的可替代方案或安排来代替一个或多个相关步骤或者添加到其中。所以，接下来的描述仅仅是描述所公开的结构，器件和制作方法的可能方案的子集。
作为一种非限制实例，图26示出了一种初始芯片示例，包括：一种衬底2202，一种III-氮化物材料层2204，一种第一氮化物半导体层2206，一种第二氮化物半导体层2208，以及一种氮化物半导体阻挡层2210，例如，如之前图22所述。
如图27所示的进一步非限制实例，可定义一个或多个有源区，例如，通过干法刻蚀（如，采用氯气/氦气（Cl2He）感应耦合等离子体反应离子刻蚀（ICP-RIE）等）。一方面，干法刻蚀可选择性地去除部分位元元于有源区外的氮化物半导体阻挡层2210，第二氮化物半导体层2208，第一氮化物半导体层2206，以及III-氮化物材料层2204。进一步，在有源区外的其它区域，III-氮化物材料层2204的表面被暴露，其上形成有漏欧姆接触2220金属化。例如，在另一实例中，如图28所示，漏欧姆接触2220可通过金属淀积实现，如通过电子束蒸发钛/铝/镍/金等的任意组合（如，分别金属淀积厚度为20纳米/150纳米/50纳米/80纳米的钛/铝/镍/金），且伴随随后的快速热退火（RTA）（如，进行850摄氏度35秒热退火等）。
根据进一步实例，如图29所示，源极区域可被定义，例如，通过光刻胶层2902。例如，可在源极区域，去除氮化物半导体阻挡层2210以及部分第二氮化物半导体层2208，如在ICP-RIE系统中通过氯气/氦气等离子体干法刻蚀工艺。进一步，在为形成源接触2214金属化的准备中，刻蚀深度可预先设置为恰好达到第二氮化物半导体层2208以及暴露第二氮化物半导体层2208表面以及二维电子气2212（例如从图29所示的参考编号2904一侧）。在多种实例中，光刻胶层2902可保留在器件2900之上，直到源接触2214层淀积与剥离工艺之后。
在图30中，根据一种实例，源接触2214电极可通过金属淀积形成。例如，源接触2214电极可通过电子束蒸发金属源（如，铝源等）以淀积预定厚度（如，约30纳米）的金属来形成；该源极金属电极通过如图29所示的光刻胶层2902定义，且光刻胶可在后续的剥离工艺中去除。在多种实例中，源接触2214层可接触氮化物半导体阻挡层2210的边缘与第二氮化物半导体层2208，以及二维电子气2212。
如图31所示，且根据其它实例，一薄层（如，约10纳米等）栅绝缘介质层2216可通过如原子层淀积（ALD）或其它淀积方法（如，等离子增强化学气相淀积，溅射等）生成；且该栅绝缘介质层2216位于氮化物半导体阻挡层2210与源极2214或他们的一部分之上。如图31，栅绝缘介质层2216可覆盖氮化物半导体阻挡层2210与源极2214或他们的一部分。进一步实例，如图32所示，一种栅金属层2218可用于形成栅接触电极（如，通过淀积电子束蒸发的镍与金）等。如图33的进一步非限制实例，可淀积（如，通过等离子增强化学气相淀积）一种钝化层2222（如，一种氮化硅（SiNX）钝化层），以保护暴露的器件表面。
可理解的是，对于VTJ-FET2300与VTJ-FET2400，上述针对VTJ-FET2200的制造步骤也可适用，除了在VTJ-FET2300中形成漏欧姆接触2302以及在VTJ-FET2400中形成漏欧姆接触2402之外。因此，在制造VTJ-FET2300中，在形成漏欧姆接触2302之前，可形成凹陷区域；且在这些凹陷区域中，如图所示部分衬底2202与III-氮化物材料层2204可被去除。相应地，III-氮化物材料层2204的背表面可被暴露，以实现漏欧姆接触2302金属化。作为一个非限制实例，所述凹陷区域可通过感应耦合等离子体反应离子刻蚀（ICP-RIE）系统中氯气/氦气等离子体干法刻蚀实现。同样地，在制造VTJ-FET2400中，漏欧姆接触2402可直接形成于III-氮化物材料衬底层2404底部。
图34描绘了根据所公开主体的多个方面的形成一种TJ-FET（如，常关型III-氮化物AlGaN/GaN金属-二维电子气TJ-FET600，2100，2200，2300，2400，2500等）的非限制实现方法3400。例如，在步骤3402，如上关于图1-6所述，方法3400可包括：例如，在一种衬底层（如，衬底层102，2202，2204等）之上，淀积一种缓冲层（如，III-氮化物材料缓冲层104，第一与第二氮化物半导体层2206/2208（2406/2408）等）。例如，可包括在蓝宝石衬底，硅（111）衬底，碳化硅衬底，氮化铝衬底，或氮化镓衬底中一种或多种之上生长缓冲层。在步骤3402中，如上所述，淀积缓冲层可包括在具有III-氮化物成核层的衬底上生长缓冲层。
此外，在步骤3404，一种阻挡层（如，III-氮化物半导体阻挡层106，氮化物半导体阻挡层2210/2410等）可形成于缓冲层（如，III-氮化物材料缓冲层104，第一与第二氮化物半导体层2206/2208（2406/2408）等）之上，以形成一种包括二维电子气的异质结。例如，如上所述，所述铝镓氮/氮化镓（AlGaN/GaN）异质结可在所述二维电子气沟道中包括一种高密度载流子。
方法3400的进一步非限制实例，可与所述二维电子气形成一种金属源肖特基接触（例如，源肖特基接触110，源接触2214/2414等）。相应地，所述非限制方法3400中，所公开实施方案可具有此处所述的一种高密度二维电子气沟道，该二维电子气沟道与源极金属（例如，源肖特基接触110，源接触2214/2414等）形成肖特基接触，最终形成具有高隧穿系数的薄隧穿势垒（如，金属半导体结处的耗尽区）。
此外，在步骤3408，可完成制造TJ-FET器件的过程。例如，如上关于图1-6，21-23等所述，各种制造步骤可用于完成制造TJ-FET器件。例如，可进行各种刻蚀，淀积，钝化，光刻以及其它工艺步骤（清洗，检查，缺陷度量，等），如以上针对TJ-FET600，2100，2200，2300，2400，2500，3300等所述。例如，对于VTJ-FET2500，如图25所示，部分靠近栅电极2218的设计位置的阻挡层2210中可形成槽形区域。
进一步，方法3400可进一步包括生长一种栅绝缘介质层（如，栅绝缘介质112，栅绝缘介质层2216/2416等），且该栅绝缘介质层位于近似处于栅极的设计位置的阻挡层（例如，III-氮化物半导体阻挡层106，氮化物半导体阻挡层2210/2410等）之上。再一步，一种金属栅电极（如，栅电极602等）可形成于所述栅绝缘介质层（如，栅绝缘介质层112，栅绝缘介质层2214/2216，等）之上，以部分覆盖金属源肖特基接触的一部分。根据所述实例，该金属栅电极（如，栅电极602，等）与源极金属（如，肖特基源接触110，源接触2214/2414等）通过栅绝缘介质层（如栅绝缘介质层112，栅绝缘介质层2216/2416等）电学隔离。
在非限制方法3400的其它实例中，一种漏极接触（如欧姆接触层108，漏欧姆接触2220/2302/2402）可与二维电子气形成肖特基接触，漏极接触也可与二维电子气形成肖特基接触2104。例如，根据图22-23中的VTJ-FET，可越过异质结形成一种与金属肖特基源接触（如肖特基源接触110，源接触2214/2414等）相互电学耦合的漏极接触；该异质结可由一种阻挡层（例如，III-氮化物半导体阻挡层106，氮化物半导体阻挡层2210/2410等）与一种缓冲层（例如，III-氮化物材料缓冲层104，第一与第二氮化物半导体层2206/2208（2406/2408）等）形成。
图35描绘了进一步的根据所公开主题的多个方面且参考于图1至6中各种非限制性示范例（如常关断型三族氮化物AlGaN/GaN金属-2DEGTJ-FET600等）的TJ-FET制造（如制造常关断型三族氮化合物AlGaN/GaN金属-2DEGTJ-FET600等）的非限制性方法3500。例如，在3502处，器件可以隔离于异质结构之上。例如，如以上所述，图2描绘了通过台面刻蚀异质结构（102/104/106）以实现示范性有源区隔离工艺200，从而用于AlGaN/GaN金属-2DEGTJ-FET的制造。
非限制性方法3500可以进一步包括，在3504处，如上述有关图3所述的在异质结构上形成漏欧姆接触。例如，图3进一步描绘了完场作为漏欧姆接触的欧姆接触层108制备后的AlGaN/GaN金属-2DEGTJ-FET的剖面示意图300。在非限制性示范例中，欧姆接触层108可以制作在三族氮化物半导体阻挡层106之下（从而在三族氮化物半导体阻挡层106与三族氮化物材料缓冲层104之间的2DEG之下）。在进一步的非限制性示范例中，漏欧姆接触108可以包括一金属堆栈（如包括Ti，Al，Ni和Au等中的任意一种，或其它可以有效实现低电阻欧姆接触的混合物）。在另一个非限制性示范例中器件可以进过热退火处理（如在850摄氏度下热退火35秒）。根据不同的示范例，此处描述的欧姆接触层108可以有效避免使用漏肖特基接触所带来的电压偏移问题。
在进一步的非限制性示范例中，在3506处，非限制性方法3500可以进一步包括如前面所述的源刻蚀以暴露2DEG。进一步，在3508处方法3500可以包括形成与2DEG的源肖特基接触。例如，图4描绘了已完成源刻蚀和源肖特基接触110的AlGaN/GaN肖特基金属-2DEGTJ-FET示范例的剖面示意图。
在非限制性示范例中，为形成源刻蚀和源肖特基接触，如ICP-RIE的干法刻蚀技术或其它的刻蚀技术可被使用以形成刻穿三族氮化物半导体阻挡层106及定义源接触区域、凹槽或沟槽的低损伤及近似垂直侧壁的刻蚀。在进一步的示例中，源处的凹槽或沟槽可以通过约25纳米深以刻至GaN层（如三族氮化物材料缓冲层104）的刻蚀来实现以使得源金属可以直接与2DEG沟道的侧壁接触（如刻蚀到三族氮化物材料缓冲层104中距三族氮化物材料缓冲层104上表面约6纳米）。
然后，由单层或多层金属（如Ti，Al，Cr，Ni，Pt，Au等）组成的金属层（如源肖特基接触110）可以被淀积在三族氮化物材料缓冲层104上以与2DEG形成肖特基接触。例如，在具体的非限制性实施中，金属层（如源肖特基接触110）可以通过在凹槽或沟槽内淀积由Ti和Au或其它金属所形成的单层或多层金属层来实现。需要指出的是，在不同示范例中，隧穿结存在于金属-2DEG结处。
根据进一步非限制性方法3500，在3510处，栅绝缘介质层可淀积在制作中的TJ-FET上。在非限制性示例中，图5进一步描绘了完成栅绝缘介质层112之后的AlGaN/GaN金属-2DEGTJ-FET的剖面示意图500。根据不同的示范例，栅绝缘介质层112或钝化层可以包括淀积或生长在三族氮化物半导体隔离层106上的介质层（如Al2O3，AlN，SiN，SiO2，HfO2等）。进一步地，在具体的非限制性示范例中，栅绝缘介质层可以包括Al2O3层（如用ALD等生长的10纳米Al2O3层）。另外，在进一步示范例中，如缓冲氧化刻蚀（BOE）的湿法刻蚀或干法刻蚀技术可以被用作刻穿栅绝缘介质层112以暴露源接触区域（如源肖特基接触110区域）和漏接触区域（如作为漏欧姆接触的欧姆接触层108区域）。
另外，方法3500可以进一步包括在3512处在栅绝缘介质层上淀积栅垫。例如，图6描绘了已完成栅电极602和源接触604区域（如源肖特基接触110区域）和漏接触606区域（如漏欧姆接触108区域）上的互联的AlGaN/GaN金属-2DEGTJ-FET示范例的剖面示意图。如图6所示，栅金属层114可以由单层或多层金属（如包括Al，Ti，Ni，Pt，Au，TiN，TiW等）组成。
根据示范例，栅金属层114可以淀积在栅绝缘介质层112上，和进一步淀积在源接触区域（如源肖特基接触110区域）和漏接触区域（如欧姆接触层108区域）上以形成源和漏互联，如图6所示。在进一步实例中，在具体非限制性示范例中，栅电极602和源接触604（如源肖特基接触110区域）可以重迭（如重迭0.25微米）。然而，另外需要注意的是，栅电极602和源接触604是通过栅绝缘介质层112电隔离的。在其它示范性应用中，AlGaN/GaN金属-2DEGTJ-FET可以包括由绝缘介质材料（如SiN，SiO2，Al2O3，聚酰亚胺等）形成的钝化层116。
虽然连同各个附图的优选实施例已经描述了所公开主题，需要指出的是在不偏离所公开主题的情况下，还可以使用其它类似示范例或对所公开实施例进行修改或增加来实现所公开主题的相同功能。例如，所属领域的技术人员将认识到在本申请的各个实施例中所述的所公开主体的各个方面可应用于其它三族氮化物异质结，其它绝缘或半导体材料或衬底等。
例如，在各种方案中，所公开实例应用于III-氮化物型金属-二维电子气沟道隧穿结型场效应晶体管（TJ-FET）。如此所述，非限制性TJ-FET实例可包括：一种衬底层（如硅，蓝宝石，碳化硅，氮化镓，氮化铝等）；一种位于衬底层之上的III-氮化物成核层；一种位于成核层之上的III-氮化物型未掺杂缓冲层；一种位于缓冲层上方的III-氮化物未掺杂沟道层等。值得注意的是，所述沟道层可与III-氮化物缓冲层相同（如氮化镓），或该沟道层可与缓冲层不同（例如，当缓冲层选择铝镓氮时，沟道层可选择氮化镓）。此外，非限制性TJ-FET实例可包括一种具有帽层的III-氮化物型阻挡层；一种位于缓冲层与阻挡层异质结接口的二维电子气（2DEG）导电沟道；以及一种于2DEG沟道形成肖特基接触的金属源电极。
此外，进一步的方案，非限制性TJ-FET实例可包括：一种与二维电子气沟道形成欧姆接触的金属漏电极；一种位于所述阻挡层之上的绝缘介质层，且该介质层同样至少部分覆盖所述源电极。进一步，示范实施例可包括一种位于栅介质层之上的金属栅电极，且该栅介质层部分覆盖源电极但（可通过所述栅介质层）与源电极相互电学隔离，此外包括一种由介质材料形成的最终钝化层。
如上所述，设想了各种变型。例如，TJ-FET实例可包括一种凹陷进入沟道层以及沿凹陷区域侧壁暴露二维电子气沟道的源电极区域，例如使得源肖特基接触与二维电子气沿暴露的侧壁接触。此外，通过选择具有一定二维电子密度的初始外延芯片，所公开的TJ-FET可实现常关型或增强型工作模式且具有大于零的阈值电压。所公开的TJ-FET还可包括一种具有高密度的二维电子气沟道，且该二维电子气沟道与源电极形成肖特基接触，以实现具有高隧穿系数的薄隧穿势垒。如上所述，所公开TJ-FET可具有高的开态/关态电流比以及低关态漏电流，部分由于所述肖特基源极可提供一种自然反偏的肖特基结以抑制缓冲层漏电。
此外，所公开TJ-FET可包括一种漏欧姆接触，以形成一种不存在漏极偏压偏移的器件且同时提供低导通电阻。进一步，一方面，所诉漏极可与二维电子气沟道形成肖特基接触，而非欧姆接触，以提供漏极反向阻断能力。有利的是，在各种实例中，所公开方案可提供小的亚阈斜率，因为导电沟道的开启由隧穿过程决定，而不是由扩散过程决定。如上所述，多种实例也可抑制漏极诱生势垒降低效应，使得该器件特别适用于短沟道器件。
值得注意的是，根据各种实施例，相对于传统高电子迁移率晶体管（HEMT），所公开的TJ-FET可具有更高的关态击穿电压，因为耗尽过程开始于源极隧穿结而非靠近漏极一侧的栅电极。此外，多种实例可包括能高度伸缩且可易于实现小尺寸的源电极。因此，作为进一步优点，多种实例可与传统耗尽型HEMT以及/或MIS-HEMT（金属-绝缘层-半导体HEMT）集成于同一芯片，该类器件可用于实现：直接耦合型场效应晶体管逻辑电路；具有完全集成功率器件与逻辑/模拟功能模块的III-氮化物型智能功率集成电路。
如上所述，针对特定实例，电流可从源极至漏极沿横向路径流动，形成一种横向器件。电流也可从源极至漏极沿纵向路径流动且穿过异质结，该类器件被描述为纵向器件。
例如，一种实现于纵向结构的非限制器件实例可包括下列中的一种或多种：一种衬底层（如硅，蓝宝石，碳化硅，氮化镓，氮化铝等）；一种衬底层之上的III-氮化物成核层；一种成核层之上的重掺杂（如，以硅作为杂质）n-型III-氮化物半导体接触层；一种重掺杂n-型接触层之上的轻掺杂III-氮化物半导体间隔层；一种轻掺杂III-氮化物间隔层之上的未掺杂III-氮化物半导体沟道层；一种包括帽层的III-氮化物阻挡层；一种形成于所述沟道层与所述阻挡层异质结接口的二维电子气（2DEG）导电沟道。此外，实施例可包括：一种金属源电极，且该源电极与二维电子气沟道形成肖特基接触；一种与重掺杂接触层进行欧姆接触的金属漏电极；以及一种位于阻挡层之上的绝缘介质层，且所述介质层还覆盖源电极。
在多种实例中，一种金属栅电极可淀积于栅介质层之上，且该栅电极部分覆盖源电极但与源电极（通过所述栅介质层）相互电学隔离。此外，根据进一步实施例，栅电极可形成于槽形区域中，且该槽形区域被刻蚀至所述沟道层，或所述间隔层。与所述横向器件相似，纵向器件也可与传统HEMT与MIS-HEMT单片集成于同一芯片之上。
作为进一步的例子，可以想象得到其它为了和已展示实施例不同的层可以被加入这些层中。而在这些情况下，这些加入的层，在不影响的情况下，可以被视作已披露层的一部分。此外，一些会被实际制造工艺所伴生引入的非故意加入的层（如工艺污染物，氧化层，自然杂质等）也不会被视作独立的层。
在其它例子中，不同的工艺参数（如尺寸，形状，密度，密度分布，掺杂能量和剂量，工艺步骤时间和次序，工艺步骤增删，预先处理工艺步骤引入等）可能会被采用以优化已描述的结构，器件和制造方法。在任何情况下，描述于此的结构和器件，以及相应的制造方法在隧穿结场效应晶体管上均可以有多种应用。因此，所公开主题并不应该被任何已描述的示范例所限制，而应在宽度与范围被解释为与附加权利要求一致。

Claims (20)

1.一种隧穿结场效应晶体管(TJ-FET)，具有预期的源的位置、栅的位置和漏的位置，所述隧穿结场效应晶体管包括：
衬底，包括有淀积在衬底上的缓冲层和淀积在缓冲层上的阻挡层，缓冲层和阻挡层形成了在缓冲层和阻挡层的界面上的异质结；并且
金属区域，连接缓冲层，处于预期的源的位置，并且跨越一部分异质结，其中所述金属区域与异质结形成栅控的肖特基遂穿结。
2.根据权利要求1所述的隧穿结场效应晶体管，衬底包括蓝宝石，硅(111)，碳化硅(SiC)，氮化铝(AlN)或氮化镓中的至少一种。
3.根据权利要求1所述的隧穿结场效应晶体管，缓冲层淀积在衬底上的由三族氮化物所组成的一层成核层上。
4.根据权利要求1所述的隧穿结场效应晶体管，衬底包括蓝宝石，缓冲层包括非掺杂的GaN和阻挡层包括三族氮化物阻挡层。
5.根据权利要求1所述的隧穿结场效应晶体管，进一步包括：
绝缘介质层，淀积在处于预期的栅的位置的阻挡层上。
6.根据权利要求5所述的隧穿结场效应晶体管，进一步包括：
栅，淀积在绝缘介质层上。
7.根据权利要求6所述的隧穿结场效应晶体管，栅还部分覆盖一部分金属区域并且与该金属区域通过绝缘介质层电隔离。
8.根据权利要求7所述的隧穿结场效应晶体管，栅还至少部分填充了刻蚀一部分阻挡层形成的沟槽。
9.根据权利要求1所述的隧穿结场效应晶体管，异质结包括二维电子气(2DEG)导电沟道，其处于预期的栅的位置，其中所述隧穿结场效应晶体管的栅控的肖特基遂穿结响应于施加到栅极上的电压来产生遂穿电流。
10.根据权利要求9所述的隧穿结场效应晶体管，进一步包括：
漏，跨越一部分异质结并且与2DEG形成欧姆接触或肖特基接触中的至少一种。
11.一种常关断型金属二维电子气(金属-2DEG)隧穿结场效应晶体管(TJ-FET)，包括：
第二氮化物半导体层，淀积在第一氮化物半导体层上；
氮化物半导体阻挡层，淀积在第二氮化物半导体层上，并且在氮化物半导体阻挡层和第二氮化物半导体层之间的界面处形成异质结，该异质结包括二维电子气(2DEG)；并且
至少一个金属源接触，包括在金属二维电子气隧穿结场效应晶体管中并且跨越异质结与二维电子气形成肖特基接触，其中至少一个金属源接触响应于施加到金属二维电子气遂穿结场效应晶体管的栅极上的电压而在至少一个金属源接触和2DEG之间产生遂穿电流。
12.根据权利要求11所述的金属二维电子气隧穿结场效应晶体管，进一步包括越过异质结电学耦合至少一个金属源接触的欧姆接触或肖特基接触的漏接触中的至少一个。
13.一种形成具有至少一个源，一个栅，一个漏的设计位置的隧穿结场效应晶体管(TJ-FET)的方法，这种方法包括：
在衬底上淀积缓冲层；
在缓冲层上淀积阻挡层以形成包括有二维电子气(2DEG)的异质结；并且
形成与2DEG的遂穿结，包括形成跨越异质结与2DEG直接物理接触的金属源肖特基接触。
14.根据权利要求13的方法，淀积缓冲层包括在蓝宝石衬底，硅(111)衬底，碳化硅衬底，氮化铝衬底或氮化镓衬底中的至少一种上生长缓冲层。
15.根据权利要求13的方法，淀积缓冲层包括在具有三族氮化物成核层的衬底上生长缓冲层。
16.根据权利要求13的方法，进一步包括：
挖掉一部分处于栅的设计位置的阻挡层。
17.根据权利要求13的方法，进一步包括：
在处于栅的设计位置的阻挡层之上生长栅绝缘介质层。
18.根据权利要求17的方法，进一步包括：
在栅绝缘介质层上形成金属栅以部分覆盖金属源肖特基接触的一部分。
19.根据权利要求13的方法，进一步包括：
形成与二维电子气欧姆接触或肖特基接触的漏接触。
20.根据权利要求19的方法，形成漏接触包括越过异质结将漏接触与金属源肖特基接触电耦合。
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Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012003609A1 (en) 2010-07-06 2012-01-12 The Hong Kong University Of Science And Technology Normally-off iii-nitride metal-2deg tunnel junction field-effect transistors
JP5740643B2 (ja) * 2010-09-22 2015-06-24 国立研究開発法人産業技術総合研究所 電界効果トランジスタ
US20120280281A1 (en) * 2011-05-05 2012-11-08 National Semiconductor Corporation Gallium nitride or other group iii/v-based schottky diodes with improved operating characteristics
US8586993B2 (en) 2012-02-28 2013-11-19 Infineon Technologies Austria Ag Normally-off compound semiconductor tunnel transistor
EP2662884B1 (en) 2012-05-09 2015-04-01 Nxp B.V. Group 13 nitride semiconductor device and method of its manufacture
US8937336B2 (en) * 2012-05-17 2015-01-20 The Hong Kong University Of Science And Technology Passivation of group III-nitride heterojunction devices
JP2014072377A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP6064628B2 (ja) * 2013-01-29 2017-01-25 富士通株式会社 半導体装置
US9202903B2 (en) 2013-03-01 2015-12-01 Cree, Inc. Tunnel junction field effect transistors having self-aligned source and gate electrodes and methods of forming the same
US9570609B2 (en) 2013-11-01 2017-02-14 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet strained channel FETs and methods of fabricating the same
US9484423B2 (en) 2013-11-01 2016-11-01 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet III-V channel FETs
US9685345B2 (en) * 2013-11-19 2017-06-20 Nxp Usa, Inc. Semiconductor devices with integrated Schottky diodes and methods of fabrication
KR101758082B1 (ko) * 2013-12-30 2017-07-17 한국전자통신연구원 질화물 반도체 소자의 제조 방법
US9425312B2 (en) 2014-06-23 2016-08-23 International Business Machines Corporation Silicon-containing, tunneling field-effect transistor including III-N source
US9293523B2 (en) * 2014-06-24 2016-03-22 Applied Materials, Inc. Method of forming III-V channel
US9647098B2 (en) 2014-07-21 2017-05-09 Samsung Electronics Co., Ltd. Thermionically-overdriven tunnel FETs and methods of fabricating the same
US20160293596A1 (en) * 2015-03-30 2016-10-06 Texas Instruments Incorporated Normally off iii-nitride transistor
US20180190804A1 (en) * 2015-07-02 2018-07-05 The Regents Of The University Of California Gate-induced source tunneling field-effect transistor
CN106531788B (zh) * 2015-09-11 2019-10-18 中国科学院苏州纳米技术与纳米仿生研究所 GaN增强型遂穿HEMT及通过自对准实现GaN增强型遂穿HEMT的方法
CN105336605B (zh) * 2015-11-09 2018-05-11 江苏能华微电子科技发展有限公司 二极管用外延片及其制备方法
JP6107922B2 (ja) * 2015-11-30 2017-04-05 富士通株式会社 半導体装置
US9837523B2 (en) * 2015-12-23 2017-12-05 Synopsys, Inc. Tined gate to control threshold voltage in a device formed of materials having piezoelectric properties
WO2017201063A1 (en) * 2016-05-16 2017-11-23 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Metal nitride alloy contact for semiconductor
WO2018094619A1 (zh) * 2016-11-23 2018-05-31 华为技术有限公司 一种隧穿晶体管及其制备方法
CN106653837B (zh) * 2016-12-02 2019-09-13 电子科技大学 一种氮化镓双向开关器件
JP7195265B2 (ja) * 2016-12-06 2022-12-23 クロミス，インコーポレイテッド 集積化クランプダイオードを有する横型高電子移動度トランジスタ
US10622468B2 (en) * 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate
CN107170808A (zh) * 2017-05-24 2017-09-15 电子科技大学 一种逆阻型氮化镓器件
CN107170810B (zh) * 2017-05-24 2020-03-31 电子科技大学 一种逆阻型氮化镓器件
CN107248530B (zh) * 2017-06-15 2019-09-13 北京大学 一种二维材料/半导体异质结垂直隧穿晶体管及制备方法
CN107104140B (zh) * 2017-06-15 2019-09-13 北京大学 一种二维材料/半导体异质结隧穿晶体管及制备方法
GB2564482B (en) * 2017-07-14 2021-02-10 Cambridge Entpr Ltd A power semiconductor device with a double gate structure
TW201911583A (zh) 2017-07-26 2019-03-16 新唐科技股份有限公司 異質接面蕭特基二極體元件
WO2019055027A1 (en) * 2017-09-15 2019-03-21 Intel Corporation THIN-FILM TUNNEL EFFECT TRANSISTORS HAVING A RELATIVELY INCREASED WIDTH
US11373995B2 (en) 2017-09-29 2022-06-28 Intel Corporation Group III-nitride antenna diode
WO2019066972A1 (en) * 2017-09-29 2019-04-04 Intel Corporation GROUP III NITRIDE SCHOTTKY DIODES
US11424354B2 (en) 2017-09-29 2022-08-23 Intel Corporation Group III-nitride silicon controlled rectifier
CN107910369A (zh) * 2017-11-14 2018-04-13 电子科技大学 一种氮化镓异质结双向开关器件
CN107910364B (zh) * 2017-11-14 2020-07-31 电子科技大学 一种逆阻型氮化镓器件
JP6762977B2 (ja) * 2018-03-06 2020-09-30 株式会社東芝 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ
DE102018115728B4 (de) * 2018-06-29 2021-09-23 Infineon Technologies Ag Halbleitervorrichtung, die einen Siliziumcarbidkörper und Transistorzellen enthält
KR20240107341A (ko) * 2018-11-06 2024-07-09 더 리전츠 오브 더 유니버시티 오브 캘리포니아 초저 누설 전류를 갖는 마이크로-led
CN111354777A (zh) * 2018-12-24 2020-06-30 东南大学 一种低导通电阻的异质结半导体器件
CN110148626B (zh) * 2019-01-31 2020-08-04 西安交通大学 极化掺杂InN基隧穿场效应晶体管及其制作方法
US11121245B2 (en) 2019-02-22 2021-09-14 Efficient Power Conversion Corporation Field plate structures with patterned surface passivation layers and methods for manufacturing thereof
US11049960B2 (en) * 2019-03-06 2021-06-29 Texas Instruments Incorporated Gallium nitride (GaN) based transistor with multiple p-GaN blocks
US11955478B2 (en) 2019-05-07 2024-04-09 Cambridge Gan Devices Limited Power semiconductor device with an auxiliary gate structure
CN112289860B (zh) * 2019-07-24 2024-06-14 中国科学院苏州纳米技术与纳米仿生研究所 Ⅲ族氮化物增强型hemt器件及其制备方法
US11239802B2 (en) * 2019-10-02 2022-02-01 Wolfspeed, Inc. Radio frequency transistor amplifiers having engineered instrinsic capacitances for improved performance
CN110634946B (zh) * 2019-10-28 2023-04-28 中证博芯（重庆）半导体有限公司 一种增强型异质金属栅AlGaN/GaN MOS-HEMT器件及其制备方法
TWI794599B (zh) * 2020-03-24 2023-03-01 世界先進積體電路股份有限公司 高電子遷移率電晶體及其製作方法
US12131103B2 (en) * 2020-03-30 2024-10-29 Kla Corporation Semiconductor fabrication process parameter determination using a generative adversarial network
CN113497137A (zh) * 2020-04-07 2021-10-12 苏州捷芯威半导体有限公司 一种半导体器件及其制备方法
US11380767B2 (en) 2020-04-28 2022-07-05 Vanguard International Semiconductor Corporation High electron mobility transistor and fabrication method thereof
TWI740554B (zh) * 2020-06-29 2021-09-21 世界先進積體電路股份有限公司 高電子遷移率電晶體
CN113871476A (zh) * 2020-06-30 2021-12-31 世界先进积体电路股份有限公司 高电子迁移率晶体管及高压半导体装置
US20230197883A1 (en) 2020-07-15 2023-06-22 Cornell University Bottom tunnel junction light-emitting field-effect transistors
CN113972268B (zh) * 2020-07-23 2024-05-31 安徽长飞先进半导体有限公司 隧穿增强型垂直结构的hemt器件
CN113972266B (zh) * 2020-07-23 2024-10-01 安徽长飞先进半导体有限公司 隧穿增强型垂直结构的hemt器件
US11201234B1 (en) 2020-09-08 2021-12-14 Vanguard International Semiconductor Corporation High electron mobility transistor
CN112614890A (zh) * 2020-12-16 2021-04-06 西安电子科技大学 基于横向肖特基源隧穿结的全垂直场效应晶体管及方法
CN112614888A (zh) * 2020-12-16 2021-04-06 西安电子科技大学 基于横向肖特基源隧穿结的准垂直场效应晶体管及方法
CN112614884A (zh) * 2020-12-16 2021-04-06 西安电子科技大学 基于纵向肖特基隧穿发射结的半导体垂直igbt及制备方法
CN112614883A (zh) * 2020-12-16 2021-04-06 西安电子科技大学 基于横向肖特基隧穿发射结的半导体垂直igbt及制备方法
CN112599603A (zh) * 2020-12-16 2021-04-02 西安电子科技大学 基于纵向肖特基源隧穿结的准垂直场效应晶体管及方法
CN112909077B (zh) * 2021-02-07 2022-03-29 电子科技大学 一种双异质结极化增强的准纵向GaN HEMT器件
US12074202B2 (en) * 2021-11-09 2024-08-27 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same
DE102022207028A1 (de) 2022-07-11 2024-01-11 Robert Bosch Gesellschaft mit beschränkter Haftung Vertikales Galliumnitrid-Leistungshalbleiter-Bauelement
CN115863401B (zh) * 2023-03-01 2023-08-11 中芯越州集成电路制造(绍兴)有限公司 常闭型晶体管及其制备方法
KR102669698B1 (ko) * 2023-06-23 2024-05-28 주식회사 멤스 멀티 레이어 오믹전극
KR102669708B1 (ko) * 2023-06-23 2024-05-28 주식회사 멤스 접합특성을 조절할 수 있는 쇼트키 전극 및 이를 이용한 GaN cap층을 가지는 AlGaN/GaN 다이오드
CN116913977A (zh) * 2023-09-14 2023-10-20 广东致能科技有限公司 一种垂直型半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101320750A (zh) * 2007-06-06 2008-12-10 西安能讯微电子有限公司 Hemt器件及其制造方法
CN101604704A (zh) * 2008-06-13 2009-12-16 张乃千 Hemt器件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784035B2 (en) 2002-01-23 2004-08-31 Spinnaker Semiconductor, Inc. Field effect transistor having source and/or drain forming Schottky or Schottky-like contact with strained semiconductor substrate
CN1147010C (zh) * 2000-11-16 2004-04-21 中国科学院半导体研究所 自钝化非平面结三族氮化物半导体器件及其制造方法
EP2267783B1 (en) * 2001-07-24 2017-06-21 Cree, Inc. Insulating gate algan/gan hemt
KR100438895B1 (ko) 2001-12-28 2004-07-02 한국전자통신연구원 고전자 이동도 트랜지스터 전력 소자 및 그 제조 방법
US6974737B2 (en) 2002-05-16 2005-12-13 Spinnaker Semiconductor, Inc. Schottky barrier CMOS fabrication method
US7501669B2 (en) * 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
TWI258798B (en) * 2003-12-05 2006-07-21 Int Rectifier Corp III-nitride device passivation and method
US7504328B2 (en) 2004-05-11 2009-03-17 National University Of Singapore Schottky barrier source/drain n-mosfet using ytterbium silicide
US7859014B2 (en) * 2004-06-24 2010-12-28 Nec Corporation Semiconductor device
US20070194353A1 (en) 2005-08-31 2007-08-23 Snyder John P Metal source/drain Schottky barrier silicon-on-nothing MOSFET device and method thereof
TWM298777U (en) * 2006-02-23 2006-10-01 Arima Optoelectronics Corp Multi-layer superlattice high-power transistor
CN1937206A (zh) * 2006-10-16 2007-03-28 中国电子科技集团公司第五十五研究所 利用硼离子注入法实现氮化物半导体器件的有源区之间隔离的方法
WO2009076076A2 (en) 2007-12-10 2009-06-18 Transphorm Inc. Insulated gate e-mode transistors
US8390000B2 (en) * 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
WO2012003609A1 (en) 2010-07-06 2012-01-12 The Hong Kong University Of Science And Technology Normally-off iii-nitride metal-2deg tunnel junction field-effect transistors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101320750A (zh) * 2007-06-06 2008-12-10 西安能讯微电子有限公司 Hemt器件及其制造方法
CN101604704A (zh) * 2008-06-13 2009-12-16 张乃千 Hemt器件及其制造方法

Also Published As

Publication number Publication date
TWI505462B (zh) 2015-10-21
US20130092958A1 (en) 2013-04-18
TW201203541A (en) 2012-01-16
WO2012003609A1 (en) 2012-01-12
CN103026491A (zh) 2013-04-03
US8809987B2 (en) 2014-08-19

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