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CN102983116B - 半导体衬底、具有该半导体衬底的集成电路及其制造方法 - Google Patents

半导体衬底、具有该半导体衬底的集成电路及其制造方法 Download PDF

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CN102983116B CN201110263458.2A CN201110263458A CN102983116B CN 102983116 B CN102983116 B CN 102983116B CN 201110263458 A CN201110263458 A CN 201110263458A CN 102983116 B CN102983116 B CN 102983116B
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Abstract

本发明涉及半导体衬底、具有该半导体衬底的集成电路及其制造方法。根据本发明的用于含有具有背栅的晶体管的集成电路的半导体衬底，包括：半导体基底；在所述半导体基底上的第一绝缘材料层；在所述第一绝缘材料层上的第一导电材料层；在所述第一导电材料层上的第二绝缘材料层；在所述第二绝缘材料层上的第二导电材料层；在所述第二导电材料层上的绝缘埋层；以及在所述绝缘埋层上的半导体层，其中在所述第一导电材料层和第二导电材料层之间具有至少一个贯穿所述第二绝缘材料层以便连通所述第一导电材料层和第二导电材料层的第一导电通路，每一个第一导电通路的位置由要形成相应的一个第一组晶体管的区域限定。

Description

半导体衬底、具有该半导体衬底的集成电路及其制造方法
技术领域
本发明涉及半导体制造技术领域，更具体地说，涉及半导体衬底、具有该半导体衬底的集成电路以及它们的制造方法。
背景技术
通常，集成电路（IC）包含形成在衬底上的NMOS（n型金属-氧化物-半导体）晶体管和PMOS（p型金属-氧化物-半导体）晶体管的组合。为了提高超大规模集成电路的效率并降低其制造成本，持续的趋势是减小器件的特征尺寸，尤其是栅电极的长度。然而，栅电极长度的减小会导致短沟道效应，从而降低半导体器件和整个集成电路的性能。
绝缘体上硅（Silicon-on-Insulator，SOI）技术是在顶层硅和背衬底之间引入了一层埋氧化层（BOX）。由于埋氧化层的存在，实现了集成电路中元器件之间的完全的介质隔离，因此SOI-CMOS集成电路从本质上避免了体硅CMOS电路中的寄生闩锁效应。而完全耗尽型SOI器件的短沟道效应较小，能自然形成浅结，泄露电流较小。因此，具有超薄SOI和双栅的全耗尽SOI-MOSFET吸引了广泛关注。为了调整阈值电压和抑制短沟道效应，在SOI-MOSFET器件中的超薄氧化物埋层下形成接地层（ground plane，有时该层也用于接半导体层），并对该接地层进行低电阻化从而形成晶体管的背栅结构。然而，根据传统方法，为了将NMOSFET和PMOSFET的接地层连接到相应的电压源，需要额外的接触和布线，导致器件占用面积增加。
因此，需要改进的方法来将NMOSFET和PMOSFET的接地层连接到相应的电压源以减小器件占用面积。
发明内容
本发明的目的在于通过提供一种改进的半导体衬底、具有该半导体衬底的集成电路、以及它们的制造方法，使得可以在制造集成电路时不需要为每一个晶体管单独提供用于背栅的接触，从而减小晶体管的占用面积。
为了实现上述目的，根据本发明的第一方面，提供一种半导体衬底，用于在其上制造具有背栅的晶体管，所述半导体衬底包括：半导体基底；在所述半导体基底上的第一绝缘材料层；在所述第一绝缘材料层上的第一导电材料层；在所述第一导电材料层上的第二绝缘材料层；在所述第二绝缘材料层上的第二导电材料层；在所述第二导电材料层上的绝缘埋层；以及在所述绝缘埋层上的半导体层，其中在所述第一导电材料层和第二导电材料层之间具有至少一个贯穿所述第二绝缘材料层以便连通所述第一导电材料层和第二导电材料层的第一导电通路，每一个第一导电通路的位置由要形成相应的一个第一组晶体管的区域限定。
根据本发明的第二方面，提供一种用于在其上制造具有背栅的晶体管的半导体衬底，除了与根据本发明的第一方面的半导体衬底相同的结构之外，还包括：多个第一隔离结构，所述第一隔离结构的底面与所述第二绝缘材料层的下表面齐平并且顶面与所述半导体层的上表面齐平或略高，并且每一个要形成具有背栅的晶体管的区域由相邻的第一隔离结构限定。
根据本发明的第三方面，提供一种用于在其上制造具有背栅的晶体管的半导体衬底，除了与根据本发明第一方面的半导体衬底相同的结构之外，还包括：在所述第一绝缘材料层和所述第一导电材料层之间的另一导电材料层；以及在所述另一导电材料层和所述第一导电材料层之间的另一绝缘材料层，其中，在所述第二导电材料层和所述另一导电材料层之间具有多个贯穿所述另一绝缘材料层、第一导电材料层和第二绝缘材料层以连通所述第二导电材料层和所述另一导电材料层的第二导电通路，所述第二导电通路与第一导电材料层之间是电绝缘的，并且所述多个第二导电通路分成第一组和第二组，其中第一组包含一个第二导电通路，第二组中的每一个第二导电通路由要形成相应的一个第二导电类型的晶体管的区域限定。
根据本发明的第四方面，提供一种用于在其上制造具有背栅的晶体管的半导体衬底，除了与根据本发明的第三方面的半导体衬底相同的结构之外，还包括：多个第一隔离结构，所述第一隔离结构的底面与所述第二绝缘材料层的下表面齐平并且顶面与所述半导体层的上表面齐平或略高，其中每一个要形成具有背栅的晶体管的区域由相邻的第一隔离结构限定。
根据本发明的第五方面，提供一种集成电路，除了包括根据本发明的第二方面的半导体衬底之外，还包括：位于要形成具有背栅的晶体管的区域中的晶体管，所述晶体管包括第一组晶体管和第二组晶体管，所述晶体管的导电沟道位于所述半导体层中且其背栅由所述第二导电材料层形成；覆盖在所述半导体衬底和所述晶体管上的介质层；以及用于通过将所述第一导电材料层电连接到外部以将所述第一组晶体管的背栅电连接到外部的导电接触。
根据本发明的第六方面，提供一种集成电路，除了包括根据本发明的第四方面的半导体衬底之外，还包括：位于要形成具有背栅的晶体管的区域中的晶体管，所述晶体管包括第一组晶体管和第二组晶体管，所述晶体管的导电沟道位于所述半导体层中且其背栅由所述第二导电材料层形成；覆盖在所述半导体衬底和所述晶体管上的介质层；用于通过将所述第一导电材料电连接到外部以将所述第一组晶体管的背栅电连接到外部的第一导电接触；以及贯穿所述介质层、所述半导体层和所述绝缘埋层以到达所述第二导电材料层以便与所述第一组第二导电通路电连通的第二导电接触。
根据本发明的第七方面，提供一种制造半导体衬底的方法，该半导体衬底用于在其上制造具有背栅的晶体管，该方法包括如下步骤：提供半导体基底；在所述半导体基底上依次形成第一绝缘材料层、第一导电材料层和第二绝缘材料层；图案化所述第二绝缘材料层以形成贯穿所述第二绝缘材料层的至少一个通孔，每一个通孔的位置由要形成相应的一个第一组晶体管的区域限定；在所述第二绝缘材料层上沉积导电材料以形成第二导电材料层，使得所述第二导电材料层的导电材料填满每一个所述通孔以形成导电通路；在所述第二导电材料层上沉积绝缘埋层；以及在所述绝缘埋层上结合半导体层。
根据本发明的第十方面，提供一种制造半导体衬底的方法，该半导体衬底用于在其上制造具有背栅的晶体管，该方法包括如下步骤：提供半导体基底；在所述半导体基底上依次形成第一绝缘材料层、第一导电材料层和第二绝缘材料层；图案化所述第二绝缘材料层以形成贯穿所述第二绝缘材料层的多个第一通孔，所述第一通孔分为第一组和第二组，其中第一组包含一个第一通孔，第二组中的每个第一通孔的位置由要形成相应的一个第一组晶体管的区域限定；在所述第二绝缘材料层上沉积导电材料以形成第二导电材料层，使得所述第二导电材料层的导电材料填满每一个所述第一通孔以形成多个第一导电通路；图案化所述第二导电材料层，使得每个所述第一导电通路的至少一部分被所述第二导电材料层的一部分覆盖，并且覆盖每个所述第一导电通路的至少一部分的所述第二导电材料层的部分与所述第二导电材料层的其它部分分离；在所述第二导电材料层上沉积绝缘材料以形成第三绝缘材料层，使得所述第二导电材料层的分离的部分之间被所述第三绝缘材料层的绝缘材料填满；图案化所述第三绝缘材料层，使得保留在所述第一导电通路上方的所述第二导电材料层的部分暴露，并且形成多个第二通孔，每个第二通孔的位置由要形成相应的一个第二组晶体管的区域限定；在所述第三绝缘材料层上沉积导电材料以形成第三导电材料层，使得所述第二通孔被所述第三导电材料层的导电材料填满以形成第二导电通路，并且使得保留在所述第一导电通路上方的所述第二导电材料层上的所述暴露部分被所述第三导电材料层的导电材料填满以形成第三导电通路；在所述第三导电材料层上沉积绝缘埋层；以及在所述绝缘埋层上结合半导体层。
根据本发明的第十一方面，提供一种制造半导体衬底的方法，该半导体衬底用于在其上制造具有背栅的晶体管，该方法除了上述根据本发明的第十方面的方法步骤之外，还包括：形成多个第一隔离结构，所述第一隔离结构的底面与所述第二绝缘材料层的下表面齐平，并且顶面与所述半导体层的上表面齐平或略高，其中每一个要形成具有背栅的晶体管的区域由相邻的第一隔离结构限定。
使用根据本发明的方法制造的半导体衬底，在后续制造集成电路时不需要为每一个晶体管单独提供用于背栅的导电接触，而是，至少一些晶体管的背栅可以通过相应的导电通路连接到一个共同的互连层并且利用一个接触将该互连层连接到外部。因此，至少一些晶体管的占用面积可以大大减小，从而提高了晶片的利用率。在一个优选实施方式中，所有的nMOSFET的背栅通过一个共同的互连层经由一个导电接触连接到外部，而所有的pMOSFET的背栅通过另一个共同的互连层经由另一个导电接触连接到外部，从而在整个集成电路上仅仅需要形成两个用于背栅的接触，极大地提高了晶片的利用率。
通过阅读以下结合附图的详细描述，本发明的特征和优点将变得更加明显。
附图说明
图1示意性地示出了根据本发明的第一实施方式的包含具有背栅的晶体管的集成电路的剖面图。
图2-10示意性地示出了根据本发明的第一实施方式的制造用于包含具有背栅的晶体管的集成电路的各阶段的剖面图。
图11示意性地示出了根据本发明的第二实施方式的包含具有背栅的晶体管的集成电路的剖面图。
图12-16示意性示出了根据本发明的第二实施方式的制造用于包含具有背栅的晶体管的集成电路的各阶段的剖面图。
具体实施方式
以下结合附图描述本发明的示例性实施方式。附图是示意性的，并未按比例绘制，且只是为了说明本发明的实施例而并不意图限制本发明的保护范围。贯穿附图使用相同或类似的附图标记表示相同或类似的部件。为了使本发明的技术方案更清楚，本领域熟知的工艺步骤及器件结构在此省略。此外，在本说明书的上下文中，一个层位于另一个层上，既包括这两个层直接接触的情况，也包括这两个层之间插入有其它层或元件的情况。
<第一实施方式>
图1示出了根据本发明的第一实施方式的包含具有背栅的晶体管的集成电路10的示意性剖面图。
该集成电路10包括：半导体基底100；在半导体基底100上的第一绝缘材料层102；在第一绝缘材料层102上的第一导电材料层104；在第一导电材料层104上的第二绝缘材料层106；在第二绝缘材料层106上的第二导电材料层108；在第二导电材料层108上的第三绝缘材料层110；在第三绝缘材料层110上的第三导电材料层112；在第三导电材料层112上的绝缘埋层114；在绝缘埋层114上结合的半导体层116。
该集成电路10进一步包括贯穿第三绝缘材料层110以电连通第二导电材料层108和第三导电材料层112的通路（via）107，通路107位于将要形成相应晶体管的区域的下方。该集成电路10还包括贯穿第三绝缘材料层110、第二导电材料层108和第二绝缘材料层106以电连通第三导电材料层112和第一导电材料层104的通路，所述通路分为第一组通路1031和第二组通路1031’。第二组通路1031’为一个，并且第一组通路1031位于将要形成相应晶体管的区域的下方。在通路1031和1031’贯穿第二导电材料层108的地方，通路1031和1031’被绝缘材料环绕以便与第二导电材料层108电绝缘。
该集成电路10还包括形成在半导体层116上的晶体管。这些晶体管的导电沟道均形成于半导体层116中，且其背栅均由第三导电材料层112形成。作为例子，所述晶体管包括第一导电类型的晶体管113和第二导电类型的晶体管115。优选地，第一导电类型不同于第二导电类型。介质层118覆盖在半导体层116和所述晶体管上。
该集成电路10进一步包括用于电隔离各个晶体管的第一隔离结构111，以及第二隔离结构111’。隔离结构111和111’的下表面与第三绝缘材料层110的下表面齐平，且顶面与半导体层116的上表面齐平或略高。用于将第二导电材料层108电连接到外部的导电接触117可以贯穿介质层118和第二隔离结构111’，以到达第二导电材料层108的上表面。可替换地，导电接触117可以贯穿介质层118、半导体层116、绝缘埋层114、第三导电材料层112和第三绝缘材料层110以到达第二导电材料层108的上表面，同时借助第二隔离结构111’和第一隔离结构111与各个晶体管隔离开。
该集成电路10还包括导电接触119，该导电接触119贯穿介质层118、半导体层116、绝缘埋层114以到达第三导电材料层112，从而与第二组通路1031’电连通。导电接触119用于将第一导电材料层104电连接到外部。
当然，该集成电路10还包含各个晶体管的顶栅接触（未示出）和源/漏接触等。在本实施方式中，所述第一导电类型的晶体管例如是nMOSFET或pMOSFET，相应地，所述第二导电类型的晶体管例如是pMOSFET或nMOSFET。
在根据本实施方式的集成电路10中，第一导电类型的晶体管113的背栅（即第三导电材料层112）借助通路107、第二导电材料层108和导电接触117而被施加电压；第二导电类型的晶体管115的背栅（即第三导电材料层112）借助第一组通路1031、第一导电材料层104、第二组通路1031’和导电接触119而被施加电压。由此，不需要单独为每一个晶体管113和晶体管115制造背栅接触，从而减小了单个器件的占地面积，提高了晶片的利用效率。
这里需要说明的是，在本发明的其他实施例中，所有第一导电类型的晶体管113或者第二导电类型的晶体管115均可以被替换为一组需要施加特定背栅电压的晶体管，在这种情况下不需要对每组晶体管的导电类型进行限定，也就是说，每组晶体管不一定具有相同的导电类型，只要能够实现为每组特定的晶体管施加相同的背栅电压而不需要增加额外的导电接触即可。
下面将描述根据本发明的第一实施方式的集成电路10的制造方法。
首先，在半导体基底100上依次沉积第一绝缘材料层102、第一导电材料层104、以及第二绝缘材料层106，如图2所示。
然后，利用常规的光刻及蚀刻工艺对第二绝缘材料层106进行图案化，以在其中形成通孔（via hole）101，如图3所示。为了简明，图3中仅仅示出了一个通孔101，但实际上可以形成多个通孔101，每个通孔101位于将要形成一个具有背栅的第一导电类型的晶体管的区域下方。优选地，第一导电类型的晶体管为nMOSFET或pMOSFET。此外，还形成至少一个另外的通孔101’。优选地，在本发明的实施例中，形成一个另外的通孔101’。
接下来，在第二绝缘材料层106上沉积导电材料以形成第二导电材料层108使得第二绝缘材料层106中的通孔101和101’也被第二导电材料层108的导电材料填满，从而分别形成第一导电材料层104和第二导电材料层108之间的通路103和103’，如图4所示。
然后，利用常规的光刻和蚀刻工艺对第二导电材料层108进行图案化，使得所述通路103和103’中每一个的至少一部分被所述第二导电材料层108的一部分覆盖，并且覆盖所述通路103和103’中每一个的至少一部分的所述第二导电材料层108的部分与所述第二导电材料层108的其它部分分离，如图5所示。图5示出保留在所述通路103和103’上方的第二导电材料层108的部分分别与通路103和103’等宽。然而，本发明不限于此，保留在所述通路103和103’上方的第二导电材料层108的部分可以分别比通路103和103’更窄（如图5a所示）或更宽（如图5b所示），或者，保留在所述通路103和103’上方的第二导电材料层108的部分可以分别部分地覆盖通路103和103’（如图5c所示）。
接着，在该第二导电材料层108上沉积绝缘材料以形成第三绝缘材料层110，使得第二导电材料层的分离的部分之间被第三绝缘材料层110的绝缘材料填满。然后，利用常规的光刻及蚀刻技术图案化第三绝缘材料层110，使得保留在所述通路103和103’上方的第二导电材料层108的部分暴露，并且形成多个通孔105，如图6所示。每个通孔105位于将要形成一个具有背栅的第二导电类型的晶体管的区域下方。优选地，该第二导电类型不同于上述第一导电类型，即，第二导电类型的晶体管为pMOSFET或nMOSFET。优选地，第一导电类型的晶体管与第二导电类型的晶体管交替排列。
接下来，在第三绝缘材料层110上沉积导电材料以形成第三导电材料层112。同时，被蚀刻掉的第三绝缘材料层110的部分也被该导电材料填满，从而在通孔105的位置形成通路107并且在通路103、103’上方的所述暴露部分的位置处形成了与通路103、103’一起导电地连接第一导电材料层104和第三导电材料层112的通路，如图7所示。该第三导电材料层112可在后续的工艺步骤中用于形成晶体管的背栅。
然后，在第三导电材料层112上沉积绝缘埋层114，如图7所示。优选地，该绝缘埋层114为薄氧化物层。之后，在所述绝缘埋层114上结合半导体层116，如图8所示。具体来说，半导体层116可以通过例如SmartCutTM（智能剥离）技术结合到绝缘埋层114上，以形成绝缘体上半导体（SOI）结构。
可选地，在绝缘埋层114上结合半导体层116之后，采用本领域熟知的工艺形成多个第一隔离结构111以及第二隔离结构111’。优选地，第一隔离结构111和第二隔离结构111’均为浅沟槽隔离（STI）结构。优选地，第二隔离结构111’为一个。所述隔离结构111及111’的底面与第三绝缘材料层110的下表面齐平，并且顶面与半导体层116的上表面齐平或略高。将要形成晶体管的区域109位于相邻的第一隔离结构111之间，并且通路103’上方的通路借助第一隔离结构111与通路107和通路103上方的通路隔开。作为示例，如图9所示，通路103’位于两个相邻的第一隔离结构111之间，即，位于区域109’中。
在形成第一隔离结构111以及第二隔离结构111’之前或之后，可以通过离子注入在第三导电材料层112中进行低电阻化以形成背栅结构。
根据本发明的第一实施方式的用于制作包含具有背栅的晶体管的集成电路的方法，除了包括以上用于形成半导体衬底的步骤之外，还包括下面的步骤：
在通路103上方的相应区域109中形成第一导电类型的晶体管113；在通路107上方的相应区域109中形成第二导电类型的晶体管115，如图10所示。形成晶体管的工艺步骤在本领域中是公知的，为了突出本发明的特征和优点，因此在此不再对其详细描述。之后，使用本领域熟知的工艺步骤形成覆盖在第一和第二导电类型的晶体管和所形成的半导体衬底上的介质层118，以及形成各个晶体管的顶栅接触（在图中未示出）和源/漏极接触。而且，利用本领域熟知的工艺步骤，贯穿介质层118和第二隔离结构111’形成将第二导电材料层108连接到外部的导电接触117，由此导电接触117被包含在第二隔离结构111’中，并且经由第二导电材料层108将部分或全部的第一导电类型的晶体管113的背栅（即第三导电材料层112）连接到外部；还在通路103’上方的相应区域109’中贯穿介质层118、半导体层116及绝缘埋层114形成与通路103’电连通以便将第一导电材料层104连接到外部的导电接触119，由此该导电接触119能够经由第一导电材料层104将部分或全部的第二导电类型的晶体管115的背栅（即第三导电材料层112）连接到外部，如图1所示。
尽管在所示的实施方式中导电接触117形成在第二隔离结构111’中，但是本发明不限于此，本领域技术人员可以以任何合适的方式在任何合适的地方形成导电接触117，只要使其能够将第二导电材料层108电连接到外部即可。例如，导电接触117也可以形成在隔离结构之间，贯穿介质层118、半导体层116、绝缘埋层114、第三导电材料层112、第三绝缘材料层110到达第二导电材料层108。在形成导电接触117和/或119之前还可以由例如Ti、TiN或其组合形成接触衬里层。
<第二实施方式>
在上面描述的第一实施方式中，第一和第二导电类型的晶体管的背栅均通过其下方的导电材料层连接到外部，然而本发明不限于此，本发明还允许仅第一导电类型或仅第二导电类型的晶体管的背栅通过下方的导电材料层连接到外部。
图11示出了根据本发明的第二实施方式的包含具有背栅的晶体管的集成电路20的示意性剖面图。
该集成电路20包括：半导体基底200；在半导体基底200上的第一绝缘材料层202；在第一绝缘材料层202上的第一导电材料层204；在第一导电材料层204上的第二绝缘材料层206；在第二绝缘材料层206上的第二导电材料层208；在第二导电材料层208上的绝缘埋层214；在绝缘埋层214上结合的半导体层216。
该集成电路20进一步包括贯穿第二绝缘材料层206以电连通第二导电材料层208和第一导电材料层204的通路（via）203，通路203位于将要形成相应晶体管的区域的下方。
该集成电路20还包括形成在半导体层216上的晶体管。这些晶体管的导电沟道均形成于半导体层216中，且其背栅均由第二导电材料层208形成。作为例子，所述晶体管包括第一导电类型的晶体管213和第二导电类型的晶体管215。优选地，第一导电类型不同于第二导电类型。介质层218覆盖在半导体层216和所述晶体管上。
该集成电路20进一步包括用于电隔离各个晶体管的第一隔离结构211，以及第二隔离结构211’。隔离结构211和211’的下表面与第二绝缘材料层206的下表面齐平，且顶面与半导体层216的上表面齐平或略高。用于将第一导电材料层204电连接到外部的导电接触217可以贯穿介质层218和第二隔离结构211’，以到达第一导电材料层204的上表面。可替换地，导电接触217可以贯穿介质层218、半导体层216、绝缘埋层214、第二导电材料层208和第二绝缘材料层206以到达第一导电材料层204的上表面，同时借助第二隔离结构211’和第一隔离结构211与各个晶体管隔离开。
在借助导电接触217将第一导电材料层204电连接到外部的情况下，由于第一导电类型的晶体管213的背栅（即第二导电材料层208）与第一导电材料层204电连通，因此可以借助导电接触217通过从外部施加电压来控制晶体管213的背栅电压。由此，不需要单独为每一个晶体管213制造背栅接触，从而减小了单个器件的占地面积，提高了晶片的利用效率。不通过导电接触217被施加背栅电压的晶体管215可以利用常规技术来制作其背栅接触（如图11中针对第二导电类型的晶体管215示例性示出的导电接触220），这是本领域技术人员所熟知的，在此不再赘述。
当然，该集成电路20还包含各个晶体管的顶栅接触（未示出）和源/漏接触等。在本实施方式中，所述第一导电类型的晶体管例如是nMOSFET或pMOSFET，相应地，所述第二导电类型的晶体管例如是pMOSFET或nMOSFET。
这里需要说明的是，在本发明的其他实施例中，所有第一导电类型的晶体管213可以被替换为一组需要施加特定背栅电压的晶体管，在这种情况下不需要对该组晶体管的导电类型进行限定，也就是说，该组晶体管不一定具有相同的导电类型，只要能够实现为该组特定的晶体管施加相同的背栅电压而不需要增加额外的导电接触即可。
下面将描述根据本发明的第二实施方式的集成电路20的方法。
首先，在半导体基底200上依次沉积第一绝缘材料层202、第一导电材料层204、以及第二绝缘材料层206，如图12所示。
然后，利用常规的光刻及蚀刻工艺对第二绝缘材料层206进行图案化，以在其中形成多个通孔201，如图13所示，每一个通孔位于将要形成一个具有背栅的第一导电类型的晶体管的区域下方。优选地，第一导电类型的晶体管是nMOSFET或pMOSFET。
接下来，在第二绝缘材料层206上沉积导电材料以形成第二导电材料层208，使得在第二绝缘材料层206中形成的通孔201也被第二导电材料层208的导电材料填满，从而在第一导电材料层204和第二导电材料层208之间形成多个导电通路203，如图14所示。该第二导电材料层208可在后续的工艺步骤中用于形成晶体管的背栅。
之后，在第二导电材料层208上沉积绝缘埋层214。优选地，该绝缘埋层214为薄氧化物层。然后，在所述绝缘埋层214上结合半导体层216，如图15所示。具体来说，半导体层216可以通过例如SmartCutTM（智能剥离）技术结合到绝缘埋层214上，以形成绝缘体上半导体（SOI）结构。
可选地，在绝缘埋层214上结合半导体层216之后，采用本领域熟知的工艺形成多个第一隔离结构211以及第二隔离结构211’。优选地，第一隔离结构211和第二隔离结构211’均为STI结构。所述隔离结构211及211’的底面与第二绝缘材料层206的下表面齐平，并且顶面与半导体层216的上表面齐平或略高。将要形成第一导电类型的晶体管的区域209位于相邻的第一隔离结构211之间，并且相邻的区域209之间是要形成第二导电类型的晶体管的区域209”，所述区域209”也位于相邻的第一隔离结构211之间，如图16所示。优选地，该第二导电类型不同于上述第一导电类型，即，第二导电类型的晶体管是pMOSFET或nMOSFET。优选地，第一导电类型的晶体管与第二导电类型的晶体管交替排列。
在形成第一隔离结构211以及第二隔离结构211’之前或之后，通过离子注入，进行离子注入以在第二导电材料层208中进行低电阻化以形成背栅结构。
根据本发明的第二实施方式的用于制作包含具有背栅的晶体管的集成电路的方法，除了包括以上用于形成半导体衬底的步骤之外，还包括下面的步骤：
在所述区域209中形成第一导电类型的晶体管213，以及在所述区域209”中形成第二导电类型的晶体管215。形成晶体管的工艺步骤在本领域中是公知的，为了突出本发明的特征和优点，因此在此不再对其详细描述。
之后，使用本领域熟知的工艺步骤形成覆盖在第一和第二导电类型的晶体管和所形成的半导体衬底上的介质层218，以及形成各个晶体管的顶栅接触（在图中未示出）和源/漏极接触。而且，利用本领域熟知的工艺步骤，贯穿介质层218和第二隔离结构211’形成将第一导电材料层204连接到外部的导电接触217，由此导电接触217被包含在第二隔离结构211’中，并且经由第一导电材料层204将部分或全部的第一导电类型的晶体管213的背栅（即第二导电材料层208）连接到外部；还在每一个第二导电类型的晶体管215所在的由相邻的第一隔离结构211限定的区域中形成贯穿介质层218、半导体层216及绝缘埋层214以到达第二导电材料层208的导电接触220，如图11所示。为了简明，图11中仅示出了一个第二导电类型的晶体管215和相应的一个导电接触220，实际上可以存在多个第二导电类型的晶体管215和相应的导电接触220。每一个导电接触220用于将相应的一个第二导电类型的晶体管215的背栅（即第二导电材料层208）连接到外部。
尽管在所示的实施方式中导电接触217形成在第二隔离结构211’中，但是本发明不限于此，本领域技术人员可以以任何合适的方式在任何合适的地方形成导电接触217，只要使其能够将第一导电材料层204电连接到外部即可。例如，导电接触217也可以形成在隔离结构之间，贯穿介质层218、半导体层216、绝缘埋层214、第二导电材料层208、第二绝缘材料层206到达第一导电材料层204。在形成导电接触217之前还可以由例如Ti、TiN或其组合形成接触衬里层。
需要说明的是，在本发明中，在技术术语前面所使用的措辞“第一”、“第二”、“第三”、“第四”等等并不是对所述技术术语的限定，而仅是为了区分开这些技术术语。此外，为了便于描述，在本发明中将晶体管分为第一导电类型和第二导电类型，第一导电类型的晶体管被施加相同的背栅电压，而第二导电类型的晶体管被施加另一相同的背栅电压。然而，本发明不限于此，也可以根据需要利用一个导电接触将一些不同导电类型的晶体管的背栅连接到外部，即给一些不同导电类型的晶体管的背栅施加相同的电压，而利用另一个导电接触将另外的一些不同导电类型的晶体管的背栅连接到外部。也就是说，本发明可以根据器件要求对需要控制其背栅电压的晶体管进行分组。
工艺和材料：
在上面描述的各实施方式中，所涉及的各层的沉积可以采用本领域熟知的化学气相沉积（CVD）、物理气相沉积（PVD）、脉冲激光沉积（PLD）、原子层沉积（ALD）、等离子体增强原子层沉积（PEALD）或其他适合的工艺来完成；所涉及的光刻和蚀刻工艺可以采用本领域熟知的反应离子刻蚀（RIE）、电子回旋共振刻蚀（ECR）、感应耦合等离子体刻蚀（ICP）等来完成；所涉及的半导体基底100和200优选为硅晶片，当然，也可以根据需要选择其他任何合适的衬底；所述第一、第二、第三绝缘材料层优选为氧化物层；所述第一、第二、第三导电材料层优选为多晶硅层，并且可以通过离子注入被低电阻化，关于该离子注入，可以采用例如As、P等进行n型离子掺杂，或者采用例如In、B等进行p型离子掺杂，掺杂浓度通常为1018～1021cm-3；所述半导体层116、216的材料可以包含Si、SiGe、SiC和SiGeC中的一种或几种的组合；所述隔离结构中的隔离材料可采用氧化物、氮化物或其组合；用于形成导电接触117、119、217、220的材料可以为但不限于：Cu、Al、W、多晶硅或其组合。
尽管上文已经通过各示例性实施方式详细描述了本发明，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对本发明进行多种替换和变型。

Claims (21)

1.一种半导体衬底，用于在其上制造具有背栅的晶体管，所述半导体衬底包括：
半导体基底；
在所述半导体基底上的第一绝缘材料层；
在所述第一绝缘材料层上的第一导电材料层；
在所述第一导电材料层上的第二绝缘材料层；
在所述第二绝缘材料层上的第二导电材料层；
在所述第二导电材料层上的绝缘埋层；以及
在所述绝缘埋层上的半导体层，
其中在所述第一导电材料层和第二导电材料层之间具有至少一个贯穿所述第二绝缘材料层以便连通所述第一导电材料层和第二导电材料层的第一导电通路，每一个第一导电通路的位置由要形成相应的一个第一组晶体管的区域限定。
2.根据权利要求1所述的半导体衬底，进一步包括：
多个第一隔离结构，所述第一隔离结构的底面与所述第二绝缘材料层的下表面齐平并且顶面与所述半导体层的上表面齐平或高，并且
每一个要形成具有背栅的晶体管的区域由相邻的第一隔离结构限定。
3.根据权利要求1所述的半导体衬底，进一步包括：
在所述第一绝缘材料层和所述第一导电材料层之间的另一导电材料层；以及
在所述另一导电材料层和所述第一导电材料层之间的另一绝缘材料层，
其中，在所述第二导电材料层和所述另一导电材料层之间具有多个贯穿所述另一绝缘材料层、第一导电材料层和第二绝缘材料层以连通所述第二导电材料层和所述另一导电材料层的第二导电通路，所述第二导电通路与第一导电材料层之间是电绝缘的，并且
所述多个第二导电通路分成第一组和第二组，其中第一组包含一个第二导电通路，第二组中的每一个第二导电通路由要形成相应的一个第二导电类型的晶体管的区域限定。
4.根据权利要求3所述的半导体衬底，其中在所述第二导电通路周围，所述第二绝缘材料层向下延伸嵌入至所述第一导电材料层中，以便将所述第二导电通路与所述第一导电材料层进行电绝缘。
5.根据权利要求4所述的半导体衬底，进一步包括：
多个第一隔离结构，所述第一隔离结构的底面与所述第二绝缘材料层的下表面齐平并且顶面与所述半导体层的上表面齐平或高，
其中每一个要形成具有背栅的晶体管的区域由相邻的第一隔离结构限定。
6.根据权利要求1-5中的任一项所述的半导体衬底，其中所述半导体层包含选自下述中的一种或多种的组合：绝缘体上硅、绝缘体上硅锗、绝缘体上碳化硅和绝缘体上硅锗碳。
7.根据权利要求1-5中的任一项所述的半导体衬底，其中所述第一导电材料层、第二导电材料层均为掺杂的多晶硅层。
8.一种具有根据权利要求2所述的半导体衬底的集成电路，包括：
位于要形成具有背栅的晶体管的区域中的晶体管，所述晶体管包括第一组晶体管和第二组晶体管，所述晶体管的导电沟道位于所述半导体层中且其背栅由所述第二导电材料层形成；
覆盖在所述半导体衬底和所述晶体管上的介质层；以及
用于通过将所述第一导电材料层电连接到外部以将所述第一组晶体管的背栅电连接到外部的导电接触。
9.根据权利要求8所述的集成电路，其中所述导电接触介于相邻的第一隔离结构之间并且贯穿所述介质层、所述半导体层、所述绝缘埋层、所述第二导电材料层和所述第二绝缘材料层以到达所述第一导电材料层。
10.根据权利要求8所述的集成电路，其中所述半导体衬底还包括第二隔离结构，所述第二隔离结构的底面与所述第二绝缘材料层的下表面齐平，并且顶面与所述半导体层的上表面齐平或高；
其中所述导电接触贯穿所述介质层和其中一个第二隔离结构并且被包含在所述其中一个第二隔离结构中。
11.根据权利要求8-10中的任一项所述的集成电路，其中所述第一组和第二组晶体管分别为pMOSFET和nMOSFET，或者分别为nMOSFET和pMOSFET。
12.根据权利要求8-10中的任一项所述的集成电路，其中所述导电接触由Cu、Al、W或多晶硅形成。
13.一种具有根据权利要求4所述的半导体衬底的集成电路，包括：
位于要形成具有背栅的晶体管的区域中的晶体管，所述晶体管包括第一组晶体管和第二组晶体管，所述晶体管的导电沟道位于所述半导体层中且其背栅由所述第二导电材料层形成；
覆盖在所述半导体衬底和所述晶体管上的介质层；
用于通过将所述第一导电材料层电连接到外部以将所述第一组晶体管的背栅电连接到外部的第一导电接触；以及
贯穿所述介质层、所述半导体层和所述绝缘埋层以到达所述第二导电材料层以便与所述第一组第二导电通路电连通的第二导电接触。
14.根据权利要求13所述的集成电路，其中所述第一导电接触介于相邻的第一隔离结构之间并且贯穿所述介质层、所述半导体层、所述绝缘埋层、所述第二导电材料层和所述第二绝缘材料层以到达所述第一导电材料层。
15.根据权利要求13所述的集成电路，其中所述半导体衬底还包括第二隔离结构，所述第二隔离结构的底面与所述第二绝缘材料层的下表面齐平并且顶面与所述半导体层的上表面齐平或高；
其中所述第一导电接触贯穿所述介质层和其中一个第二隔离结构并且被包含在所述其中一个第二隔离结构中。
16.根据权利要求13-15中的任一项所述的集成电路，其中所述第一组和第二组晶体管分别为pMOSFET和nMOSFET，或者分别为nMOSFET和pMOSFET。
17.根据权利要求13-15中的任一项所述的集成电路，其中第一和第二导电接触由Cu、Al、W或多晶硅形成。
18.一种制造半导体衬底的方法，所述半导体衬底用于在其上制造具有背栅的晶体管，所述方法包括以下步骤：
提供半导体基底；
在所述半导体基底上依次形成第一绝缘材料层、第一导电材料层和第二绝缘材料层；
图案化所述第二绝缘材料层以形成贯穿所述第二绝缘材料层的至少一个通孔，每一个通孔的位置由要形成相应的一个第一组晶体管的区域限定；
在所述第二绝缘材料层上沉积导电材料以形成第二导电材料层，使得所述第二导电材料层的导电材料填满每一个所述通孔以形成导电通路；
在所述第二导电材料层上沉积绝缘埋层；以及
在所述绝缘埋层上结合半导体层。
19.根据权利要求18所述的方法，还包括：
形成多个第一隔离结构，所述第一隔离结构的底面与所述第二绝缘材料层的下表面齐平，并且顶面与所述半导体层的上表面齐平或高，并且每一个要形成具有背栅的晶体管的区域由相邻的第一隔离结构限定。
20.一种制造半导体衬底的方法，所述半导体衬底用于在其上制造具有背栅的晶体管，所述方法包括以下步骤：
提供半导体基底；
在所述半导体基底上依次形成第一绝缘材料层、第一导电材料层和第二绝缘材料层；
图案化所述第二绝缘材料层以形成贯穿所述第二绝缘材料层的多个第一通孔，所述第一通孔分为第一组和第二组，其中第一组包含一个第一通孔，第二组中的每个第一通孔的位置由要形成相应的一个第一组晶体管的区域限定；
在所述第二绝缘材料层上沉积导电材料以形成第二导电材料层，使得所述第二导电材料层的导电材料填满每一个所述第一通孔以形成多个第一导电通路；
图案化所述第二导电材料层，使得每个所述第一导电通路的至少一部分被所述第二导电材料层的一部分覆盖，并且覆盖每个所述第一导电通路的至少一部分的所述第二导电材料层的部分与所述第二导电材料层的其它部分分离；
在所述第二导电材料层上沉积绝缘材料以形成第三绝缘材料层，使得所述第二导电材料层的分离的部分之间被所述第三绝缘材料层的绝缘材料填满；
图案化所述第三绝缘材料层，使得保留在所述第一导电通路上方的所述第二导电材料层的部分暴露，并且形成多个第二通孔，每个第二通孔的位置由要形成相应的一个第二组晶体管的区域限定；
在所述第三绝缘材料层上沉积导电材料以形成第三导电材料层，使得所述第二通孔被所述第三导电材料层的导电材料填满以形成第二导电通路，并且使得保留在所述第一导电通路上方的所述第二导电材料层上的所述暴露部分被所述第三导电材料层的导电材料填满以形成第三导电通路；
在所述第三导电材料层上沉积绝缘埋层；以及
在所述绝缘埋层上结合半导体层。
21.根据权利要求20所述的方法，还包括：
形成多个第一隔离结构，所述第一隔离结构的底面与所述第二绝缘材料层的下表面齐平，并且顶面与所述半导体层的上表面齐平或高，
其中每一个要形成具有背栅的晶体管的区域由相邻的第一隔离结构限定。
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165839B2 (en) * 2012-03-13 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma protection diode for a HEMT device
US8836041B2 (en) * 2012-11-16 2014-09-16 Stmicroelectronics, Inc. Dual EPI CMOS integration for planar substrates
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10121718B2 (en) 2014-11-03 2018-11-06 Qorvo Us, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US20160343604A1 (en) 2015-05-22 2016-11-24 Rf Micro Devices, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10062583B2 (en) 2016-05-09 2018-08-28 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10079196B2 (en) * 2016-07-18 2018-09-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
JP7022112B2 (ja) 2016-08-12 2022-02-17 コーボ ユーエス，インコーポレイティド 性能を向上させたウェーハレベルパッケージ
JP7037544B2 (ja) 2016-08-12 2022-03-16 コーボ ユーエス，インコーポレイティド 性能を向上させたウエハレベルパッケージ
CN109844937B (zh) 2016-08-12 2023-06-27 Qorvo美国公司 具有增强性能的晶片级封装
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
TWI708329B (zh) 2017-03-20 2020-10-21 聯華電子股份有限公司 記憶體元件及其製作方法
US10490471B2 (en) 2017-07-06 2019-11-26 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
WO2019195428A1 (en) 2018-04-04 2019-10-10 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US12165951B2 (en) 2018-07-02 2024-12-10 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US12046570B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046483B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12125825B2 (en) 2019-01-23 2024-10-22 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923313B2 (en) 2019-01-23 2024-03-05 Qorvo Us, Inc. RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same
US12057374B2 (en) 2019-01-23 2024-08-06 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12074086B2 (en) 2019-11-01 2024-08-27 Qorvo Us, Inc. RF devices with nanotube particles for enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US12129168B2 (en) 2019-12-23 2024-10-29 Qorvo Us, Inc. Microelectronics package with vertically stacked MEMS device and controller device
CN111446202B (zh) * 2020-04-03 2023-07-14 长江存储科技有限责任公司 一种半导体器件隔离环的制造方法及半导体器件
WO2022186857A1 (en) 2021-03-05 2022-09-09 Qorvo Us, Inc. Selective etching process for si-ge and doped epitaxial silicon
CN115332309A (zh) * 2021-05-10 2022-11-11 无锡华润上华科技有限公司 双绝缘体上硅器件及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1409387A (zh) * 2001-09-18 2003-04-09 精工电子有限公司 制造半导体集成电路的方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041512A (ja) * 1996-07-23 1998-02-13 Denso Corp 半導体装置
JPH10308515A (ja) * 1997-05-09 1998-11-17 Sony Corp 半導体装置の製造方法および半導体装置
US6441436B1 (en) * 2000-11-29 2002-08-27 United Microelectronics Corp. SOI device and method of fabrication
JP2003332582A (ja) * 2002-05-13 2003-11-21 Toshiba Corp 半導体装置及びその製造方法
JP5098261B2 (ja) * 2005-12-09 2012-12-12 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
US7847351B2 (en) * 2008-04-11 2010-12-07 Texas Instruments Incorporated Lateral metal oxide semiconductor drain extension design
US8541819B1 (en) * 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1409387A (zh) * 2001-09-18 2003-04-09 精工电子有限公司 制造半导体集成电路的方法

Also Published As

Publication number Publication date
US8829621B2 (en) 2014-09-09
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