[go: up one dir, main page]

CN102655097B - 半导体封装结构及其制造方法 - Google Patents

半导体封装结构及其制造方法 Download PDF

Info

Publication number
CN102655097B
CN102655097B CN201110106224.7A CN201110106224A CN102655097B CN 102655097 B CN102655097 B CN 102655097B CN 201110106224 A CN201110106224 A CN 201110106224A CN 102655097 B CN102655097 B CN 102655097B
Authority
CN
China
Prior art keywords
chip
metal layer
support plate
semiconductor package
active face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110106224.7A
Other languages
English (en)
Other versions
CN102655097A (zh
Inventor
卓恩民
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
ADL Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ADL Engineering Inc filed Critical ADL Engineering Inc
Publication of CN102655097A publication Critical patent/CN102655097A/zh
Application granted granted Critical
Publication of CN102655097B publication Critical patent/CN102655097B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明是一种半导体封装结构及其制造方法。该半导体封装结构包括一芯片封装体与一重配线基板，该重配线基板设置于芯片封装体下，并与其电性连接。其中芯片封装体包括：具有一开口的一金属层；设置于开口上的一芯片，芯片的一背面与金属层的一上表面是朝向同一方向；以及一封胶体，覆盖芯片的背面与金属层的上表面，且使芯片的一主动面与部分金属层暴露于封胶体外，以让重配线基板与芯片电性连接。本发明利用对芯片先封装再与重配线基板结合，且芯片封装体内设有金属层位于与基板的接合面，可增加芯片封装体与基板之间的接合力以提高工艺良率。

Description

半导体封装结构及其制造方法
技术领域
本发明有关一种半导体封装技术，特别是一种半导体封装结构及其制造方法。
背景技术
于半导体封装工艺中，由于电子产品轻薄短小的趋势加上功能不断增多，使得封装密度随之不断提高，亦不断缩小封装尺寸与改良封装技术。如何开发以提高工艺良率与改善散热效率的封装技术一直为为此技术领域的重要课题。
发明内容
为了解决上述问题，本发明目的是提供一种半导体封装结构及其制造方法，以提高工艺良率与改善散热效率。根据本发明一方面提供一种半导体封装结构的制造方法，其特点是包括下列步骤：形成一芯片封装体以及提供一重配线基板于芯片封装体下方，并与芯片封装体电性连接。其中形成芯片封装体的步骤包括：提供一载板；形成一第一金属层形成于载板的一上表面；形成至少一开口于第一金属层上，以露出部分载板；设置一芯片于露出的部分载板上，其中芯片的一有源面是朝向载板；形成一封胶体覆盖芯片与第一金属层；以及移除载板以露出芯片的有源面及第一金属层。
根据本发明另一方面提供一种半导体封装结构的制造方法，其特点是包括下列步骤：形成一芯片封装体以及提供一重配线基板于芯片封装体下方，并与芯片封装体电性连接。其中形成一芯片封装体，其步骤包括：提供一载板；设置一芯片于载板上，其中芯片的一有源面是朝向载板；形成一第一金属层覆盖芯片与载板；形成一封胶体覆盖芯片与第一金属层；以及移除载板以露出芯片的有源面及第一金属层。
根据本发明又一方面提供一种半导体封装结构，其特点是包括：一芯片封装体，包括：一第一金属层，具有一开口；一芯片位于开口上，其中芯片的一背面与第一金属层的一上表面是朝向同一方向；以及一封胶体，覆盖芯片的背面与第一金属层的上表面，且芯片的一有源面与第一金属层的一下表面是露出于封胶体。以及一重配线基板设置于芯片封装体下方，并与芯片的有源面电性连接。
本发明的有益技术效果是：利用对芯片先封装再与重配线基板结合，且芯片封装体内设有金属层位于与基板的接合面，这样可增加芯片封装体与基板之间的接合力以提高工艺良率及可增加芯片的散热效率，并可提高EMI遮蔽效果。
以下将配合附图对本发明的较佳实施例详加说明，当可更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1为本发明一实施例的半导体封装结构的制造方法的结构剖视图。
图2A、图2B、图2C、图2D、图2E、图2F为本发明一实施例的半导体封装结构的结构剖视图。
图3A、图3B为本发明不同实施例的半导体封装结构的结构剖视图。
图4A、图4B、图4C、图4D、图4E、图4F、图4G为本发明一实施例的半导体封装结构的结构剖视图。
具体实施方式
其详细说明如下，所述较佳实施例仅做一说明非用以限定本发明。
请参考图1，图1为本发明一实施例的半导体封装结构的制造方法的结构剖视图。如图所示，半导体封装结构的制造方法包括下列步骤：形成一芯片封装体100以及提供一重配线基板200于芯片封装体100下方，并使重配线基板200与芯片封装体100电性连接。
接续上述，于一实施例中，形成芯片封装体100的步骤如图2A至图2E所示。首先，如图2A，提供一载板110，并形成一第一金属层120形成于载板110的一上表面112。于一实施例中，第一金属层120包括但不限于一导电金属薄膜，且第一金属层120是以压合方式设置于载板110上，另可以理解的是，除单层结构之外，第一金属层120亦可为复合膜层由多层金属层堆叠而成。接着，请参考图2B，形成至少一开口122于第一金属层120上，以露出部分载板110的上表面112。而形成开口122的方法包括干膜曝光显影的方式。接着，如图2C所示，设置一芯片130于露出的部分载板110上，其中芯片130的一有源面132是朝向载板110，芯片130的一背面134是背向载板110。之后，请参考图2D，形成一封胶体140覆盖芯片130与第一金属层120。再接着，移除载板110以露出部分芯片130及第一金属层120，例如芯片130的有源面132及第一金属层120的下表面123，如图2E所示。最后，如图2F所示，将所提供的重配线基板200设置于芯片封装体100下方，并使重配线基板200与芯片130的有源面132电性连接。
于一实施例中，第一金属层120亦可利用沉积或电镀方式形成于载板110的上表面112上。此外，请参考图3A，于又一实施例中，在形成封胶体140包覆芯片130之前，还包括以形成一第二金属层125覆盖芯片130的一背面134。亦或者，如图3B所示，第二金属层125还包括覆盖芯片130的一侧面135，其中第二金属层125与第一金属层120可为相同材质。通过金属层对芯片的覆盖，可提升EMI遮蔽的功效。此外，金属层的设置亦可增加不同材质之间的接合力，例如增加封装体140与重配线基板200之间的接合力。
利用上述实施例的制作方法所形成的结构如图2F所示。如图所示，半导体封装结构包括：一芯片封装体100以及一重配线基板200。其中芯片封装体100包括：一第一金属层120，其具有一开口122，其中第一金属层120的材质包含但不限于铜。一芯片130设置于开口122上，其中芯片130的一背面134与第一金属层120的一上表面121是朝向同一方向。以及一封胶体140覆盖芯片130的背面134与第一金属层120的上表面121，且芯片130的一有源面132与第一金属层120的一下表面123露出于封胶体140；以及一重配线基板200，设置于芯片封装体100下方，并与芯片130的有源面132电性连接。
接续上述，于一实施例中，重配线基板200包括多个内电接垫210、多个外电接垫212与多个内连接线路220，其中每一内连接线路220一端连接内电接垫210，一另端连接外电接垫212。且如图所示，内电接垫210与芯片130的有源面132电性连接。而多个焊球230设置于重配线基板200的外电接垫212上，以供与外界装置电性连接。于一实施例中，重配线基板200为重配线薄膜基板。
于一实施例中，如图3A所示，芯片封装体100还包括一第二金属层125，设置于芯片130的背面134。于又一实施例中，如图3B所示，第二金属层125还包括覆盖芯片130的侧面135，且第一金属层120与第二金属层125可为相同材质，例如铜。请继续参考图3B，其中重配线基板200还包括至少一接地线路222，连接第一金属层120与内连接线路220。通过金属层覆盖芯片，不仅提供遮蔽及良好的接合力，亦可改善芯片散热问题。
于又一实施例中，形成芯片封装体100的步骤亦可如图4A至图4D所示。与上述实施例不同之处在于先设置芯片于载板上，再形成第一金属层覆盖芯片，其详细述如下。首先，如图4A，提供一载板110。接着，设置一芯片130于载板110上，其中芯片130的一有源面132是朝向载板110，芯片130的一背面134是背向载板110。接着，请参考图4B，形成一第一金属层120覆盖芯片130，包括但不限于覆盖芯片130的背面134、侧面135与载板110。接着，如如图4C所示，形成一封胶体140覆盖芯片130与第一金属层120。再接着，移除载板110以露出芯片130的有源面132及第一金属层120的下表面123，如图4D所示。于一实施例中，第一金属层120可利用沉积或是电镀方式形成，若以电镀方式形成，则在形成第一金属层120之前，还包括以溅镀方式形成一金属接合层126，例如镍，覆盖芯片130与载板110，则移除载板110后如图4E所示，会露出金属接合层126与芯片130的有源面132。其后，如同图4F所示，将所提供的重配线基板200设置于芯片封装体100下方，并使重配线基板200与芯片130的有源面132电性连接。如图4G所示，亦可如上述实施例中所述，重配线基板200可包括至少一接地线路222连接第一金属层120与内连接线路220。
综合上述，本发明一实施例的一种半导体封装结构及其制造方法，利用对芯片先封装在再重配线基板结合，且芯片封装体内设有第一金属层位于与基板的接合面，可增加芯片封装体与基板之间的接合力以提高工艺良率。此外，金属层可增加芯片的散热效率，并可提高EMI遮蔽效果。
以上所述的实施例仅是为了说明本发明的技术思想及特点，其目的在使熟悉本技术的人员能够了解本发明的内容并据以实施，当不能以的限定本发明的专利范围，即凡是根据本发明所揭示的精神所作的等同的改变或替换，仍应涵盖在本发明的专利范围内。

Claims (19)

1.一种半导体封装结构的制造方法，其特征在于包含下列步骤：
形成一芯片封装体，其步骤包含：
提供一载板；
形成一第一金属层于该载板的一上表面；
形成至少一开口于该第一金属层上，以露出部分该载板的该上表面；
设置一芯片于露出的部分该载板上，其中该第一金属层的一侧面与该芯片的一侧面的一部分彼此接触，其中该芯片的一有源面朝向该载板；
形成一封胶体覆盖该芯片与该第一金属层；以及
移除该载板以露出该芯片的该有源面及该第一金属层；以及
提供一重配线基板于该芯片封装体下方，并使该重配线基板与该芯片的该有源面电性连接。
2.根据权利要求1所述的半导体封装结构的制造方法，其特征在于，形成该开口的方式包含干膜曝光显影的方式。
3.根据权利要求1所述的半导体封装结构的制造方法，其特征在于，该第一金属层为一导电金属薄膜，且该第一金属层以压合方式设置于该载板上。
4.根据权利要求1所述的半导体封装结构的制造方法，其特征在于，该第一金属层以沉积或电镀方式形成于该载板的该上表面。
5.根据权利要求1所述的半导体封装结构的制造方法，其特征在于，在形成该封胶体之前，还包含形成一第二金属层覆盖该芯片相对于该有源面的一背面。
6.根据权利要求5所述的半导体封装结构的制造方法，其特征在于，该第二金属层还包含覆盖该芯片的该侧面中未与该第一金属层接触的部分。
7.一种半导体封装结构的制造方法，其特征在于包含下列步骤：
形成一芯片封装体，其步骤包含：
提供一载板；
设置一芯片于该载板上，其中该芯片的一有源面朝向该载板；
形成一第一金属层覆盖该芯片与该载板；
形成一封胶体覆盖该芯片与该第一金属层；以及
移除该载板以露出该芯片的该有源面及该第一金属层；以及
提供一重配线基板于该芯片封装体下方，并使该重配线基板与该芯片的该有源面电性连接。
8.根据权利要求7所述的半导体封装结构的制造方法，其特征在于，该第一金属层以沉积或电镀方式形成于该载板的一上表面。
9.根据权利要求7所述的半导体封装结构的制造方法，其特征在于，在形成该第一金属层之前，还包含以溅镀方式形成一金属接合层覆盖该芯片与该载板。
10.根据权利要求7所述的半导体封装结构的制造方法，其特征在于，该第一金属层覆盖该芯片的一侧面以及覆盖该芯片相对于该有源面的一背面。
11.一种半导体封装结构，其特征在于包含：
一芯片封装体，包含：
一第一金属层，具有一开口；
一芯片，位于该开口上，其中该第一金属层的一侧面与该芯片的一侧面的一部分彼此接触，其中该芯片的背面与该第一金属层的上表面朝向同一方向；以及
一封胶体，覆盖该芯片的该背面与该第一金属层的该上表面，且该芯片的一有源面与该第一金属层的一下表面露出于该封胶体；以及
一重配线基板，设置于该芯片封装体下方，并与该芯片的该有源面电性连接。
12.根据权利要求11所述的半导体封装结构，其特征在于，还包含一第二金属层，设置于该芯片的该背面与该芯片的该侧面中未与该第一金属层接触的部分的至少其中之一上。
13.根据权利要求12所述的半导体封装结构，其特征在于，该第二金属层与该第一金属层为相同材质。
14.根据权利要求11所述的半导体封装结构，其特征在于，该重配线基板包含多个内电接垫、多个外电接垫与多个内连接线路，其中每一该内连接线路一端连接该内电接垫，另一端连接该外电接垫，其中这些内电接垫与该芯片的该有源面电性连接。
15.根据权利要求14所述的半导体封装结构，其特征在于，还包含多个焊球设置于该重配线基板的这些外电接垫上。
16.根据权利要求14所述的半导体封装结构，其特征在于，该重配线基板还包含至少一接地线路，连接该第一金属层与该内连接线路。
17.根据权利要求11所述的半导体封装结构，其特征在于，该第一金属层为一导电金属薄膜。
18.根据权利要求17所述的半导体封装结构，其特征在于，该第一金属层由多层金属层堆叠而成。
19.根据权利要求11所述的半导体封装结构，其特征在于，该重配线基板为重配线薄膜基板。
CN201110106224.7A 2011-03-04 2011-04-18 半导体封装结构及其制造方法 Active CN102655097B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW100107294A TWI462201B (zh) 2011-03-04 2011-03-04 半導體封裝結構及其製造方法
TW100107294 2011-03-04

Publications (2)

Publication Number Publication Date
CN102655097A CN102655097A (zh) 2012-09-05
CN102655097B true CN102655097B (zh) 2016-03-02

Family

ID=46730703

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110106224.7A Active CN102655097B (zh) 2011-03-04 2011-04-18 半导体封装结构及其制造方法

Country Status (2)

Country Link
CN (1) CN102655097B (zh)
TW (1) TWI462201B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI549234B (zh) * 2014-01-17 2016-09-11 矽品精密工業股份有限公司 用於接置半導體裝置之層結構及其製法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101179062A (zh) * 2002-05-27 2008-05-14 日本电气株式会社 半导体器件安装板及半导体封装
CN101364579A (zh) * 2007-08-10 2009-02-11 三星电子株式会社 半导体封装及其制造方法和包括该半导体封装的系统
CN101964339A (zh) * 2009-07-23 2011-02-02 日月光半导体制造股份有限公司 半导体封装件、其制造方法及重布芯片封装体的制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI313037B (en) * 2006-12-12 2009-08-01 Siliconware Precision Industries Co Ltd Chip scale package structure and method for fabricating the same
US7842542B2 (en) * 2008-07-14 2010-11-30 Stats Chippac, Ltd. Embedded semiconductor die package and method of making the same using metal frame carrier
US7812449B2 (en) * 2008-09-09 2010-10-12 Stats Chippac Ltd. Integrated circuit package system with redistribution layer
US8008125B2 (en) * 2009-03-06 2011-08-30 General Electric Company System and method for stacked die embedded chip build-up

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101179062A (zh) * 2002-05-27 2008-05-14 日本电气株式会社 半导体器件安装板及半导体封装
CN101364579A (zh) * 2007-08-10 2009-02-11 三星电子株式会社 半导体封装及其制造方法和包括该半导体封装的系统
CN101964339A (zh) * 2009-07-23 2011-02-02 日月光半导体制造股份有限公司 半导体封装件、其制造方法及重布芯片封装体的制造方法

Also Published As

Publication number Publication date
TWI462201B (zh) 2014-11-21
TW201237974A (en) 2012-09-16
CN102655097A (zh) 2012-09-05

Similar Documents

Publication Publication Date Title
CN101188226B (zh) 芯片封装结构及其制程
TWI418003B (zh) 嵌埋電子元件之封裝結構及其製法
TWI582861B (zh) 嵌埋元件之封裝結構及其製法
TW200913194A (en) Semiconductor package and manufacturing method thereof
TW201218334A (en) Package substrate and fabrication method thereof
WO2022037147A1 (zh) 扇出型封装结构及其制造方法
CN113410215A (zh) 半导体封装结构及其制备方法
CN102738120A (zh) 半导体封装件及其制造方法
TWI578472B (zh) 封裝基板、半導體封裝件及其製法
TWI550816B (zh) 半導體封裝件及其製法
CN102956547B (zh) 半导体封装结构及其制作方法
TWI712149B (zh) 電子封裝件及其製法
CN102655097B (zh) 半导体封装结构及其制造方法
TW201230283A (en) Semiconductor package and fabrication method thereof
TW201327769A (zh) 半導體封裝件及其製造方法
CN102543970A (zh) 半导体封装件及其制造方法
TWI425886B (zh) 嵌埋有電子元件之封裝結構及其製法
TW201143018A (en) A three dimensional chip stacking electronic package with bonding wires
CN118039572A (zh) 电子封装件及其制法
TWI418006B (zh) 單層線路之封裝基板及其製法暨封裝結構
US8410598B2 (en) Semiconductor package and method of manufacturing the same
CN111490025B (zh) 电子封装件及其封装基板与制法
TWI423405B (zh) 具載板之封裝結構
TWI591788B (zh) 電子封裝件之製法
CN106158782B (zh) 电子封装件及其制法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: Room 1002, 10th Floor, Hall 2, No. 321, Section 2, Guangfu Road, East District, Hsinchu, Taiwan, China, China

Patentee after: Quncheng Energy Co.,Ltd.

Address before: Taiwan County, Hsinchu, China Hukou Zhongxing village, Guangfu Road, No. 5, building 65

Patentee before: ADL Engineering Inc.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20240116

Address after: No. 8, Lixing 6th Road, Science Industrial Park, Hsinchu, Taiwan, China, China

Patentee after: Taiwan Semiconductor Manufacturing Co.,Ltd.

Address before: Room 1002, 10th Floor, Hall 2, No. 321, Section 2, Guangfu Road, East District, Hsinchu, Taiwan, China, China

Patentee before: Quncheng Energy Co.,Ltd.