CN102623515B - Mos变抗器结构和方法 - Google Patents
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Abstract
公开了用于MOS变抗器结构的装置和方法。提供了装置，包括限定在半导体衬底的一部分中的有源区；在有源区中延伸入半导体衬底中的掺杂阱区域；平行设置在掺杂阱区域中的至少两个栅极结构；设置在形成在栅极结构的相对两侧上的阱区域中的源极和漏极区域；形成在覆盖至少两个栅极结构并且电连接至少两个栅极结构的第一金属层中的栅极连接件；形成在第二金属层中并且电连接至源极和漏极区域的源极和漏极连接件；以及将在第二金属层中的源极和漏极连接件与形成在第一金属层中的栅极连接件隔离的层间介电材料。公开了用于形成该结构的方法。
Description
技术领域
本发明总体涉及半导体领域，更具体地，涉及MOS变抗器结构和方法。
背景技术
对先进电子电路并且尤其对在半导体工艺中作为集成电路(“IC”)所制作的电路的共同需求为变抗器的使用。变抗器或“可变电抗器”提供了电压控制电容器元件，该电压控制电容器元件具有基于在端部处所表示的电压的可变电容和控制电压。金属氧化物半导体或者MOS变抗器可以具有施加给栅极端的控制电压，该控制电压提供了对在器件的剩余端的特定电压所获得的电容的控制。
因为变抗器基于反向偏置PN结，所以端部通常偏置以使在该结上没有电流流动。实质上，在端部之间没有电流流动的电路元件结构提供了电容器。然而，通过改变在第三端(MOS变抗器的“栅极”)上的偏置电压，器件可以形成在栅极以下的耗尽区域或者甚至积累区域，改变通过器件流动的电流。因此，获得的有效电容为可变的并且具有电压依赖性。这使变抗器作为电压控制电容器非常有用。该电路元件尤其在振荡器、RF电路、混合信号电路等中是非常有用的。
对于变抗器以给定控制电压所获得的电容取决于包括栅极氧化物厚度(“Tox”)和例如形成变抗器的掺杂阱的掺杂的物理量。例如，MOS变抗器可以为N+/n阱型、P+/p-阱型。阱掺杂浓度和Tox为可以通过使用观测到的测量变抗器电容来确定的这两个物理因素。这些特征在半导体制造中作为过程控制监控器(“PCM”)对变抗器非常有用。在晶圆验收测试(“WAT”)阶段，作为测试构件所形成的变抗器的测量或者在晶圆上的PCM可以提供晶圆的Tox和阱掺杂特征的质量信息。可以快速识别坏批次并且可以将其他晶圆“拣选”为更好的，或者不好的，批次基于WAT的结果。
此外，因为变抗器提供了可调电容，所以通常将变抗器用作射频(“RF”)电路元件和诸如电压控制振荡器(“VCO”)、脉冲控制调节器(”PCM”)、延迟线等的混合信号电路器件。其他重要的方面为多种频率的CV曲线性能；例如，RF对于可以用于形成手机或者其他无线或者射频组件的电路的半导体器件尤其重要。
因此，对于与先进半导体工艺兼容的MOS型变抗器存在持续需求而不需要附加处理步骤，变抗器可在半导体工艺技术节点上扩展，并且该变抗器提供了与在基带、RF、MS、以及其他频率上具有扩展调谐比(tuningratio)的建模和电路仿真兼容的一致性能，并且该变抗器用作PCM而不需要在制作以后的手动校准步骤。
发明内容
为解决上述问题，本发明提供了一种装置，包括：半导体衬底，包括：有源区，限定在半导体衬底的一部分中；掺杂阱区域，位于有源区中，延伸进入半导体衬底；至少两个栅极结构，被平行地设置在掺杂阱区域上方，栅极结构包括位于栅极介电材料上方的导体；源极和漏极区域，设置在形成在栅极结构的相对两侧上的阱区域中；栅极连接件，形成在第一金属层中，第一金属层覆盖至少两个栅极结构并且电连接至少两个栅极结构；源极和漏极连接件，形成在第二金属层中并且覆盖在阱区域中的源极和漏极区域并且电连接至源极和漏极区域；以及层间介电材料，将在第二金属层中的源极和漏极连接件与形成在第一金属层中的栅极连接件电隔离。
其中，在第二金属层中没有形成栅极连接件的任何部分。
其中，第一金属层的栅极连接件被设置为覆盖有源区的中心部。
其中，栅极结构包括多晶硅。
其中，栅极结构包括掺杂多晶硅。
该装置还进一步包括：栅极带导体，栅极带导体与栅极导体相垂直地形成并且电连接至栅极导体。
其中，第一金属层中的栅极连接件进一步连接至栅极带导体。
其中，栅极连接件为t形。
其中，源极和漏极连接件通过垂直连接件连接至源极和漏极区域，垂直连接件包括：通孔，形成在层间电介质中并且将第二金属层电连接至第一金属层部；以及触点，形成为将第一金属层部连接至阱中的源极和漏极区域。
其中，垂直连接件形成在有源区的角部中。
此外，本发明还提供了一种装置，包括：形成在半导体衬底上的具有频率依赖性功能的电路，电路包括导体和至少一个可调变抗器单元，至少一个可调变抗器单元进一步包括：有源区，限定在半导体衬底的一部分中；掺杂阱区域，位于有源区中，延伸进入半导体衬底；至少两个栅极结构，被平行地设置在掺杂阱区域上方，栅极结构包括位于栅极介电材料上方的导体；源极和漏极区域，设置在形成在栅极结构的相对两侧上的阱区域中；栅极连接件，形成在第一金属层中，第一金属层覆盖至少两个栅极结构并且电连接至少两个栅极结构；源极和漏极连接件，形成在第二金属层中并且覆盖在阱区域中的源极和漏极区域并且电连接至源极和漏极区域；以及层间介电材料，将在第二金属层中的源极和漏极连接件与形成在第一金属层中的栅极连接件电隔离。
其中，至少一个变抗器单元进一步包括连接在一起的相同变抗器单元的阵列。
其中，覆盖变抗器单元的阵列的第二金属层没有至栅极连接件的任何电连接。
其中，设置在衬底上的具有频率依赖性功能的电路进一步包括电压控制振荡器，电路进一步包括可变电容器组，可变电容器组包括至少一个可调变抗器和附加可变电容器，并且电压控制振荡器的增益K是通过调节由附加可变电容器所提供的电容以及通过调节对至少一个可调变抗器调谐而提供的电容来确定的。
此外，还提供了一种方法，包括：将至少两个变抗器栅极导体平行设置在半导体衬底中限定的有源区上方，两个平行的栅极导体覆盖栅极介电材料；将源极和漏极区域设置在有源区中并且在栅极导体的相对两侧上；在至少两个变抗器栅极导体上方形成第一金属层栅极导体；使用通过绝缘材料的垂直触点将第一金属层栅极连接件电连接至变抗器栅极导体；在与栅极连接件隔离的有源区上方形成第二金属层源极/漏极连接件；以及通过形成垂直连接件将源极和漏极区域电连接至第二金属层源极/漏极连接件，垂直连接件包括：通过层间电介质到达第一金属层部的第一层通孔和到达在有源区中的源极/漏极区域的触点。
其中，设置至少两个变抗器栅极导体包括提供掺杂多晶硅。
该方法进一步包括：提供连接至至少两个变抗器栅极导体的多晶硅的至少两个栅极带。
其中，提供第一金属层和第二金属层包括提供铜。
该方法进一步包括：将源极和漏极连接件接地。
该方法进一步包括：将源极和漏极连接件接地并且测量对于施加给栅极连接件的栅极电压范围所获得的电容以描述衬底的特性。
附图说明
为了更完全理解本发明及其优点，现在结合附图进行以下描述作为参考，其中：
图1在剖面中示出了变抗器结构；
图2在剖面中示出了具有附加连接的图1的变抗器结构；
图3示出了用于变抗器的CV曲线；
图4在平面图中示出了实施例变抗器单元的一部分；
图5在平面图中示出了实施例变抗器单元的另一部分；
图6在平面图中示出了实施例变抗器单元的另一部分；
图7在平面图中示出了实施例变抗器单元的另一部分；
图8在平面图中示出了实施例变抗器单元的另一部分；
图9在平面图中示出了实施例变抗器单元的另一部分；
图10在平面图中示出了实施例变抗器单元的另一部分；
图11在剖面图中示出了实施例变抗器单元的一部分；
图12在剖面图中示出了实施例变抗器单元的一部分；
图13示出了用于实施例变抗器单元的CV特征曲线图；
图14在电路图中示出了实施例变抗器单元使用的振荡器；
图15在电路图中示出了用于图14的电路的变抗器和电容器组；
图16以电路图示出了用于实施例变抗器单元的电压振荡器电路；
图17在平面图中示出了变抗器单元的实施例阵列；以及
图18在图表中示出了与技术节点相比较的用于实施例变抗器单元的调谐比和用于传统变抗器单元的调谐比。
附图、图表、以及示图仅为说明性的并且不用于进行限定，而是为本发明的实施方式的实例，为了说明，简化了该附图、图表、以及示图，并且没有按比例绘制该附图、图表、以及示图。
具体实施方式
下面，详细论述了本优选实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅示出制造和使用本发明的具体方式，而没有限制本发明的范围。
现在详细描述的本申请的实施例提供了用于MOS变抗器单元的布线的新方法和装置，其中该MOS变抗器单元具有高调谐比，并且呈现对于以基带、混合信号、以及RF频率建模一致的CV响应曲线，该变抗器提供了期望的CV性能而没有器件校准，可在半导体器件测试中扩展使用该变抗器，并且在用于器件特征的测试过程控制监控以后，该变抗器用在诸如晶圆的应用中。
传统MOS变抗器具有由于形成在布线结构中的金属与金属的边缘电容产生的外部电容。这些外部电容是除了例如通过形成N+阱与N阱变抗器结构产生的固有电容以外的电容。附加外部电容导致在半导体制作中所形成的在建模变抗器和实际变抗器之间的预测或者建模响应中的偏差。因为精确装置建模是当今电路设计的至关重要的一部分，所以不希望这些变化。对于在传统MOS结构中所产生的实际变抗器的相对于电压的电容或者“CV”曲线不一致并且呈现频率依赖性偏差。频率依赖性偏差可以表现为在使用变抗器所形成的电路中的频率偏置或者附加相位噪声。即，CV曲线在例如用于移动电话电路的数字部的基频和对于形成在收发器中的变抗器观测到的RF运转、或者以射频运转的电路的射频功能之间的不一致。CV偏差导致用于在降低的调谐范围内的变抗器的更低性能(在控制电压内的电容值范围)。此外，因为在多个工作点处需要这些器件的校准，所以需要更大期望的硅区域以允许有校准电路和测试用焊点。
在传统MOS变抗器结构中，使用金属化图案在诸如通过隔离氧化物(“OD”)所限定的区域的有源区上方形成“栅极”、“漏极”、以及“源极”连接件终端。由于与通过绝缘介电材料所隔离的金属导体平行的这些金属导体的物理接近，可以形成相对于变抗器本身的固有电容的外部电容。当通过在建模或者仿真中的任何错误或者不期望偏差对在模型电路设计中的电路元件的实用性产生不利影响的时候，来自用于栅极电压的期望电容值的这些偏差(CV曲线的偏差)使使用变抗器变得不切实际。在制作完以后，可能需要对用于调节模型的实际器件进行校准。当CV曲线取决于对于技术节点不容易预测的因素的时候，对半导体工艺节点的改变(例如，更先进的工艺技术的过渡)还会影响观测的CV性能并且需要附加校准或者调节。即，传统MOS变抗器性能是依赖于技术的，并且不可扩展。
在实施例中，通过以消除或者几乎消除外部电容的方式形成源极/漏极和栅极连接来最优化用于MOS变抗器的单元布线。在第一层金属(“金属”1)中形成栅极并且多晶硅连接层覆盖在半导体衬底中的有源区和阱。在第二层金属(“金属2”)或者通过配置的金属2和金属1导体覆盖有源区的更高层金属中形成源极/漏极连接件，从而减小或者消除在源极/漏极和栅极连接之间的耦合电容，该耦合电容为外部电容。以这种方式，在传统MOS变抗器布线上方减小在栅极和至变抗器的源极/漏极导体连接之间的外部电容，并且大大改善了生成的变抗器单元性能。使用在半导体处理中的现有金属层和现有步骤形成最优化单元布线，并且不需要附加处理步骤或者添加掩膜层来使用这些实施例。不需要极不稳定的或者昂贵的材料以获得提高的性能。
图1在剖面图中示出了可以通过实施例使用的变抗器结构1。提供了半导体衬底11；该半导体衬底11包括：硅、砷化镓(“GaAs”)或者锗硅(“SiGe”)，或者其他半导体材料。可以提供衬底的晶圆形成；备选地，绝缘体上硅(“SOI”)层可以形成衬底11。在该示例和非限定实例中，使用P型衬底。在晶格中通过替换诸如硼(“B”)的适当掺杂原子来形成P型半导体材料。
为了包含变抗器而形成阱。形成深N阱13。在图1的实施例中，通过浅沟槽隔离(“STI”)区域21来电隔离用于N阱17的隔离，该N阱17含有使用诸如磷(“P”)等的掺杂物注入N型导体所掺杂的半导体材料。作为填充有绝缘材料的沟槽形成STI区域。可以使用诸如LOCOS的隔离的其他形式。另外，在该典型实施例中，P阱区域15提供了附加隔离并且P+欧姆触点19提供了与衬底11的体触点或者块触点。
在N阱17中形成MOS变抗器元件。如本领域的技术人员所知的，在栅极电介质29上方形成栅极结构25。在图1的所示实施例中，虽然可以将一个或者多个栅极结构部设置在阱17中，但是示出了两个栅极结构部25。变抗器不是晶体管，所以没有示出诸如微掺杂源极和漏极扩散、沟道掺杂的通常用在晶体管制作中的某些结构，并且没有示出硅化物。然而，与栅极25的任何一侧邻近地形成源极/漏极触点23。栅极电介质可以为热生长或者另外形成的栅极电介质。可以将氧化物、氮化物、氮氧化物等用于栅极电介质。可以使用低K和高K栅极介电材料，可以使用诸如SiO2的更典型的热生长氧化物。栅极25包括如对于栅极结构通常形成的侧壁间隔物。可以将这些侧壁隔离物用于对准N+源极和漏极区域23，该N+源极和漏极区域为在N阱17中掺杂N+导电体的注入区域。虽然可以相对于栅极25自对准形成N+区域23，但是作为选择，还可以使用非自对准工艺。
图2示出了图1的结构1，并且此外，示出了用于栅极和源极/漏极端的连接。栅极导体“G”连接在一起并且连接至例如由多晶硅形成的栅极25，并且示出了掺杂N+导体。备选地，可以使用金属栅极。在“后栅极(gatelate)”工艺中，可以作为牺牲栅极形成栅极材料，并且在完成其他工艺步骤以后，可以去除栅极材料并且形成金属导体以替换牺牲栅极。然而，在这里所述的实施例中，不需要这些附加工艺并且使用多晶硅栅极。
示出了源极/漏极连接“S/D”并且形成变抗器的其他端部。在测试结构中，可以将源极/漏极端连接在一起并且还方便地连接至块触点P+区域19，并且连接至接地端。然后，可以将控制电压施加给栅极以使在栅极和源极端上表示栅源电压Vgs。可以绘制对于给定栅极电压所获得的电容以测量用于变抗器的CV曲线。当使用变抗器代替为RF电路元件时，可以不同地连接源极和漏极端以提供电容器，栅极可以接收控制电压以调谐电容器从而调节电路。然后，三端子形成电压依赖性电容器。
图3描绘了如在图2中所示的对于变抗器所获得的CV曲线对。在图3中，示出了第一曲线(模型或者预测CV曲线)并且还示出了用于制作器件的测量点。如图3所示，从负电压分别对地、对正电压施加电压Vgs，并且测量获得的电容。在图3中的最小电容Cmin约为2×10-15法拉(Farad)/平方微米，而最大值(在图表的右侧)约为6×10-15法拉(Farad)/平方微米。用于变抗器的性能系数，“调谐比”表示使用控制电压的可用电容范围。在该说明性实例中，调谐比Cmax/Cmin约为3。理想地，当在电路应用中允许有更大电容范围的时候，变抗器将具有大调谐比。传统布线变抗器单元的外部电容对调谐比的物理限制起作用，当外部电容限制最小电容Cmin的时候，即使降低了调节电容，外部电容也增加该最小电容并且限定用于该器件的调谐比。
图4在平面图中示出了具有改善性能的优化布线的实施例变抗器的布线的第一部分。首先，将在多层中示出布线的栅极部，从而可以清楚地理解组合结构。接下来，将示出源极/漏极部，然后，将示出组合单元布线。当上层通常在平面图中掩盖这些隐藏层时，将以轮廓示出这些隐藏层。
在图4中，示出了定义为OD41的有源区。以多晶硅形成两个栅极条43。在所示的定向中，垂直或者上下伸展地示出了这些条43。当然，这是为了容易说明所示的任意定向。作为用于N+/N阱的变抗器的实例，多晶硅可以为N+导电型掺杂。此外，在栅极43上形成四个触点47。这些触点用于将金属1栅极连接件(未示出)连接至下文将详细描述的多晶硅栅极结构。在图4中左右伸展地示出了两个水平定向的多晶硅带45。形成这些多晶硅带连接两个栅极条以形成交叉连接单元。还示出了形成在端部处的多晶体管带上的触点并且这些触点还连接至如下所述的金属1栅极连接件。
在图5中，示出了用于变抗器单元布线的实施例的栅极部的金属1图案的平面图。OD41限定了有源区，如在图1和图2中所示，该有源区为衬底中的N阱。在多晶硅层上方形成这里看不到的层间介电层，并且在金属1介电材料中形成金属1层51。如果使用铝导体，则可以使用溅射或其他铝金属工艺。如果使用如更普遍的铜单/双镶嵌工艺，则可以在介电层中形成沟槽，并且沉积种子材料，并且可以通过无电镀或者电化学沉积来形成铜以过填充沟槽，并且使用化学机械抛光(“CMP”)磨光过量金属以恢复至沟槽的上表面。可以使用铜、铜合金，可以将势垒层用于对沟槽进行加衬(line)从而防止铜扩散，并且可以使用如本领域中公知的镍、钯、金等覆盖层。在图5中，将金属1层形成为“t”形，覆盖在图4中所示的垂直栅极条、和多晶硅层的触点，并且还覆盖图4的水平交叉连接带、和多晶硅触点，从而使用多晶硅触点47将金属1栅极导体与所有的多晶硅条45和43连接在一起以形成低电阻金属1栅极部。
图6在平面图中示出了包括金属1、多晶硅触点、以及在用于变抗器单元的有源区上方的多晶硅的组合栅极结构。这里，在顶部示出了金属1层51，通过用于触点47和多晶硅43和45的虚线示出下层多晶硅和触点的位置。因此，变抗器单元的栅极部是完整的并且没有延伸至任何其他金属层，例如，没有将金属2用于任何栅极部。
图7在平面图中示出了用于该说明实施例的变抗器单元的源极/漏极布线的第一部件。在图7中，仅示出了OD41、触点47、以及金属151。注意，在图7中所示的金属1部仅用作至衬底的垂直源极/漏极接触路径的一部分，并且这里所示的金属1层不包括在变抗器单元中的所有金属1。示出了在金属1部下面的触点47以形成垂直源极/漏极接触路径的另一部分。
图8在平面图中示出了有源区OD41和仅为从金属1层至金属2层延伸的VIA1层通孔的通孔55，以及用于变抗器实施例的源极/漏极连接部的金属2图案。至于金属1，通过未示出的层间电介质将金属2层与下层部隔离，并且在绝缘介电材料金属2层中形成金属。可以形成铝导体或者现在更通用的铜导体。可以将铝溅射或者单/双镶嵌以及CMP铜工艺用于形成S/D金属2图案57。通孔55为导电垂直路径并且可以由导电插塞形成该通孔，或者在镶嵌工艺中，可以作为处理的金属与金属通孔的第一通孔或者第一沟槽形成该通孔。示出了金属2层57来形成覆盖触点55并且将源极和漏极区域连接在一起的源极/漏极连接件。在用于不同应用的备选单元布线中，可以形成源极和漏极连接作为电隔离端。
图9在平面图中示出了实施例变抗器单元的布线的完整源极/漏极部。在图9中，金属2层57形成源极/漏极连接并且覆盖该结构。金属1部51形成从金属2至用于源极和漏极的衬底触点的垂直连接的一部分。VIA1通孔55在触点47上方将金属2和金属1部连接在一起。该触点完成从金属2到VIA1金属1至衬底的阱部中的源极/漏极区域23的触点的衬底的垂直连接。尽管在该实施例中将源极和漏极连接在一起，但是在用于变抗器的其他配置中，可以隔离地形成用于源极和漏极的连接以提供用于电容器的两极板并且将第三端(栅极)用于控制电压。
图10在平面图中示出了用于实施例变抗器单元的完成的变抗器单元布线。现在，图9的源极/漏极布线部与图6的栅极部结合从而该单元制作完成。在图10中，用于源极和漏极的金属2层57在平面图中为顶层，所以下层示出为虚线区域。栅极部51在金属1中并且在单元的顶部处形成连接件，但是部分在金属2层以下并且在从示图中没有阻挡该栅极部的情况下用虚线绘制栅极部51。VIA1通孔55连接金属2层以垂直向下朝向衬底并且与金属1层的部分连接，然后，触点47将源极/漏极连接至衬底。在金属1层的下面形成多晶硅栅极43和多晶硅带45，该金属1层为栅极51并且通过所示的附加触点47将多晶硅部连接至金属1。因此，在该实施例的变抗器单元中，基本上在金属2层处形成源极/漏极连接件。在金属1层上形成栅极并且在金属2处没有栅极部的任何部分。因为没有将金属2和金属1层形成为在该结构的相同水平面处的平行指部，所以消除了在布线中的源极/漏极和栅极连接之间另外形成的边缘电容。此外，主要在有源区的外侧形成源极/漏极金属2部，同时在中心部形成金属1中的栅极部，这样也就减少了垂直重叠。当与现有的传统布线变抗器单元相比较时，本发明极大减少或者消除了实施例变抗器的外部电容。
图11在截面图中示出了在图10的变抗器单元实施例中的金属1层和金属2层的关系。源极和漏极区域主要由金属2层57形成，该层57位于有源区的外侧的上方。在金属1层51中形成栅极部，其位于金属2以下的层处。尽管为了简明在图中没有示出，但是介电材料垂直隔离金属1层和金属2层并且该介电材料围绕金属导体；从而减少或者消除了在金属1和金属2之间的边缘电容。
图12在剖面图中示出了在源极和漏极金属2层57和例如在图1中的N阱23中N+阱源极/漏极区域之间的垂直连接。金属2层覆盖在金属2和金属1之间的VIA1通孔55，然后覆盖金属1部，然后覆盖接触部47，然后，与在形成在衬底11中的阱17中的N+区域23接触。
图13示出了使用实施例单元布线对于在65纳米半导体工艺中实施的变抗器所获得的CV特征曲线。直线曲线为器件模型性能，而标出点为制作器件的测量数据。与图3的传统变抗器CV曲线形成鲜明对比的是，典型实施例CV曲线与建模性能基本匹配。在调谐范围内存在非常小的偏差。此外，令人惊讶地，极大地扩展了用于典型实施例(Cmax/Cmin)的调谐比。观测到的最小电容为5×10-14Farad，同时观测到的最大电容约为3×10-13Farad，这提供了约为6的Cmax/Cmin调谐比，比用于现有的传统变抗器单元的调谐比大的多。重要地，获得了提高的性能而不需要使用低k介电材料或者金属栅极技术，对于该实施例来说保持了低成本和简单工艺。
可以在多种配置中使用变抗器实施例。可以将具有连接在一起并且连接至地的源极和漏极的上述单端的变抗器形成为N+/N阱变抗器、或者形成为P+/P阱变抗器。还可以将差动端变抗器(differentialendedvaractor)形成为N+/N阱或者P+/P阱变抗器。很容易以网格或图案的形式复制变抗器单元以形成可以连接为更大变抗器或者连接为多个独立控制的变抗器单元的单元阵列。可以在阵列中使用变抗器单元以形成更大变抗器，或者变抗器组，并且可以与线性电容器一起使用该变抗器单元以形成电容器组。如在本领域中的技术人员已知的，可以使用栅极端作为一极板、和源极/漏极端作为另一电容器极板的MOS晶体管结构来形成线性电容器。通过将多个这些线性电容器与变抗器配对，可以制作高可调电容。
在图14中，示出了在可以使用该实施例的变抗器单元的电压控制振荡器的电路图。调节放大器(regulatingamplifier)接收基准电压Vref并且将该基准电压与从标出Ltank的电感器取得的反馈电压进行比较。然后，电阻器R5和电容器C5的RC电路将调节放大器的输出端连接至PMOS晶体管M5的栅极，这提供了电感器L1和电容器C1。振荡器电路包括由上拉晶体管M3和M4以及下拉晶体管M1和M2所形成的差动放大器，其中上拉晶体管M3和M4在该实施例电路中为PMOS晶体管，并且下拉晶体管M1和M2为连接至电感器L2并且然后接地的NMOS晶体管。在差分放大器上连接可变电容器“CapBank”并且该可变电容器接收两个输入，电容选择器输入阵列标为“CapBankTunen<5:0>”；调谐输入端标为“Vtune”。
在运行中，通过电容器“Cap.Bank”的电容值来部分地确定振荡器的频率，通过用户使用输入信号可设定该电容器的电容值。该电容器与在电路中的电感器形成LC时间常数，所以改变该电容能够调谐振荡器的频率。
图15详细示出了具有线性电容器的变抗器的使用以形成可变电容器71。在图15中，使用开关将Vtune输入端连接至多个变抗器以形成开关电容器组的精细调谐部。通过在“SubsectionCapBank”和“LinearCapBank”中的开关电容器来形成剩余电容，响应于编码器输入，选择地将其添加至该电路。
图16在电路图中示出了可以与图10的实施例变抗器单元一起使用的电压控制振荡器电路。变抗器Val由连接的两个变抗器单元形成，以形成在由晶体管M17和M18所形成的差分晶体管放大器电路的两侧之间的相对变抗器。将剩余晶体管配置为形成振荡器，电阻器R1以及晶体管M11、M12、M13、和M14形成偏置电路，并且晶体管M16和M15为该电路提供了输出节点。通过由在Val中的变抗器所形成的电容器和电感器L1和L2来部分地控制振荡器的频率。通过使用变抗器控制电压改变电容器的值，可以调节振荡器。
在图16的使用变抗器的电路性能的特征时，重要标准在于变抗器的调谐范围，对应于调谐范围的VCO电路的增益“K”，和对应于电路的频率性能的变抗器的相位噪声。关于相位噪声，CV曲线的偏差可能导致VCO性能的频率偏置。通过使用该实施例的改进的变抗器单元布线，降低了相位噪声，扩展了调谐范围，并且改进了具有该实施例的变抗器的VCO的性能。
图17在平面图中示出了由实施例的变抗器单元所形成的变抗器阵列布线。在图17中，阵列101由配置在阵列中的图10的变抗器单元形成。单元103和104具有在两个单元上扩展的共栅极端和源极/漏极端。同样地，单元113和107共享共栅极端以及源极和漏极端。同样地，单元115和109共享共栅极端以及源极和漏极端。可以将该单元配置在多个不同尺寸的阵列中并且可以具有共用或者独立控制电压以及在多种电路应用中使用的共用或者独立源极和漏极端。
图18描绘了示出用于从28纳米的最小部件尺寸到90纳米部件尺寸之间变化的工艺节点中的传统变抗器单元的调谐比，和在点73处对于在65纳米半导体工艺中所制作的该应用的实施例变抗器单元所获得的结果的比较。用于传统器件的调谐比从5至约4.5的范围内变动。在令人惊讶的较大改善中，使用典型变抗器单元布线所制作的变抗器在65纳米节点处呈现6.2的调谐比。因此，通过使用示例性单元实施例的单元布线，而不用任何其他修改，与传统变抗器单元相比较，变抗器性能明显提高了。不需要诸如高K栅极电介质、金属栅极等的附加的复杂制作步骤以获得可扩展的并且为独立工艺节点的结果。
在实施例中，一种装置包括：半导体衬底；限定在半导体衬底的一部分中的有源区；在该有源区中延伸入半导体衬底中的掺杂阱区域；平行设置在掺杂阱区域上的至少两个栅极结构，该栅极结构包括位于栅极介电材料上的导体；源极和漏极区域，被设置在形成在栅极结构的相对两侧上的阱区域中；栅极连接件，形成在覆盖至少两个栅极结构的第一金属层中并且电连接至少两个栅极结构；栅极和漏极连接件，形成在第二金属层中并且覆盖在阱区域中的源极和漏极区域并且电连接至源极和漏极区域；以及层间介电材料，将在第二金属层中的源极和漏极连接件与形成在第一金属层中的栅极连接件电隔离。在另一实施例中，上述装置进一步包括栅极连接件，其中，在第二金属层中没有形成栅极连接件的任何部分。
在另一实施例中，装置包括：形成在半导体衬底上的具有频率依赖功能的电路，该电路包括电感器和至少一个可调变抗器单元，该至少一个变抗器单元进一步包括：限定在半导体衬底的一部分中的有源区；在该有源区中延伸入半导体衬底中的掺杂阱区域；平行设置在掺杂阱区域上方的至少两个栅极结构，该栅极结构包括位于栅极介电材料上方的导体；源极和漏极区域，被设置在形成在栅极结构的相对两侧上的阱区域中；栅极连接件，形成在覆盖至少两个栅极结构的第一金属层中并且电连接至少两个栅极结构；栅极和源极连接件，形成在第二金属层中并且覆盖在阱区域中的源极和漏极区域并且电连接至源极和漏极区域；以及层间介电材料，将在第二金属层中的源极和漏极连接件与形成在第一金属层中的栅极连接件电隔离。
在另一实施例中，方法包括：设置平行配置在限定在半导体衬底中的有源区上方的至少两个变抗器栅极导体，该两个平行栅极导体覆盖栅极介电材料；将源极和漏极区域设置在有源区上并且在栅极导体的相对两侧上；在至少两个变抗器栅极导体上方形成第一金属层栅极连接件；使用通过绝缘材料的垂直接触将第一金属层栅极连接件电连接至变抗器栅极导体；在与栅极连接件隔离的有源区上方形成第二金属层源极/漏极连接件；以及通过形成垂直连接件将源极和漏极区域电连接至第二金属层源极/漏极连接件，该垂直连接件包括通过层间电介质到达第一金属层部的第一层通孔和到达在有源区中的源极/漏极区域的接触。尽管已经详细地描述了典型实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。例如，由本领域中的技术人员容易理解，该方法可以进行变化同时保持在本发明的范围内。
而且，本申请的范围不是旨在限于本说明书中描述的结构、方法和步骤的特定实施例。作为本领域普通技术人员之一应理解，通过本发明的公开，现有的或今后开发的用于执行与本文所述相应实施例基本相同的功能或获得基本相同结果的工艺、或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、或步骤的范围内。
Claims (13)
1.一种MOS变抗器装置，包括：
半导体衬底，包括：
矩形有源区，限定在所述半导体衬底的一部分中；
掺杂阱区域，位于所述有源区中，延伸进入所述半导体衬底；
具有矩形形状的至少两个栅极结构，被平行地且间隔开地设置在所述掺杂阱区域上方，所述栅极结构包括位于栅极介电材料上方的栅极导体；
源极和漏极区域，对应于所述至少两个栅极结构中的每一个，形成平行于所述栅极结构的矩形形状并且设置在形成在所述栅极结构的相对两侧上的阱区域中；
至少两个栅极带导体，设置在所述有源区上方，布置成互相平行且垂直于所述至少两个栅极结构，所述至少两个栅极带导体将所述至少两个栅极结构导体彼此电连接；
第一层间介电层，覆盖所述栅极导体和所述栅极带导体；
栅极连接件，形成在第一金属层中，所述第一金属层覆盖所述至少两个栅极结构并且电连接所述至少两个栅极结构；
源极和漏极连接件，形成在第二金属层中并且覆盖在所述阱区域中的所述源极和漏极区域并且电连接至所述源极和漏极区域；以及
第二层间介电层，将在所述第二金属层中的所述源极和漏极连接件与形成在所述第一金属层中的所述栅极连接件电隔离。
2.根据权利要求1所述的MOS变抗器装置，其中，在所述第二金属层中没有形成所述栅极连接件的任何部分。
3.根据权利要求1所述的MOS变抗器装置，其中，所述第一金属层的栅极连接件被设置为覆盖所述有源区的中心部。
4.根据权利要求1所述的MOS变抗器装置，其中，所述栅极结构包括多晶硅。
5.根据权利要求4所述的MOS变抗器装置，其中，所述栅极结构包括掺杂多晶硅。
6.根据权利要求1所述的MOS变抗器装置，其中，所述第一金属层中的所述栅极连接件进一步连接至所述栅极带导体。
7.根据权利要求6所述的MOS变抗器装置，其中，当从平面图的角度看时，所述栅极连接件为T形。
8.根据权利要求1所述的MOS变抗器装置，其中，所述源极和漏极连接件通过垂直连接件连接至所述源极和漏极区域，所述垂直连接件包括：
通孔，形成在所述第二层间介电层中并且将所述第二金属层电连接至第一金属层部；以及
触点，形成为将所述第一金属层部连接至所述阱中的所述源极和漏极区域。
9.根据权利要求8所述的MOS变抗器装置，其中，所述垂直连接件形成在所述有源区的角部中。
10.一种MOS变抗器装置，包括：
形成在半导体衬底上的具有频率依赖性功能的电路，所述电路包括导体和至少一个可调变抗器单元，所述至少一个可调变抗器单元进一步包括：
有源区，限定在所述半导体衬底的一部分中；
掺杂阱区域，位于所述有源区中，延伸进入所述半导体衬底；
至少两个栅极结构，被平行地设置在所述掺杂阱区域上方并且沿第一方向布置，所述栅极结构包括位于栅极介电材料上方的导体；
源极和漏极区域，设置在形成在所述栅极结构的相对两侧上的阱区域中；
至少两个栅极带导体，设置在所述有源区上方，布置成互相平行且沿着垂直于所述第一方向的第二方向，所述至少两个栅极带导体将所述至少两个栅极结构彼此电连接；
第一层间介电层，覆盖所述至少两个栅极结构导体和所述至少两个栅极带导体；
栅极连接件，形成在第一金属层中，所述第一金属层覆盖所述至少两个栅极结构并且电连接所述至少两个栅极结构；
源极和漏极连接件，形成在第二金属层中并且覆盖在所述阱区域中的所述源极和漏极区域并且电连接至所述源极和漏极区域；以及
第二层间介电层，将在所述第二金属层中的所述源极和漏极连接件与形成在所述第一金属层中的所述栅极连接件电隔离。
11.根据权利要求10所述的MOS变抗器装置，其中，所述至少一个可调变抗器单元进一步包括连接在一起的相同变抗器单元的阵列。
12.根据权利要求10所述的MOS变抗器装置，其中，覆盖所述变抗器单元的阵列的所述第二金属层没有至所述栅极连接件的任何电连接。
13.根据权利要求10所述的MOS变抗器装置，其中，设置在所述衬底上的具有频率依赖性功能的所述电路进一步包括电压控制振荡器，所述电路进一步包括可变电容器组，所述可变电容器组包括所述至少一个可调变抗器和附加可变电容器，并且所述电压控制振荡器的增益K是通过调节由所述附加可变电容器所提供的电容以及通过调节对所述至少一个可调变抗器调谐而提供的电容来确定的。
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