[go: up one dir, main page]

CN106024903A - 一种pmos器件结构及其制作方法 - Google Patents

一种pmos器件结构及其制作方法 Download PDF

Info

Publication number
CN106024903A
CN106024903A CN201610601005.9A CN201610601005A CN106024903A CN 106024903 A CN106024903 A CN 106024903A CN 201610601005 A CN201610601005 A CN 201610601005A CN 106024903 A CN106024903 A CN 106024903A
Authority
CN
China
Prior art keywords
well
silicon substrate
pmos device
gate
device structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610601005.9A
Other languages
English (en)
Inventor
王全
刘林林
庄翔
周伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai IC R&D Center Co Ltd
Chengdu Image Design Technology Co Ltd
Original Assignee
Shanghai Integrated Circuit Research and Development Center Co Ltd
Chengdu Image Design Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Integrated Circuit Research and Development Center Co Ltd, Chengdu Image Design Technology Co Ltd filed Critical Shanghai Integrated Circuit Research and Development Center Co Ltd
Priority to CN201610601005.9A priority Critical patent/CN106024903A/zh
Publication of CN106024903A publication Critical patent/CN106024903A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/114—PN junction isolations

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种PMOS器件结构，包括位于硅衬底上的栅极、位于硅衬底中的栅极两侧的源漏区以及栅极下方的第一N阱，所述第一N阱四周依次围有P阱、第二N阱，所述第一N阱、P阱和第二N阱下方相连设有第三N阱；本发明通过在PMOS器件结构上增加包围PMOS的P阱结构，以及增加包围P阱的第二N阱和深N阱结构，将PMOS与衬底隔离开来，可减小衬底噪声对PMOS器件的影响，从而具有较好的噪声特性，在射频微波毫米波应用中有较好的应用前景。

Description

一种PMOS器件结构及其制作方法
技术领域
本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种新型毫米波(射频，微波)PMOS器件结构及其制作方法。
背景技术
随着半导体技术的发展，硅半导体器件的特征尺寸在不断减小。而随着控制栅尺寸的越来越小，CMOS器件的截止频率(fT)也越来越高，使得CMOS器件在微波甚至毫米波电路上的应用前景越来越广阔。
在55nm/40nm技术节点，由于PMOS的截止频率远小于NMOS的截止频率，因而在具体电路设计中一般不使用PMOS做放大器。但随着PMOS应力技术的成熟，以及高k值金属栅工艺在CMOS技术上的应用，在28nm/20nm技术节点，PMOS器件的驱动能力已有较大的提高，其截止频率也随之相应提高，使得PMOS在电路中的应用成为可能。
请参阅图1，图1是现有的一种CMOS器件结构示意图。如图1所示，该CMOS器件通常的形成方法可包括：
首先在硅衬底10上形成浅沟槽隔离11(STI)；
接着形成双阱，包括N阱15(NW)和P阱16(PW)；
然后生长栅介质和栅极材料，并通过光刻、刻蚀形成栅极13；
再下来分别形成侧墙14和源漏区12，最终形成包括NMOS和PMOS的CMOS器件。
通常在NMOS结构中，可以采用深N阱(deep NWell，DNW)将该NMOS的P阱(PWell)与衬底其他部分完全隔离开，从而可避免衬底噪声的影响。但在PMOS结构中，其N阱(NWell)被周边的P阱和P型衬底(P-Substrate)包围，由于P阱和P型衬底在整个芯片上是连成一体的，不利于将衬底噪声隔开，如图2所示，会引入衬底带来的噪声(Noise)影响。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种PMOS器件结构，以有效隔离衬底噪声。
为实现上述目的，本发明的技术方案如下：
一种PMOS器件结构，包括位于硅衬底上的栅极、位于硅衬底中的栅极两侧的源漏区以及栅极下方的第一N阱，所述第一N阱四周依次围有P阱、第二N阱，所述第一N阱、P阱和第二N阱下方相连设有第三N阱，以将所述PMOS器件与硅衬底隔离。
优选地，所述第三N阱为深N阱，其与第二N阱一起构成对P阱的包围结构。
优选地，所述硅衬底为P型硅衬底。
一种上述的PMOS器件结构的制作方法，包括以下步骤：
步骤S01：提供一硅衬底，在所述硅衬底中形成第三N阱；
步骤S02：在所述硅衬底中形成有源区隔离结构；
步骤S03：在所述第三N阱上方形成第一N阱以及围绕第一N阱的第二N阱；
步骤S04：在所述第一、第二N阱之间形成围绕第一N阱的P阱；
步骤S05：在所述第一N阱位置的硅衬底上方形成栅极；
步骤S06：在所述栅极两侧形成侧墙，以及在栅极两侧的硅衬底中形成源漏区。
优选地，步骤S01中，所述硅衬底为P型硅衬底。
优选地，步骤S02中，所述隔离结构为浅沟槽隔离。
优选地，步骤S01中，通过光刻形成第三N阱图形，然后向所述硅衬底中注入N型掺杂杂质，形成具有深N阱结构的第三N阱。
优选地，步骤S03中，通过光刻形成第一、第二N阱图形，然后向所述硅衬底中注入N型掺杂杂质，形成第一、第二N阱；步骤S04中，通过光刻形成P阱图形，然后向所述硅衬底中注入P型掺杂杂质，形成P阱。
从上述技术方案可以看出，本发明通过在PMOS器件结构上增加包围PMOS的P阱结构，以及增加包围P阱的第二N阱和深N阱结构，将PMOS与衬底隔离开来，可减小衬底噪声对PMOS器件的影响，从而具有较好的噪声特性，在射频微波毫米波应用中有较好的应用前景。
附图说明
图1是现有的一种CMOS器件结构示意图；
图2是PMOS衬底噪声来源示意图；
图3是本发明一较佳实施例的一种PMOS器件结构示意图；
图4是本发明隔绝衬底噪声电学示意图；
图5是本发明一较佳实施例的一种PMOS器件结构的俯视示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参阅图3，图3是本发明一较佳实施例的一种PMOS器件结构示意图。如图3所示，本发明的一种PMOS器件结构，包括位于硅衬底20上的栅极25，位于硅衬底20中并位于栅极25两侧的源漏区24，以及位于硅衬底20中并位于栅极25下方的第一N阱27(NW)。所述第一N阱27四周依次围有P阱23(PW)、第二N阱21(NW)。所述第一N阱27、P阱23和第二N阱21之间采用隔离结构22进行隔离。位于所述第一N阱27、P阱23和第二N阱21下方设置有与第一N阱、P阱和第二N阱相连的第三N阱28(DNW)，第三N阱用于将所述PMOS器件与下方的硅衬底相隔离。
请参阅图3。所述第三N阱28为采用深N阱工艺形成的深N阱(deepNWell，DNW)，第三N阱28与第二N阱21一起构成对P阱23的包围结构。第三N阱与第二N阱的连接以形成将P阱有效封闭为限。所述硅衬底20采用P型硅衬底(P-Substrate)。所述隔离结构22可采用浅沟槽隔离(STI)结构。
请继续参阅图3。所述栅极25两侧还可以具有侧墙结构26。
请参阅图5，图5是本发明一较佳实施例的一种PMOS器件结构的俯视图。如图5所示，PMOS器件的栅极25(Gate)横跨硅衬底中的有源区(AA)，栅极25两侧的有源区具有源漏区24。位于栅极25下方的硅衬底中设置有PMOS器件的N阱27(即第一N阱)；围绕第一N阱设置有P阱23，P阱将PMOS包围；围绕P阱设置有深N阱28(deep Nwell；即第三N阱)，深N阱又将P阱包围；最外层设置有第二N阱21，第二N阱21与深N阱28紧接，并共同将P阱23以及PMOS器件包围起来，使PMOS器件与深N阱下方的硅衬底相隔离，如图4所示，从而可减小衬底噪声(Noise)对PMOS器件的影响。
下面将结合具体实施方式，对本发明的一种上述的PMOS器件结构的制作方法进行详细说明。
请参阅图3和图5。本发明的一种PMOS器件结构的制作方法，包括以下步骤：
执行步骤S01：提供一P型硅衬底20，在所述硅衬底中形成第三N阱；
可通过光刻工艺形成第三N阱图形；然后向所述硅衬底中注入N型掺杂杂质，在所述硅衬底中形成具有深N阱(deep Nwell)结构的第三N阱28。
执行步骤S02：在所述硅衬底中形成有源区隔离结构。
采用与常规射频/毫米波工艺相同的工艺流程，在所述硅衬底20中形成有源区隔离结构22，例如可以是浅沟槽隔离结构22(STI)。
执行步骤S03：在所述第三N阱上方形成第一N阱以及围绕第一N阱的第二N阱；
可通过光刻工艺形成第一、第二N阱图形；然后向所述硅衬底中注入N型掺杂杂质，在所述硅衬底中的第三N阱28上方形成第一N阱27以及围绕第一N阱的第二N阱21。
执行步骤S04：在所述第一、第二N阱之间形成围绕第一N阱的P阱；
可通过光刻工艺形成P阱图形；然后向所述硅衬底中注入P型掺杂杂质，在所述硅衬底中的第三N阱28上方、第一、第二N阱27、21之间形成围绕第一N阱27的P阱23。
执行步骤S05：在所述第一N阱位置的硅衬底上方形成栅极；
可采用与常规射频/毫米波工艺相同的工艺流程，在所述硅衬底上沉积栅介质层和栅电极薄膜，然后通过图形化形成栅极25。
执行步骤S06：在所述栅极两侧形成侧墙，以及在栅极两侧的硅衬底中形成源漏区。
最后，可采用与常规射频/毫米波工艺相同的工艺流程，在所述栅极25两侧形成侧墙26，以及在栅极25两侧的硅衬底20中通过离子注入工艺形成PMOS源漏区24。
综上所述，本发明通过在PMOS器件结构上增加包围PMOS的P阱结构，以及增加包围P阱的深N阱结构，将PMOS与衬底隔离开来，可减小衬底噪声对PMOS器件的影响，从而具有较好的噪声特性，在射频微波毫米波应用中有较好的应用前景。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (8)

1.一种PMOS器件结构，其特征在于，包括位于硅衬底上的栅极、位于硅衬底中的栅极两侧的源漏区以及栅极下方的第一N阱，所述第一N阱四周依次围有P阱、第二N阱，所述第一N阱、P阱和第二N阱下方相连设有第三N阱，以将所述PMOS器件与硅衬底隔离。
2.根据权利要求1所述的PMOS器件结构，其特征在于，所述第三N阱为深N阱，其与第二N阱一起构成对P阱的包围结构。
3.根据权利要求1所述的PMOS器件结构，其特征在于，所述硅衬底为P型硅衬底。
4.一种如权利要求1所述的PMOS器件结构的制作方法，其特征在于，包括以下步骤：
步骤S01：提供一硅衬底，在所述硅衬底中形成第三N阱；
步骤S02：在所述硅衬底中形成有源区隔离结构；
步骤S03：在所述第三N阱上方形成第一N阱以及围绕第一N阱的第二N阱；
步骤S04：在所述第一、第二N阱之间形成围绕第一N阱的P阱；
步骤S05：在所述第一N阱位置的硅衬底上方形成栅极；
步骤S06：在所述栅极两侧形成侧墙，以及在栅极两侧的硅衬底中形成源漏区。
5.根据权利要求4所述的PMOS器件结构的制作方法，其特征在于，步骤S01中，所述硅衬底为P型硅衬底。
6.根据权利要求4所述的PMOS器件结构的制作方法，其特征在于，步骤S02中，所述隔离结构为浅沟槽隔离。
7.根据权利要求4所述的PMOS器件结构的制作方法，其特征在于，步骤S01中，通过光刻形成第三N阱图形，然后向所述硅衬底中注入N型掺杂杂质，形成具有深N阱结构的第三N阱。
8.根据权利要求4所述的PMOS器件结构的制作方法，其特征在于，步骤S03中，通过光刻形成第一、第二N阱图形，然后向所述硅衬底中注入N型掺杂杂质，形成第一、第二N阱；步骤S04中，通过光刻形成P阱图形，然后向所述硅衬底中注入P型掺杂杂质，形成P阱。
CN201610601005.9A 2016-07-27 2016-07-27 一种pmos器件结构及其制作方法 Pending CN106024903A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610601005.9A CN106024903A (zh) 2016-07-27 2016-07-27 一种pmos器件结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610601005.9A CN106024903A (zh) 2016-07-27 2016-07-27 一种pmos器件结构及其制作方法

Publications (1)

Publication Number Publication Date
CN106024903A true CN106024903A (zh) 2016-10-12

Family

ID=57114714

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610601005.9A Pending CN106024903A (zh) 2016-07-27 2016-07-27 一种pmos器件结构及其制作方法

Country Status (1)

Country Link
CN (1) CN106024903A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040114288A1 (en) * 2002-09-25 2004-06-17 Tao Cheng Npn darlington esd protection circuit
US20060038271A1 (en) * 2004-08-19 2006-02-23 Tsun-Lai Hsu Substrate isolation design
CN102034857A (zh) * 2010-10-28 2011-04-27 浙江大学 一种pmos场效应晶体管辅助触发的双向可控硅
CN102623515A (zh) * 2011-01-25 2012-08-01 台湾积体电路制造股份有限公司 Mos变抗器结构和方法
CN103904082A (zh) * 2012-12-27 2014-07-02 力旺电子股份有限公司 非易失性存储器结构及其制造工艺

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040114288A1 (en) * 2002-09-25 2004-06-17 Tao Cheng Npn darlington esd protection circuit
US20060038271A1 (en) * 2004-08-19 2006-02-23 Tsun-Lai Hsu Substrate isolation design
CN102034857A (zh) * 2010-10-28 2011-04-27 浙江大学 一种pmos场效应晶体管辅助触发的双向可控硅
CN102623515A (zh) * 2011-01-25 2012-08-01 台湾积体电路制造股份有限公司 Mos变抗器结构和方法
CN103904082A (zh) * 2012-12-27 2014-07-02 力旺电子股份有限公司 非易失性存储器结构及其制造工艺

Similar Documents

Publication Publication Date Title
TWI414022B (zh) 橫向雙極性接面電晶體及其製造方法
US8796731B2 (en) Low leakage, low capacitance electrostatic discharge (ESD) silicon controlled recitifer (SCR), methods of manufacture and design structure
CN205069638U (zh) 集成电路
CN109037053B (zh) 栅极的制造方法
CN108493159A (zh) 栅极的制造方法
US20190296007A1 (en) Method for fabricating a jfet transistor within an integrated circuit and corresponding integrated circuit
US10553499B2 (en) Production of semiconductor regions in an electronic chip
TWI438886B (zh) 靜電放電保護裝置及其製作方法、以及積體電路
US8581347B2 (en) Forming bipolar transistor through fast EPI-growth on polysilicon
US8318559B2 (en) Method of fabricating CMOS transistor
CN116525615B (zh) 一种防止闩锁效应的方法
US8012842B2 (en) Method for fabricating isolated integrated semiconductor structures
CN108470681B (zh) 栅极的制造方法
CN106024903A (zh) 一种pmos器件结构及其制作方法
CN113745161A (zh) 高压半导体器件及其制作方法
CN109103189B (zh) 由n型电容耦合晶体管构成的一次可编程器件
US20160240663A1 (en) Semiconductor device and method for fabricating the same
WO2008137309A1 (en) Inverted junction field effect transistor and method of forming thereof
CN114171589B (zh) 半导体器件结构
CN109545674A (zh) 半导体器件的形成方法及半导体器件
TWI876379B (zh) 共同閘極放大器電路
CN116314032B (zh) 半导体器件及其制造方法
US11107723B1 (en) Method of fabricating semiconductor device
CN112635458B (zh) 一种硅控整流器及其制造方法
CN110518011B (zh) 一种栅约束硅控整流器esd器件及其实现方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20161012