CN102543196B - 数据读取方法、存储器储存装置及其控制器 - Google Patents

Abstract

本发明披露了一种数据读取方法、存储器储存装置及其控制器。该数据读取方法，用于可重写式非易失性存储器模块，其中此可重写式非易失性存储器模块具有多个实体页面。本方法包括将这些实体页面分组为多个实体页面群；并且为每一实体页面群设定对应的阈值电压组。本方法也包括分别地使用对应的阈值电压组从这些实体页面群的实体页面中读取数据。本方法还包括，当从其中一个实体页面群的其中一个实体页面中读取的数据无法藉由错误校正电路来校正时，更新对应此实体页面群的阈值电压组。基此，可有效地确保所读取数据的正确性。

Description

数据读取方法、存储器储存装置及其控制器

技术领域

本发明涉及一种用于可重写式非易失性存储器的数据读取方法，特别是涉及一种在从可重写式非易失性存储器中所读取的数据无法被校正时重新调整读取电压以正确地读取数据的方法，及使用此方法的存储器控制器与存储器储存装置。

背景技术

数字相机、手机与MP3在这几年来的成长十分迅速，使得消费者对数字内容的储存需求也急速增加。由于快闪存储器(Flash Memory)具有数据非易失性、省电、体积小与无机械结构等的特性，适合使用者随身携带作为数字文件传递与交换的储存媒体。固态硬盘(Solid State Drive，SSD)就是以快闪存储器作为储存媒体的一个例子，并且已广泛使用于计算机主机系统中作为主硬盘。

目前的快闪存储器主要分为两种，分别为或非型快闪存储器(NORFlash)及与非型快闪存储器(NAND Flash)。快闪存储器亦可根据每一存储单元可储存的数据位数而区分为多层存储单元(Multi-Level Cell，MLC)快闪存储器及单层存储单元(Single-Level Cell，SLC)快闪存储器。SLC快闪存储器的每个存储单元仅能储存1个位数据，而MLC快闪存储器的每个存储单元可储存至少2个以上的位数据。例如，以4层存储单元快闪存储器为例，每一存储单元可储存2个位数据(即，″11″、″10″、″00″与″01″)。

在快闪存储器中，存储单元会由位线(Bit Line)与字线(Word Line)来串起而形成一存储单元阵列(memory cell array)。当控制位线与字线的控制电路在读取或写入数据到存储单元阵列的指定存储单元时，其他非指定的存储单元的浮动电压可能会受到干扰(disturb)，进而造成错误位(即，控制电路从存储单元中所读取的数据(亦称为读取数据)与原先所写入的数据(亦称为写入数据不同)。或者，当快闪存储器亦可能因长期闲置、存储器漏电、或是多次擦除或写入等因素而造成磨耗(Wear)情况时，存储单元中的浮动电压亦可能改变而造成错误位。

一般来说，存储器储存装置会配置错误校正电路。在写入数据时，错误校正电路会为所写入的数据产生错误校正码，并且在读取数据时，错误校正电路会依据对应的错误校正码来为所读取的数据进行错误校正解码(亦称为错误校正程序)，由此更正错误位。然而，错误校正电路所能够校正的错误位数是有限的，一旦所读取的数据的错误位的个数超过错误校正电路所能校正的错误位的个数时，所读取的数据将无法被校正。此时，主机系统将无法正确地从存储器储存装置中读取到正确的数据。由于工艺的演进或存储器本身的硬件架构的特性造成错误位越来越多(如多层存储单元快闪存储器的每一存储单元可储存的位数越多其可能产生的错误位亦较SLC为多)，因此，如何确保所读取的数据的正确性，成为本领域技术人员所关注的议题。

发明内容

本发明提供一种数据读取方法、存储器控制器与存储器储存装置，其能够正确地读取储存于可重写式非易失性存储器中的数据。

本发明范例实施例提出一种数据读取方法，用于一可重写式非易失性存储器模块，其中此可重写式非易失性存储器模块具有多个实体页面。本数据读取方法包括将这些实体页面分组为多个实体页面群；并且为每一实体页面群设定一个对应的阈值电压组，其中每一位组数据读取电压组包括多个阈值电压。本数据读取方法也包括分别地使用对应的阈值电压组从这些实体页面群的实体页面中读取数据。本数据读取方法还包括，当从其中一个实体页面群的其中一个实体页面中读取的数据无法藉由错误校正电路来校正时，更新对应此实体页面群的阈值电压组。

本发明范例实施例提出一种数据读取方法，用于一可重写式非易失性存储器模块，其中此可重写式非易失性存储器模块具有依序排列的多个实体页面。本数据读取方法包括：使用至少一阈值电压从这些实体页面之中的第一实体页面中获取第一数据；并且判断此第一数据是否可藉由错误校正电路来校正而产生对应第一实体页面的第一已校正数据。本数据读取方法也包括，倘若第一数据无法藉由错误校正电路来校正而产生对应第一实体页面的已校正数据时，从这些实体页面之中的第二实体页面中获取第二数据，其中第二实体页面是邻近第一实体页面，并且第二数据可藉由错误校正电路来校正而产生对应第二实体页面的第二已校正数据。本数据读取方法亦包括：藉由比对第二数据与对应第二实体页面的第二已校正数据来获得一错误位信息；依据此错误位信息来计算至少一补偿电压；藉由所计算的补偿电压来将阈值电压调整成已调整阈值电压；以及使用已调整阈值电压从第一实体页面获取另一第一数据并且藉由错误校正电路来校正此另一第一数据以产生对应第一实体页面的第一已校正数据。

本发明范例实施例提出一种存储器控制器，用于控制可重写式非易失性存储器模块，其中此可重写式非易失性存储器模块具有多个实体页面。本存储器控制器包括存储器管理电路以及电性连接至此存储器管理电路的主机接口、存储器接口、错误校正电路与读取电压更新电路。存储器管理电路用以将这些实体页面分组为多个实体页面群，为每一实体页面群设定对应的阈值电压组并且分别地使用对应的这些阈值电压组从这些实体页面群的实体页面中读取数据，其中每一位组数据读取电压组包括多个阈值电压。存储器接口用以电性连接至此可重写式非易失性存储器模块。在此，当存储器管理电路从其中一个实体页面群的其中一个实体页面中读取的数据无法藉由错误校正电路来校正时，读取电压更新电路会更新对应此实体页面群的阈值电压组。

本发明范例实施例提出一种存储器控制器，用于控制可重写式非易失性存储器模块，其中此可重写式非易失性存储器模块具有依序排列的多个实体页面。本存储器控制器包括存储器管理电路以及电性连接至此存储器管理电路的主机接口、存储器接口、错误校正电路与读取电压更新电路。存储器接口用以电性连接至可重写式非易失性存储器模块。在此，存储器管理电路用以使用至少一阈值电压从第一实体页面中获取第一数据，并且判断错误校正电路是否可校正此第一数据来产生对应第一实体页面的第一已校正数据。倘若错误校正电路无法校正第一数据来产生对应第一实体页面的已校正数据时，存储器管理电路还用以从第二实体页面中获取第二数据，其中第二实体页面是邻近第一实体页面，并且第二数据可藉由错误校正电路来校正而产生对应第二实体页面的第二已校正数据。读取电压更新电路用以比对第二数据与对应第二实体页面的第二已校正数据来获得一错误位信息，依据此错误位信息来计算至少一补偿电压，并且根据所计算的补偿电压来将阈值电压调整成已调整阈值电压。此外，存储器管理电路还用以使用已调整阈值电压从第一实体页面获取另一第一数据并且错误校正电路校正此另一第一数据以产生对应第一实体页面的第一已校正数据。

本发明范例实施例提出一种存储器储存装置，其包括连接器、可复写式非易失性存储器模块以及存储器控制器。连接器用以电性连接至主机系统。可重写式非易失性存储器模块具有多个实体页面。存储器控制器电性连接至连接器与可重写式非易失性存储器模块，并且具有错误校正电路。存储器控制器用以将这些实体页面分组为多个实体页面群，为每一实体页面群设定对应的阈值电压组并且分别地使用对应的阈值电压组从这些实体页面群的实体页面中读取数据，其中每一位组数据读取电压组包括多个阈值电压。当存储器控制器从这些实体页面群之中的其中一个实体页面群的其中一个实体页面中读取的数据无法藉由错误校正电路来校正时，存储器控制器会更新对应此实体页面群的阈值电压组。

本发明范例实施例提出一种存储器储存装置，其包括连接器、可重写式非易失性存储器模块以及存储器控制器。连接器用以电性连接至主机系统。可重写式非易失性存储器模块具有多个实体页面。存储器控制器电性连接至连接器与可重写式非易失性存储器模块，并且具有错误校正电路。存储器控制器用以使用至少一阈值电压从这些实体页面之中的第一实体页面中获取第一数据，并且判断错误校正电路是否可校正第一数据来产生对应第一实体页面的第一已校正数据。倘若错误校正电路无法校正第一数据来产生对应第一实体页面的已校正数据时，存储器控制器还用以从这些实体页面之中的第二实体页面中获取第二数据，其中第二实体页面是邻近第一实体页面，并且第二数据可藉由错误校正电路来校正而产生对应第二实体页面的第二已校正数据。此外，存储器控制器还用以比对第二数据与对应第二实体页面的第二已校正数据来获得错误位信息，依据错误位信息来计算至少一补偿电压，并且根据所计算的补偿电压来将上述阈值电压调整成已调整阈值电压。再者，存储器控制器还用以使用此已调整阈值电压从第一实体页面获取另一第一数据并且错误校正电路校正此另一第一数据以产生对应第一实体页面的第一已校正数据。

基于上述，本发明范例实施例的数据读取方法、存储器控制器与存储器储存装置能够有效地确保所读取的数据的正确性。

为使本发明的上述特征和优点能更明显易懂，下文特举实施例，并结合附图详细说明如下。

附图说明

图1A是根据本发明范例实施例所绘示的主机系统与存储器储存装置。

图1B是根据本发明范例实施例所绘示的计算机、输入/输出装置与存储器储存装置的示意图。

图1C是根据本发明另一范例实施例所绘示的主机系统与存储器储存装置的示意图。

图2是绘示图1A所示的存储器储存装置的概要方块图。

图3是根据本发明范例实施例所绘示的可重写式非易失性存储器模块的概要方块图。

图4是根据本发明范例实施例所绘示储存于存储单元阵列中的写入数据所对应的浮动电压的统计分配图。

图5是根据本发明第一范例实施例所绘示的针对其中一个存储单元的读取运作示意图。

图6是根据本发明另一范例实施例所绘示的8层存储单元的读取运作示意图。

图7是根据本发明范例实施例所绘示的存储器控制器的概要方块图。

图8是根据本发明范例实施例所绘示的管理可重写式非易失性存储器模块的示意图。

图9是根据本发明范例实施例所绘示读取数据的范例。

图10是根据本发明范例实施例所绘示的统计错误位的错误类型的示意图。

图11是根据本发明范例实施例所绘示的数据读取方法的流程图。

附图符号说明

1000：主机系统

1100：计算机

1102：微处理器

1104：随机存取存储器

1106：输入/输出装置

1108：系统总线

1110：数据传输接口

1202：鼠标

1204：键盘

1206：显示器

1208：打印机

1212：随身盘

1214：存储卡

1216：固态硬盘

1310：数字相机

1312：SD卡

1314：MMC卡

1316：存储棒

1318：CF卡

1320：嵌入式储存装置

100：存储器储存装置

102：连接器

104：存储器控制器

106：可重写式非易失性存储器模块

202：存储单元阵列

204：字线控制电路

206：位线控制电路

208：列解码器

210：数据输入/输出缓冲器

212：控制电路

VA：第一阈值电压

VB：第二阈值电压

VC：第三阈值电压

VD：第四阈值电压

VE：第五阈值电压

VF：第六阈值电压

VG：第七阈值电压

702：存储器管理电路

704：主机接口

706：存储器接口

708：错误校正电路

710：读取电压更新电路

752：缓冲存储器

754：电源管理电路

410(0)～410(N)：实体页面群

400(0)-0～400(0)～K：实体页面

1002、1004、1006、1008、1010、1012：区块

S1101、S1103、S1105、S1107、S1109、S1111、S1113、S1115：数据读取的步骤

具体实施方式

在本发明范例实施例中，可重写式非易失性存储器模块的实体页面可被分组为多个实体页面群，并且每一实体页面群会配置有对应的阈值电压组。并且，实体页面群的实体页面中的数据会使用对应的阈值电压组来读取。特别是，当所读取的数据无法藉由错误校正电路来校正时，对应的阈值电压组会依据从邻近实体页面中所获取的错误位信息来调整。由于阈值电压组是依据其对应的实体页面群的特性而被调整，因此，使得所读取的数据的正确性更能被保证。以下将详细范例实施例，来说明本发明。

一般而言，存储器储存装置(亦称，存储器储存系统)包括可重写式非易失性存储器模块与控制器(亦称，控制电路)。通常存储器储存装置是与主机系统一起使用，以使主机系统可将数据写入至存储器储存装置或从存储器储存装置中读取数据。

图1A是根据本发明范例实施例所绘示的主机系统与存储器储存装置。

请参照图1A，主机系统1000一般包括计算机1100与输入/输出(input/output，I/O)装置1106。计算机1100包括微处理器1102、随机存取存储器(random access memory，RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图1B的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图1B所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。

在本发明实施例中，存储器储存装置100是通过数据传输接口1110与主机系统1000的其他元件电性连接。藉由微处理器1102、随机存取存储器1104与输入/输出装置1106的运作可将数据写入至存储器储存装置100或从存储器储存装置100中读取数据。例如，存储器储存装置100可以是如图1B所示的随身盘1212、存储卡1214或固态硬盘(Solid State Drive，SSD)1216等的可重写式非易失性存储器储存装置。

一般而言，主机系统1000可实质地为可与存储器储存装置100配合以储存数据的任意系统。虽然在本范例实施例中，主机系统1000是以计算机系统来作说明，然而，在本发明另一范例实施例中主机系统1000可以是数字相机、摄影机、通信装置、音讯播放器或视讯播放器等系统。例如，在主机系统为数字相机(摄影机)1310时，可重写式非易失性存储器储存装置则为其所使用的SD卡1312、MMC卡1314、存储棒(memory stick)1316、CF卡1318或嵌入式储存装置1320(如图1C所示)。嵌入式储存装置1320包括嵌入式多媒体卡(Embedded MMC，eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。

图2是绘示图1A所示的存储器储存装置的概要方块图。

请参照图2，存储器储存装置100包括连接器102、存储器控制器104与可重写式非易失性存储器模块106。

在本范例实施例中，连接器102是相容于序列先进附件(Serial AdvancedTechnology Attachment，SATA)标准。然而，必须了解的是，本发明不限于此，连接器102亦可以是符合电气和电子工程师协会(Institute of Electrical andElectronic Engineers，IEEE)1394标准、高速周边零件连接接口(PeripheralComponent Interconnect Express，PCI Express)标准、通用序列总线(UniversalSerial Bus，USB)标准、安全数字(Secure Digital，SD)接口标准、存储棒(Memory Stick，MS)接口标准、多媒体储存卡(Multi Media Card，MMC)接口标准、小型快闪(Compact Flash，CF)接口标准、整合式驱动电子接口(IntegratedDevice Electronics，IDE)标准或其他适合的标准。

存储器控制器104用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令，并且根据主机系统1000的指令在可重写式非易失性存储器模块106中进行数据的写入、读取与擦除等运作。

可重写式非易失性存储器模块106是电性连接至存储器控制器104，并且用以储存主机系统1000所写入的数据。在本范例实施例中，可重写式非易失性存储器模块106为多阶存储单元(Multi Level Cell，MLC)NAND型快闪存储器模块。然而，本发明不限于此，可重写式非易失性存储器模块106亦可是其他快闪存储器模块或其他具有相同特性的存储器模块。

图3是根据本发明范例实施例所绘示的可重写式非易失性存储器模块的概要方块图。

可重写式非易失性存储器模块106包括存储单元阵列202、字线控制电路204、位线控制电路206、列解码器(column decoder)208、数据输入/输出缓冲器210与控制电路212。

存储单元阵列202包括用以储存数据的多个存储单元(图未示)、连接这些存储单元的多条位线(图未示)、多条字线与共用源极线(图未示)。存储单元是以阵列方式配置在位线与字线的交叉点上。当从存储器控制器130接收到写入指令或读取数据时，控制电路212会控制字线控制电路204、位线控制电路206、列解码器208、数据输入/输出缓冲器210来写入数据至存储器阵列202或从存储器阵列202中读取数据，其中字线控制电路204用以控制施予至字线的字线电压，位线控制电路206用以控制位线，列解码器208依据指令中的解码列地址以选择对应的位线，并且数据输入/输出缓冲器210用以暂存数据。

在本范例实施例中，可重写式非易失性存储器模块106为MLC NAND型快闪存储器模块，其使用多个浮动电压来代表多位(bits)的数据。具体来说，存储单元阵列202的每一存储单元具有多个储存状态，并且这些储存状态是以多个阈值电压来区分。

图4是根据本发明范例实施例所绘示储存于存储单元阵列中的写入数据所对应的浮动电压的统计分配图。

请参照图4，以4阶存储单元NAND型快闪存储器为例，每一存储单元中的浮动电压可依据第一阈值电压VA、第二阈值电压VB与第三阈值电压VC而区分为4种储存状态，并且这些储存状态分别地代表″11″、″10″、″00″与″01″。换言之，每一个储存状态包括最低有效位(Least Significant Bit，LSB)以及最高有效位(Most Significant Bit，MSB)。在本范例实施例中，储存状态(即，″11″、″10″、″00″与″01″)中从左侧算起的第1个位的值为LSB，而从左侧算起的第2个位的值为MSB。因此，在第一范例实施例中，每一存储单元可储存2个位数据。必须了解的是，图3所绘示的浮动电压及其储存状态的对应仅为一个范例。在本发明另一范例实施例中，浮动电压与储存状态的对应亦可是随着浮动电压越大而以″11″、″10″、″01″与″00″排列。或者，浮动电压所对应的储存状态亦可为对实际储存值进行映射或反相后的值，此外，在另一范例时实例中，亦可定义从左侧算起的第1个位的值为MSB，而从左侧算起的第2个位的值为LSB。

在本范例实施例中，每一存储单元可储存2个位数据，因此同一条字线上的存储单元会构成2个实体页面(即，下页面与上页面)的储存空间。也就是说，每一存储单元的LSB是对应下页面，并且每一存储单元的MSB是对应上页面。此外，在存储单元阵列202中数个实体页面会构成一个实体区块，并且实体区块为执行擦除运作的最小单位。亦即，每一实体区块含有最小数目的一并被擦除的存储单元。

存储单元阵列202的存储单元的数据写入是利用注入电压来改变存储单元的浮动电压，以呈现不同的储存状态。例如，当下页面数据为1且上页面数据为1时，控制电路212会控制字线控制电路204不改变存储单元中的浮动电压，而将存储单元的储存状态保持为″11″。当下页面数据为1且上页面数据为0时，字线控制电路204会在控制电路212的控制下改变存储单元中的浮动电压，而将存储单元的储存状态改变为″10″。当下页面数据为0且上页面数据为0时，字线控制电路204会在控制电路212的控制下改变存储单元中的浮动电压，而将存储单元的储存状态改变为″00″。并且，当下页面数据为0且上页面数据为1时，字线控制电路204会在控制电路212的控制下改变存储单元中的浮动电压，而将存储单元的储存状态改变为″01″

图5是根据本发明第一范例实施例所绘示的针对其中一个存储单元的读取运作示意图。

请参照图5，存储单元阵列202的存储单元的数据读取则是使用阈值电压来区分存储单元的浮动电压。在读取下页数据的运作中，字线控制电路204会施予第二阈值电压VB至存储单元并且藉由存储单元的控制栅(controlgate)是否导通和对应的运算式(1)来判断下页数据的值：

LSB＝(VB)Lower_pre1                            (1)

其中(VB)Lower_pre1表示通过施予第二阈值电压VB而获得的第1下页验证值。

例如，当第二阈值电压VB小于存储单元的浮动电压时，存储单元的控制栅(control gate)不会导通并输出值′0′的第1下页验证值，由此LSB会被识别为0。例如，当第二阈值电压VB大于存储单元的浮动电压时，存储单元的控制栅会导通并输出值′1′的第1下页验证值，由此此LSB会被识别为1。也就是说，用以呈现LSB为1的浮动电压与用以呈现LSB为0的浮动电压可通过第二阈值电压VB而被区分。

在读取上页数据的运作中，字线控制电路204会分别地施予第三阈值电压VC与第一阈值电压VA至存储单元并且藉由存储单元的控制栅是否导通和对应的运算式(2)来判断上页数据的值：

MSB＝((VA)Upper_pre2)xor(～(VC)Upper_pre1)(2)

其中(VC)Upper_pre1表示通过施予第三阈值电压VC而获得的第1上页验证值，并且(VA)Upper_pre2表示通过施予第一阈值电压VA而获得的第2上页验证值，其中符号”～”代表反相。此外，在本范例实施例中，当第三阈值电压VC小于存储单元的浮动电压时，存储单元的控制栅不会导通并输出值′0′的第1上页验证值((VC)Upper_pre1)，当第一阈值电压VA小于存储单元的浮动电压时，存储单元的控制栅不会导通并输出值′0′的第2上页验证值((VA)Upper_pre2)。

因此，在本范例实施例中，依照运算式(2)，当第三阈值电压VC与第一阈值电压VA皆小于存储单元的浮动电压时，在第三阈值电压VC下存储单元的控制栅不会导通并输出值′0′的第1上页验证值并且在第一阈值电压VA下存储单元的控制栅不会导通并输出值′0′的第2上页验证值。此时，MSB会被识别为1。

例如，当第三阈值电压VC大于存储单元的浮动电压且第一阈值电压VA小于存储单元的浮动电压小于存储单元的浮动电压时，在第三阈值电压VC下存储单元的控制栅会导通并输出值′1′的第1上页验证值，并且在第一阈值电压VA下存储单元的控制栅不会导通并输出值′0′的第2上页验证值。此时，MSB会被识别为0。

例如，当第三阈值电压VC与第一阈值电压VA皆大于存储单元的浮动电压时，在第三阈值电压VC下，存储单元的控制栅会导通并输出值′1′的第1上页验证值，并且在第一阈值电压VA下存储单元的控制栅会导通并输出值′1′的第2上页验证值。此时，MSB会被识别为1。

必须了解的是，尽管本发明是以4阶存储单元NAND型快闪存储器来作说明。然而，本发明不限于此，其他多层存储单元NAND型快闪存储器亦可依据上述原理进行数据的读取。

例如，以8阶存储单元NAND型快闪存储器为例(如图6所示)，每一个储存状态包括左侧算起的第1个位的最低有效位LSB、从左侧算起的第2个位的中间有效位(Center Significant Bit，CSB)以及从左侧算起的第3个位的最高有效位MSB，其中LSB对应下页面，CSB对应中页面，MSB对应上页面。在此范例中，每一存储单元中的浮动电压可依据第一阈值电压VA、第二阈值电压VB、第三阈值电压VC、第四阈值电压VD、第五阈值电压VE、第六阈值电压VF与第七阈值电压VG而区分为8种储存状态(即，″111″、″110″、″100″、″101″、″001″、″000″、″010″与″011″)。

图7是根据本发明范例实施例所绘示的存储器控制器的概要方块图。

请参照图7，存储器控制器104包括存储器管理电路702、主机接口704、存储器接口706、错误校正电路708与读取电压更新电路710。

存储器管理电路702用以控制存储器控制器104的整体运作。具体来说，存储器管理电路702具有多个控制指令，并且在存储器储存装置100运作时，这些控制指令会被执行以根据主机系统1000的指令于可重写式非易失性存储器模块106中读取、写入或擦除数据。

在本范例实施例中，存储器管理电路702的控制指令是以固件型式来实作。例如，存储器管理电路702具有微处理器单元(未绘示)与只读存储器(未绘示)，并且这些控制指令是被烧录至此只读存储器中。当存储器储存装置100运作时，这些控制指令会由微处理器单元来执行。

在本发明另一范例实施例中，存储器管理电路702的控制指令亦可以程式码型式储存于可重写式非易失性存储器模块106的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路702具有微处理器单元(未绘示)、只读存储器(未绘示)及随机存取存储器(未绘示)。特别是，此只读存储器具有驱动码段，并且当存储器控制器104被致能时，微处理器单元会先执行此驱动码段来将储存于可重写式非易失性存储器模块106中的控制指令载入至存储器管理电路702的随机存取存储器中。之后，微处理器单元会运转这些控制指令以执行数据的读取、写入与擦除。此外，在本发明另一范例实施例中，存储器管理电路702的控制指令亦可以一硬件型式来实作。

主机接口704是电性连接至存储器管理电路702并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口704来传送至存储器管理电路702。在本范例实施例中，主机接口704是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口704亦可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口706是电性连接至存储器管理电路702并且用以存取可重写式非易失性存储器模块106。也就是说，欲写入至可重写式非易失性存储器模块106的数据会经由存储器接口706转换为可重写式非易失性存储器模块106所能接受的格式。

错误校正电路708是电性连接至存储器管理电路702并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路702从主机系统1000中接收到写入指令时，错误校正电路708会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checking and Correcting Code，ECC Code)，并且存储器管理电路702会将对应此写入指令的数据与对应的错误检查与校正码写入至可重写式非易失性存储器模块106中。之后，当存储器管理电路702从可重写式非易失性存储器模块106中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误校正电路708会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。

读取电压更新电路710是电性连接至存储器管理电路702并且用以调整存储器管理电路702从可重写式非易失性存储器模块106时所采用的阈值电压组。调整阈值电压组的方法将配合附图详细描述如后。

在本发明一范例实施例中，存储器控制器104还包括缓冲存储器752。缓冲存储器752是电性连接至存储器管理电路702并且用以暂存来自于主机系统1000的数据与指令或来自于可重写式非易失性存储器模块106的数据。

在本发明一范例实施例中，存储器控制器104还包括电源管理电路754。电源管理电路754是电性连接至存储器管理电路702并且用以控制存储器储存装置100的电源。

图8是根据本发明范例实施例所绘示的管理可重写式非易失性存储器模块的示意图。

请参照图8，存储器管理电路702会将可重写式非易失性存储器模块106的实体页面分组成实体页面群400(0)～400(N)。在本范例实施例中，存储器管理电路702是将属于同一个实体区块的实体页面分组成一个实体页面群。也就是说，在本范例实施中，一个实体页面群内的实体页面正好为一个实体区块的实体页面。然而，本发明不限于此，在本发明另一范例实施例中，存储器管理电路702亦可将属于同一个区块面(plane)的实体页面分组成一个实体页面群或者将每一个实体页面视为单一实体页面群。

在本范例实施例中，存储器管理电路702会为每一实体页面群配置独立的阈值电压组。例如，以可复写式非易失性存储器模块106为4阶存储单元NAND型存储器模块的例子中，每一阈值电压组包括第一阈值电压VA、第二阈值电压VB与第三阈值电压VC。并且，存储器管理电路702会采用对应的阈值电压组来读取储存于对应的实体页面群的实体页面中的数据。

例如，存储器管理电路702会建立读取电压表以记录对应每一实体页面群的阈值电压组。并且，每当欲从实体页面中读取数据时，存储器管理电路702会从读取电压表中识别对应的阈值电压组并且采用所识别的阈值电压组来读取数据。

也就是说，当欲从属于实体页面群400(0)的实体页面中读取数据时，存储器管理电路702会采用对应实体页面群400(0)的第一阈值电压VA、第二阈值电压VB与第三阈值电压VC来读取数据，而当欲从属于实体页面群400(N)的实体页面中读取数据时，存储器管理电路702会采用对应实体页面群400(N)的第一阈值电压VA、第二阈值电压VB与第三阈值电压VC来读取数据。

特别是，在本范例实施例中，当错误校正电路708无法校正存储器管理电路702从一实体页面中所读取的数据时，存储器管理电路702会从同一个实体页面群的其他实体页面中读取可被错误校正电路708校正的数据，并且读取电压更新电路710会依据可被校正的数据来获取错误位信息以调整对应的阈值电压组。

图9是根据本发明范例实施例所绘示读取数据的范例。

请参照图9，倘若存储器管理电路702欲从属于第一实体页面群(例如，实体页面群400(0))的第一实体页面(例如，实体页面400(0)-3)读取数据时，如图9中的符号(1)所示的步骤，存储器管理电路702会采用对应实体页面群400(0)的阈值电压组来从第一实体页面中读取未校正数据(亦称为第一数据)。例如，倘若第一实体页面为下页面时，存储器管理电路702会采用对应实体页面群400(0)的第二阈值电压VB来识别此实体页面中每一位的值。例如，倘若第一实体页面为上页面时，存储器管理电路702会采用对应实体页面群400(0)的第一阈值电压VA与第三阈值电压VC来识别此实体页面中每一位的值。

在完成数据的读取后，错误校正电路708会依据对应所读取的未校正数据的错误检查与校正码来进行错误校正程序，并且存储器管理电路702会判断所读取的未校正数据是否可被校正而产生已校正数据。倘若所读取的未校正数据无法被校正时，存储器管理电路702会从以第一实体页面为中心扩散，从邻近的其他实体页面中读取数据，直到所读取的数据能够被错误校正电路708校正为止。

例如，如图9中符号(2)所示的步骤，存储器管理电路702先从实体页面400(0)-4中读取未校正数据。倘若从实体页面400(0)-4中读取的未校正数据仍无法被校正时，如图9中符号(3)所示的步骤，存储器管理电路702会再从实体页面400(0)-2中读取未校正数据。倘若从实体页面400(0)-2中所读取的未校正数据仍无法被校正时，如图9中符号(3)所示的步骤，存储器管理电路702会再从实体页面400(0)-5中读取未校正数据，以此类推。最后，倘若从第二实体页面(例如，实体页面400(0)-5)中所读取的未校正数据(亦称为第二数据)可被校正而产生对应第二实体页面的已校正数据时，存储器管理电路702会将对应第二实体页面的未校正数据与已校正数据传送给读取电压更新电路710。

之后，读取电压更新电路710会依据对应第二实体页面的未校正数据与已校正数据来产生补偿电压并且将对应第二实体页面的阈值电压更新成已调整阈值电压。

具体来说，读取电压更新电路710会依序地比对对应第二实体页面的未校正数据与已校正数据的每一位并且识别其中的错误位。在此所谓错误位是指一个应为某一状态的位并误判为属于另一状态。并且，读取电压更新电路710会统计这些错误位的错误位类型作为错误位信息并且依据错误位信息来产生补偿电压以调整阈值电压。

图10是根据本发明范例实施例所绘示的统计错误位的错误类型的示意图。

请参照图10，以4阶存储单元NAND型快闪存储器为例，第一位信息读取电压VA是用以区别储存状态″11″与储存状态″10″，第二阈值电压VB是用以区别储存状态″10″与储存状态″00″并且第三阈值电压VC是用以区别储存状态″00″与储存状态″01″。在此，阈值电压左边的状态称为第一储存状态，而阈值电压右边的状态称为第二储存状态。

特别是，读取电压更新电路710会为每一阈值电压，统计应为第一储存状态而被误判为第二储存状态的存储单元位(即，第一错误位类型)的数目，并且统计应为第二储存状态而被误判为第一储存状态的存储单元(即，第二错误位类型)的数目。

如图10所示，区块1002表示应为储存状态″10″而被误判为储存状态″11″的存储单元，区块1004表示应为储存状态″11″而被误判为储存状态″10″的存储单元。特别是，读取电压更新电路710会根据所识别的错误位之中对应区块1002的错误位的数目以及对应区块1004的错误位的数目来产生对应第一阈值电压VA的补偿电压。并且，读取电压更新电路710会将第一阈值电压加上所计算的补偿电压而成为新的第一阈值电压VA(即，已调整阈值电压)。

例如，读取电压更新电路710是使用以下算式(3)来计算补偿电压：

$x=g\×{\log }_2\left(\frac{\mathrm{error}2}{\mathrm{error}1}\right)---\left(3\right)$

其中x代表补偿电压，g代表常数，error2代表应为第二储存状态而被误判为第一储存状态的存储单元的数目，error1代表应为第一储存状态而被误判为第二储存状态的存储单元位的数目。

类似地，读取电压更新电路710会根据所识别的错误位之中对应区块1006的错误位的数目以及对应区块1008的错误位的数目来产生对应第二阈值电压的补偿电压VB。并且，读取电压更新电路710会将第二阈值电压VB加上所计算的补偿电压而成为新的第二阈值电压VB。

同样的，读取电压更新电路710会根据所识别的错误位之中对应区块1010的错误位的数目以及对应区块1012的错误位的数目来产生对应第三阈值电压的补偿电压VC。并且，读取电压更新电路710会将第三阈值电压VC加上所计算的补偿电压而成为新的第三阈值电压VC。

然后，存储器管理电路702会采用更新后的阈值电压(即，已调整阈值电压)再次从第一实体页面中读取数据(如图9所示的(5))并且错误校正电路708会校正此数据而获取对应第一实体页面的已校正数据。

具体来说，由于邻近的实体页面具有类似的物理特性，因此当某一实体页面所读取的数据无法被校正时，藉由分析其邻近实体页面的错误位信息，来调整阈值电压，将可更正确地读取数据。

图11是根据本发明范例实施例所绘示的数据读取方法的流程图。

请参照图11，在步骤S1101中，存储器管理电路702会根据读取电压表中对应的阈值电压组来从一个目标实体页面中读取未校正数据。并且在步骤S1103中，存储器管理电路702会判断此未校正数据是否可由错误校正电路708来校正而产生对应此实体页面的已校正数据。

倘若未校正数据可被校正时，在步骤S1105中，存储器管理电路702会输出已校正数据。

倘若未校正数据无法被校正时，在步骤S1107中，存储器管理电路702会于邻近的实体页面中读取未校正数据。如何选择邻近的实体页面来读取数据，已描述如上，在此不再重复描述。

之后，在步骤S1109中会判断所读取的未校正数据是否可被错误校正电路708校正。倘若所读取的未校正数据无法被校正时，步骤S1107会再次被执行。

倘若所读取的未校正数据可被校正时，在步骤S1111中，读取电压更新电路710会比对此对应的未校正数据与已校正数据，并且获取错误位信息。

之后，在步骤S1113中，读取电压更新电路710会依据所产生的错误位信息计算补偿电压，并且依据所计算的补偿电压来调整数据位读取电压。

然后，在步骤S1115中，存储器管理电路7002会依据已调整数据位读取电压更新读取电压表中对应的数据位读取电压组。

接着，步骤S1101会被执行，以尝试再次从目标实体页面中读取数据。

例如，在本发明一范例实施例中，存储器管理电路7002会依据不断调整的数据位读取电压组尝试重新读取目标实体页面中的数据，并且在读取一预定次数后能无法获取对应此目标实体页面的已校正数据时，输出错误讯息。

综上所述，本发明范例实施例的数据读取方法及使用此方法的存储器储存装置与存储器控制器能够依据更适当的数据位读取电压来更正确地读取数据。此外，当错误校正电路无法将未校正数据成功地校正时，藉由依据从其邻近实体页面所获取的错误位信息来调整数据位读取电压，将能够获取对应的已校正数据，由此提升数据储存的稳定度。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，本领域的技术人员，在不脱离本发明的精神和范围的前提下，可作若干的更动与润饰，故本发明的保护范围是以本发明的权利要求为准。

Claims (30)

1.一种数据读取方法，用于一可重写式非易失性存储器模块，其中该可重写式非易失性存储器模块具有多个实体页面，该数据读取方法包括：

将这些实体页面分组为多个实体页面群；

为每一这些实体页面群设定一阈值电压组，其中每一这些阈值电压组包括多个阈值电压；

分别地使用对应的这些阈值电压组从这些实体页面群的这些实体页面中读取数据；以及

当从这些实体页面群之中的其中一个实体页面群的其中一个实体页面中读取的数据无法藉由一错误校正电路来校正时，依据该同一个实体页面群的其它实体页面中的可校正的数据，来更新对应该其中一个实体页面群的该阈值电压组。

2.如权利要求1所述的数据读取方法，还包括：

建立一读取电压表，以记录这些实体页面群所对应的这些阈值电压组。

3.如权利要求1所述的数据读取方法，其中更新对应该其中一个实体页面群的该阈值电压组的步骤包括：

使用对应该其中一个实体页面群的该阈值电压组从该其中一个实体页面群的另一实体页面中获取对应该另一实体页面的一未校正数据，其中该另一实体页面邻近该其中一个实体页面，并且对应该另一实体页面的该未校正数据可藉由该错误校正电路来校正而产生对应该另一实体页面的一已校正数据；

藉由比对对应该另一实体页面的该未校正数据与该已校正数据来获得一错误位信息；

依据该错误位信息来计算至少一补偿电压；以及

藉由该至少一补偿电压来调整对应该其中一个实体页面群的该阈值电压组中的至少一阈值电压。

4.一种数据读取方法，用于一可重写式非易失性存储器模块，其中该可重写式非易失性存储器模块具有依序排列的多个实体页面，该数据读取方法包括：

使用至少一阈值电压从这些实体页面之中的一第一实体页面中获取一第一数据；

判断该第一数据是否可藉由一错误校正电路来校正而产生对应该第一实体页面的一第一已校正数据；

倘若该第一数据无法藉由该错误校正电路来校正而产生对应该第一实体页面的该已校正数据时，从这些实体页面之中的一第二实体页面中获取一第二数据，其中该第二实体页面邻近该第一实体页面，并且该第二数据可藉由该错误校正电路来校正而产生对应该第二实体页面的一第二已校正数据；

藉由比对该第二数据与对应该第二实体页面的该第二已校正数据来获得一错误位信息；

依据该错误位信息来计算至少一补偿电压；

藉由该至少一补偿电压来将该至少一阈值电压调整成至少一已调整阈值电压；以及

使用该至少一已调整阈值电压从该第一实体页面获取一另一第一数据并且藉由该错误校正电路来校正该另一第一数据以产生对应该第一实体页面的该第一已校正数据。

5.如权利要求4所述的数据读取方法，其中该第二数据具有多个位，并且每一这些位对应该可重写式非易失性存储器模块的多个储存状态的其中之一，

其中这些储存状态包括一第一储存状态与一第二储存状态并且该至少一阈值电压之中的一第一阈值电压用以区分该第一储存状态与该二储存状态，

其中藉由比对该第二数据与对应该第二实体页面的该第二已校正数据来获得该错误位信息的步骤包括：

找出该第二数据的这些位之中与该第二已校正数据的对应位不相同的多个错误位；

统计这些错误位之中属于一第一错误位型态的错误位的数目，其中属于该第一错误位型态的错误位是应对应该第一储存状态但被误认为对应该第二储存状态的位；

统计这些错误位之中属于一第二错误位型态的错误位的数目，其中属于该第二错误位型态的错误位是应对应该第二储存状态但被误认为对应该第一储存状态的位；以及

将属于该第一错误位型态的错误位的数目与属于该第二错误位型态的错误位的数目作为该错误位信息。

6.如权利要求5所述的数据读取方法，其中依据该错误位信息计算该至少一补偿电压的步骤包括：

依据属于该第一错误位型态的错误位的数目与属于该第二错误位型态的错误位的数目来计算该至少一补偿电压之中的一第一补偿电压。

7.如权利要求6所述的数据读取方法，其中藉由该至少一补偿电压来将该至少一阈值电压调整成该至少一已调整阈值电压的步骤包括：

使用该第一补偿电压将该第一阈值电压调整成该至少一已调整阈值电压之中的一第一已调整阈值电压。

8.如权利要求4所述的数据读取方法，还包括：

建立一读取电压表，以记录该至少一已调整阈值电压。

9.如权利要求8所述的数据读取方法，还包括：

将这些实体页面分组为多个实体页面群，

其中该第一实体页面与该第二实体页面属于这些实体页面群之中的一第一实体页面群，并且该至少一已调整阈值电压是对应该第一实体页面群。

10.如权利要求9所述的数据读取方法，还包括：

依据该读取电压表使用该至少一已调整阈值电压读取属于该第一实体页面群的其他实体页面。

11.一种存储器控制器，用于控制一可重写式非易失性存储器模块，其中该可重写式非易失性存储器模块具有多个实体页面，该存储器控制器包括：

一存储器管理电路，用以将这些实体页面分组为多个实体页面群，为每一这些实体页面群设定一阈值电压组并且分别地使用对应的这些阈值电压组从这些实体页面群的这些实体页面中读取数据，其中每一这些阈值电压组包括多个阈值电压；

一主机接口，电性连接该存储器管理电路；

一存储器接口，电性连接该存储器管理电路，并且用以电性连接至该可重写式非易失性存储器模块；

一错误校正电路，电性连接该存储器管理电路；以及

一读取电压更新电路，电性连接至该存储器管理电路，

其中当该存储器管理电路从这些实体页面群之中的其中一个实体页面群的其中一个实体页面中读取的数据无法藉由该错误校正电路来校正时，该读取电压更新电路会依据该同一个实体页面群的其它实体页面中的可校正的数据，来更新对应该其中一个实体页面群的该阈值电压组。

12.如权利要求11所述的存储器控制器，其中该存储器管理电路还用以建立一读取电压表，以记录这些实体页面群所对应的这些阈值电压组。

13.如权利要求11所述的存储器控制器，其中该存储器管理电路使用对应该其中一个实体页面群的该阈值电压组从该其中一个实体页面群的另一实体页面中获取对应该另一实体页面的一未校正数据，其中该另一实体页面邻近该其中一个实体页面，

其中该错误校正电路校正对应该另一实体页面的该未校正数据来校正来产生对应该另一实体页面的一已校正数据，

其中该读取电压更新电路比对对应该另一实体页面的该未校正数据与该已校正数据来获得一错误位信息，

其中该读取电压更新电路依据该错误位信息来计算至少一补偿电压，

其中该读取电压更新电路使用该至少一补偿电压来调整对应该其中一个实体页面群的该阈值电压组中的至少一阈值电压。

14.一种存储器控制器，用于控制一可重写式非易失性存储器模块，其中该可重写式非易失性存储器模块具有依序排列的多个实体页面，该存储器控制器包括：

一存储器管理电路；

一主机接口，电性连接该存储器管理电路；

一存储器接口，电性连接该存储器管理电路，并且用以电性连接至该可重写式非易失性存储器模块；

一错误校正电路，电性连接该存储器管理电路；以及

一读取电压更新电路，电性连接至该存储器管理电路，

其中该存储器管理电路用以使用至少一阈值电压从这些实体页面之中的一第一实体页面中获取一第一数据，并且判断该错误校正电路是否可校正该第一数据来产生对应该第一实体页面的一第一已校正数据，

其中倘若该错误校正电路无法校正该第一数据来产生对应该第一实体页面的该已校正数据时，该存储器管理电路还用以从这些实体页面之中的一第二实体页面中获取一第二数据，其中该第二实体页面邻近该第一实体页面，并且该第二数据可藉由该错误校正电路来校正而产生对应该第二实体页面的一第二已校正数据，

其中该读取电压更新电路用以比对该第二数据与对应该第二实体页面的该第二已校正数据来获得一错误位信息，并且依据该错误位信息来计算至少一补偿电压，

其中该读取电压更新电路还用以根据该至少一补偿电压来将该至少一阈值电压调整成至少一已调整阈值电压，

其中该存储器管理电路还用以使用该至少一已调整阈值电压从该第一实体页面获取一另一第一数据并且该错误校正电路校正该另一第一数据以产生对应该第一实体页面的该第一已校正数据。

15.如权利要求14所述的存储器控制器，其中该第二数据具有多个位，并且每一这些位对应该可重写式非易失性存储器模块的多个储存状态的其中之一，

其中这些储存状态包括一第一储存状态与一第二储存状态并且该至少一阈值电压之中的一第一阈值电压用以区分该第一储存状态与该二储存状态，

其中该读取电压更新电路用以找出该第二数据的这些位之中与该第二已校正数据的对应位不相同的多个错误位，统计这些错误位之中属于一第一错误位型态的错误位的数目，统计这些错误位之中属于一第二错误位型态的错误位的数目并且将属于该第一错误位型态的错误位的数目与属于该第二错误位型态的错误位的数目作为该错误位信息，

其中属于该第一错误位型态的错误位是应对应该第一储存状态但被误认为对应该第二储存状态的位，

其中属于该第二错误位型态的错误位是应对应该第二储存状态但被误认为对应该第一储存状态的位。

16.如权利要求15所述的存储器控制器，其中该读取电压更新电路依据属于该第一错误位型态的错误位的数目与属于该第二错误位型态的错误位的数目来计算该至少一补偿电压之中的一第一补偿电压。

17.如权利要求16所述的存储器控制器，其中该读取电压更新电路使用该第一补偿电压将该第一阈值电压调整成该至少一已调整阈值电压之中的一第一已调整阈值电压。

18.如权利要求14所述的存储器控制器，其中该存储器管理电路还用以建立一读取电压表，以记录该至少一已调整阈值电压。

19.如权利要求18所述的存储器控制器，其中该存储器管理电路还用以将这些实体页面分组为多个实体页面群，

其中该第一实体页面与该第二实体页面属于这些实体页面群之中的一第一实体页面群，并且在该读取电压表中该至少一已调整阈值电压是对应该第一实体页面群。

20.如权利要求19所述的存储器控制器，其中该存储器管理电路依据该读取电压表使用该至少一已调整阈值电压读取属于该第一实体页面群的其他实体页面。

21.一种存储器储存装置，包括：

一连接器，用以电性连接至一主机系统；

一可重写式非易失性存储器模块，具有多个实体页面；以及

一存储器控制器，电性连接至该连接器与该可重写式非易失性存储器模块，其中该存储器控制器包括：

一存储器管理电路；

一主机接口，电性连接该存储器管理电路；

一存储器接口，电性连接该存储器管理电路，并且用以电性连接至该可重写式非易失性存储器模块；

一错误校正电路，电性连接该存储器管理电路；以及

一读取电压更新电路，电性连接至该存储器管理电路，

其中该存储器管理电路用以将这些实体页面分组为多个实体页面群，为每一这些实体页面群设定一阈值电压组并且分别地使用对应的这些阈值电压组从这些实体页面群的这些实体页面中读取数据，其中每一这些阈值电压组包括多个阈值电压；

其中当该存储器管理电路从这些实体页面群之中的其中一个实体页面群的其中一个实体页面中读取的数据无法藉由该错误校正电路来校正时，该读取电压更新电路会依据该同一个实体页面群的其它实体页面中的可校正的数据，来更新对应该其中一个实体页面群的该阈值电压组。

22.如权利要求21所述的存储器储存装置，其中该存储器管理电路还用以建立一读取电压表，以记录这些实体页面群所对应的这些阈值电压组。

23.如权利要求21所述的存储器储存装置，其中该存储器管理电路使用对应该其中一个实体页面群的该阈值电压组从该其中一个实体页面群的另一实体页面中获取对应该另一实体页面的一未校正数据，其中该另一实体页面邻近该其中一个实体页面，

其中该错误校正电路校正对应该另一实体页面的该未校正数据来校正来产生对应该另一实体页面的一已校正数据，

其中该读取电压更新电路比对对应该另一实体页面的该未校正数据与该已校正数据来获得一错误位信息，依据该错误位信息来计算至少一补偿电压，并且使用该至少一补偿电压来调整对应该其中一个实体页面群的该阈值电压组中的至少一阈值电压。

24.一种存储器储存装置，包括：

一连接器，用以电性连接至一主机系统；

一可重写式非易失性存储器模块，具有依序排列的多个实体页面；以及

一存储器控制器，电性连接至该连接器与该可重写式非易失性存储器模块，其中该存储器控制器包括：

一存储器管理电路；

一主机接口，电性连接该存储器管理电路；

一存储器接口，电性连接该存储器管理电路，并且用以电性连接至该可重写式非易失性存储器模块；

一错误校正电路，电性连接该存储器管理电路；以及

一读取电压更新电路，电性连接至该存储器管理电路，

其中该存储器管理电路用以使用至少一阈值电压从这些实体页面之中的一第一实体页面中获取一第一数据，并且判断该错误校正电路是否可校正该第一数据来产生对应该第一实体页面的一第一已校正数据，

其中倘若该错误校正电路无法校正该第一数据来产生对应该第一实体页面的该已校正数据时，该存储器管理电路还用以从这些实体页面之中的一第二实体页面中获取一第二数据，其中该第二实体页面邻近该第一实体页面，并且该第二数据可藉由该错误校正电路来校正而产生对应该第二实体页面的一第二已校正数据，

其中该读取电压更新电路用以比对该第二数据与对应该第二实体页面的该第二已校正数据来获得一错误位信息，依据该错误位信息来计算至少一补偿电压，并且根据该至少一补偿电压来将该至少一阈值电压调整成至少一已调整阈值电压，

其中该存储器管理电路还用以使用该至少一已调整阈值电压从该第一实体页面获取一另一第一数据并且该错误校正电路校正该另一第一数据以产生对应该第一实体页面的该第一已校正数据。

25.如权利要求24所述的存储器储存装置，其中该第二数据具有多个位，并且每一这些位对应该可重写式非易失性存储器模块的多个储存状态的其中之一，

其中这些储存状态包括一第一储存状态与一第二储存状态并且该至少一阈值电压之中的一第一阈值电压用以区分该第一储存状态与该二储存状态，

其中该读取电压更新电路用以找出该第二数据的这些位之中与该第二已校正数据的对应位不相同的多个错误位，统计这些错误位之中属于一第一错误位型态的错误位的数目，统计这些错误位之中属于一第二错误位型态的错误位的数目并且将属于该第一错误位型态的错误位的数目与属于该第二错误位型态的错误位的数目作为该错误位信息，

其中属于该第一错误位型态的错误位是应对应该第一储存状态但被误认为对应该第二储存状态的位，

其中属于该第二错误位型态的错误位是应对应该第二储存状态但被误认为对应该第一储存状态的位。

26.如权利要求25所述的存储器储存装置，其中该读取电压更新电路依据属于该第一错误位型态的错误位的数目与属于该第二错误位型态的错误位的数目来计算该至少一补偿电压之中的一第一补偿电压。

27.如权利要求26所述的存储器储存装置，其中该读取电压更新电路使用该第一补偿电压将该第一阈值电压调整成该至少一已调整阈值电压之中的一第一已调整阈值电压。

28.如权利要求24所述的存储器储存装置，其中该存储器管理电路还用以建立一读取电压表，以记录该至少一已调整阈值电压。

29.如权利要求28所述的存储器储存装置，其中该存储器管理电路还用以将这些实体页面分组为多个实体页面群，

其中该第一实体页面与该第二实体页面属于这些实体页面群之中的一第一实体页面群，并且在该读取电压表中该至少一已调整阈值电压是对应该其第一实体页面群。

30.如权利要求29所述的存储器储存装置，其中该存储器管理电路依据该读取电压表使用该至少一已调整阈值电压读取属于该第一实体页面群的其他实体页面。