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CN102511079B - 电阻变化型非易失性存储装置 - Google Patents

电阻变化型非易失性存储装置 Download PDF

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CN102511079B
CN102511079B CN201180003847.XA CN201180003847A CN102511079B CN 102511079 B CN102511079 B CN 102511079B CN 201180003847 A CN201180003847 A CN 201180003847A CN 102511079 B CN102511079 B CN 102511079B
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Abstract

提供一种在读出电路的设计中不用设置余量、而能够以最小间隔来对存储单元阵列的位线和字线进行布线的非易失性存储装置。多个基本阵列面的每一个基本阵列面具有仅将该基本阵列面内的偶数层的位线相互连接的第1通孔群、与仅将该基本阵列面内的奇数层的位线相互连接的第2通孔群，第1基本阵列面内的第1通孔群与在Y方向上与第1基本阵列面邻接的第2基本阵列面内的第2通孔群在Y方向上相互邻接，并且，第1基本阵列面内的第2通孔群与第2基本阵列面内的第1通孔群在Y方向上相互邻接，在将第1基本阵列面的第1通孔群与第1基本阵列面的第1全局线连接时，将第2基本阵列面的第2通孔群从第2基本阵列面的第2全局线切断。

Description

电阻变化型非易失性存储装置
技术领域
本发明涉及具有使用所谓的电阻变化型元件构成的存储单元的电阻变化型非易失性存储装置。
背景技术
近年来，具有使用所谓的电阻变化型元件构成的存储单元的电阻变化型非易失性存储装置(下文中有时简称作“非易失性存储装置”。)的研究开发正在发展。所谓电阻变化型元件是指，具有根据电信号而电阻值发生变化的性质、并能够根据该电阻值的变化来存储信息的元件。
此外，对于使用了电阻变化型元件的存储单元，其中之一使用了所谓的交叉点结构。在交叉点结构中，在正交配置的位线和字线的交点位置上，构成由位线和字线夹着的各存储单元。以往，作为这样的交叉点结构的非易失性存储装置，提出了各种形态(专利文献1～6、非专利文献1等)。
专利文献1中，示出了将具有双向性的可变电阻体作为存储单元来使用的非易失性存储装置。其中，为了降低在非选择单元中流过的所谓漏电流，公开了对存储单元的二极管使用例如非线性电阻(varistor)来作为双向非线性元件的情况。此外，还公开了交叉点结构。
专利文献2中，示出了具备具有多层结构的三维交叉点型可变电阻存储单元阵列的非易失性存储装置。
非专利文献1中，公开了将可变电阻膜和单向二极管组合而成的存储单元结构。此外，还公开了多层结构。
专利文献3中，公开了使用由可通过双极性电压进行改写的可变电阻存储器元件和齐纳二极管构成的存储单元的多层存储器结构。
专利文献4中，公开了使用由存储元件和单向控制元件构成的存储单元的多层存储器结构。
专利文献5中，公开了使用如下存储单元的具有三维结构的非易失性存储器，该存储单元具备具有多结晶硅二极管、并能够通过单极性电压进行改写的可变电阻存储器元件(RRAM)。专利文献5中，如图22所示，示出了将同一阵列面内的奇数层、偶数层的字线分别与不同的纵布线(treetrunk)连接的所谓字线结构。这里，某个阵列面的奇数层、偶数层的字线经由驱动器(driver)分别与不同的驱动电路连接。此外，在某个阵列面中选择奇数层的字线的驱动器、选择偶数层的字线的驱动器、以及在与该阵列面邻接的阵列面中选择奇数层的字线的驱动器和选择偶数层的字线的驱动器分别通过不同的控制信号得到控制。另外，专利文献5中，示出了字线的情况，但是能够容易地推测出不仅适用于字线，还可适用于位线。
现有技术文献
专利文献
专利文献1：日本特开2006-203098号公报(图2、图5)
专利文献2：日本特开2005-311322号公报(图4)
专利文献3：日本特表2006-514393号公报
专利文献4：日本特开2004-31948号公报
专利文献5：日本特开2007-165873号公报(图5、9)
专利文献6：国际公开第2009/001534号
非专利文献
非专利文献1：I.G.Baek等“Multi-layer Cross-point Binary OxideResistive Memory(0xRRAM)for Post-NAND Storage Application”，IEDM2005(IEEE international ELECTRON DEVICES meeting 2005)，769-772，Session 31(Fig.7、Fig.11)，2005年12月5日
发明概要
发明要解决的问题
但是，上述现有的非易失性存储装置，在作为集成电路实现的情况下，其布图面积增大，存在高集成化困难的问题。
例如，在上述专利文献5所示的结构中，选择同一阵列面内的奇数层的字线的驱动器(选择开关)和选择偶数层的字线的驱动器(选择开关)分别通过不同的控制信号得到控制，并且与不同的驱动电路连接。此外，某个阵列面及与其邻接的阵列面的驱动器(选择开关)分别通过不同的控制信号得到控制，并且与不同的驱动电路连接。因此，对于两个阵列面需要4个驱动器(选择开关)，并且，上述4个驱动器(选择开关)分别需要与不同的驱动电路连接，不能使驱动器(选择开关)的一端共通，所以驱动器(选择开关)的布图面积变大，结果，存在非易失性存储装置的高集成化困难的问题。
对于上述问题，专利文献6中，示出了如下技术：采用使同一阵列面内的奇数层、偶数层的位线分别与共通的接触通孔连接的分级位线结构，并分别使用选择开关对连接有上述奇数层的位线、偶数层的位线的各接触通孔进行选择，使该选择开关的扩散区域的一方实现共通，从而能够抑制布图面积的增加。此外，一并示出了如下技术：将多个面内的奇数层位线用的选择开关的栅极共通地连接，同样地将偶数层位线用的选择开关的栅极共通地连接而构成模块，并以上述模块为单位进行访问，从而能够减少布图面积。
这里，存储单元阵列的设计中，通常要求面积尽量小，且位线和字线分别以在安装工艺中可允许的最小间隔来布线。另一方面，由于布线间的电容耦合变大，所以因电容耦合而将信号传送到与选择出的位线和字线邻接的非选择的位线或字线，从而对选择出的位线和字线的信号变动产生影响。专利文献6所示的结构(图23)中，在基本阵列面群400中，在选择位于模块内部的阵列面内的存储单元的情况和选择位于模块端部的阵列面内的存储单元的情况下，与选择位线邻接的非选择位线的信号变动不同，即使存储单元中存储的电阻值相同，也因选择出的存储单元的位置而导致选择线的信号变动产生差异，从而存在读出速度发生偏差的问题(后面描述该动作的细节)。因此，需要采用以下某种对策，即：与上述偏差的量相应地，对读出速度设置余量(margin)而进行电路设计、或对位线和字线的布线间隔设置余量来进行布图设计。
发明内容
鉴于上述问题，本发明的目的在于，提供一种非易失性存储装置，使用了电阻变化型非易失性存储元件，不需要在读出电路的设计中设置余量，而能够实现以安装工艺中允许的最小间隔对存储单元阵列的位线和字线进行布线。
解决问题所采用的手段
为了实现上述目的，本发明的电阻变化型非易失性存储装置的一个实施方式，是一种电阻变化型非易失性存储装置，具备存储单元，该存储单元具有电阻状态根据电信号而可逆地变化的电阻变化型元件，其特征在于，具备：基板；多层位线，在将与上述基板的主面平行的面中正交的方向设为X方向及Y方向、将在上述基板的主面上层叠的方向设为Z方向的情况下，该多层位线通过将在Y方向上排列沿X方向延伸的位线而构成的层在Z方向上层叠来构成；多层字线，形成在上述多层位线的各个层间，且通过将在X方向上排列沿Y方向延伸的字线而构成的层在Z方向上层叠来构成；存储单元阵列，具有形成在上述多层位线和上述多层字线之间的各个交点上、由该位线和该字线夹着的多个上述存储单元；在将由上述多层位线之中Y方向的位置相同的多层位线、与和该多个位线交叉的上述字线之间所夹的多个上述存储单元设为基本阵列面的情况下，该存储单元阵列由在Y方向上排列配置的多个上述基本阵列面构成；全局位线，对应于多个上述基本阵列面的每一个基本阵列面而设置；以及第1选择开关元件和第2选择开关元件的组，对应于多个上述基本阵列面的每一个基本阵列面而设置；多个上述基本阵列面的每一个基本阵列面还具有第1通孔群和第2通孔群，该第1通孔群仅将该基本阵列面内的偶数层的位线相互连接，该第2通孔群仅将该基本阵列面内的奇数层的位线相互连接；对于多个上述基本阵列面的每一个基本阵列面，该基本阵列面内的上述第1通孔群，经由对应于该基本阵列面的上述第1选择开关元件和上述第2选择开关元件的组中的一个，与对应于该基本阵列面的上述全局位线连接，该基本阵列面内的上述第2通孔群，经由对应于该基本阵列面的上述第1选择开关元件和上述第2选择开关元件的组中的另一个，与对应于该基本阵列面的上述全局位线连接；在将多个上述基本阵列面的一个设为第1基本阵列面、将在Y方向上与该第1基本阵列面邻接的多个上述基本阵列面的另一个设为第2基本阵列面的情况下，上述第1基本阵列面内的上述第1通孔群、与上述第2基本阵列面内的上述第2通孔群在Y方向上相互邻接，并且，上述第1基本阵列面内的上述第2通孔群、与上述第2基本阵列面内的上述第1通孔群在Y方向上相互邻接；上述第1基本阵列面内的上述第1通孔群，经由对应于该第1基本阵列面的上述第1选择开关元件，与对应于该第1基本阵列面的上述全局位线连接，并且，上述第1基本阵列面内的上述第2通孔群，经由对应于该第1基本阵列面的上述第2选择开关元件，与对应于该第1基本阵列面的上述全局位线连接；上述第2基本阵列面内的上述第2通孔群，经由对应于该第2基本阵列面的上述第1选择开关元件，与对应于该第2基本阵列面的上述全局位线连接，并且，上述第2基本阵列面内的上述第1通孔群，经由对应于该第2基本阵列面的上述第2选择开关元件，与对应于该第2基本阵列面的上述全局位线连接；在对应于多个上述基本阵列面的多个上述第1选择开关元件和多个上述第2选择开关元件的各个组中，通过共通的第1位线选择信号，控制多个上述第1选择开关元件的电连接和非电连接，通过共通的第2位线选择信号，控制多个上述第2选择开关元件的电连接和非电连接。
由此，第1基本阵列面内的第1通孔群、与在Y方向上与第1基本阵列面邻接的第2基本阵列面内的第2通孔群在Y方向上相互邻接，并且，第1基本阵列面内的第2通孔群、与第2基本阵列面内的第1通孔群在Y方向上相互邻接，所以，无论选择的位线的位置如何，与选择位线在同一布线层中(即在Y方向上)邻接的非选择的位线从全局位线被切断，不会出现选择位线的信号的变动由于该选择位线的位置而产生差异这样的问题。由此，不用在读出电路的设计上设置余量而能够实现以安装工艺中可允许的最小间隔对存储单元阵列的位线和字线进行布线。
这里，也可也是，对于多个上述基本阵列面的每一个基本阵列面，该基本阵列面内的上述第1通孔群，在Z方向上通过单一通孔，对隔着该基本阵列面内的奇数层的位线而邻接的该基本阵列面内的全部偶数层的位线之间进行连接，该基本阵列面内的上述第2通孔群，在Z方向上通过单一通孔，对隔着该基本阵列面内的偶数层的位线而邻接的该基本阵列面内的全部奇数层的位线之间进行连接。由此，通过使第1通孔群采用单一贯通孔结构，在形成偶数层的位线的时刻，不形成奇数层贯通孔，在通孔区域中，偶数层的位线间空出基本阵列面间的2倍间隔，从而使工艺的形成变得容易。同样，通过使第2通孔群采用单一贯通孔结构，在形成奇数层的位线的时刻，不形成偶数层贯通孔，在通孔区域中，奇数层的位线间空出基本阵列面间的2倍间隔，从而使工艺的形成变得容易。
进而，也可以是，对于多个上述基本阵列面的每一个基本阵列面，在对应于该基本阵列面的上述第1选择开关元件的一端以及对应于该基本阵列面的上述第2选择开关元件的一端、与对应于该基本阵列面的上述全局位线之间，具备电流限制电路。由此，由于在第1选择开关元件和第2选择开关元件与全局位线之间插入了电流限制电路，所以避免了例如因电阻变化型元件电阻过低从而之后的动作变得不稳定这样的问题。
进而，也可以是，还具有：全局位线解码器/驱动器，选择多个上述全局位线中的至少一个，对选出的至少一个全局位线施加读出用电压；读出电路，读出与通过上述全局位线解码器/驱动器选出的至少一个全局位线对应的基本阵列面内的存储单元的电阻状态；以及控制电路，控制上述全局位线解码器/驱动器；上述控制电路控制上述全局位线解码器/驱动器，使得在从上述第1基本阵列面内的存储单元进行读出动作时，不从上述第2基本阵列面内的存储单元同时进行读出动作。此时，优选的是，上述控制电路控制上述全局位线解码器/驱动器，使得在从上述第1基本阵列面内的存储单元进行读出动作时，还从不在Y方向上与上述第1基本阵列面邻接的第3基本阵列面内的存储单元同时进行读出动作。由此，在同时选择(读出)基本阵列面群内的任意多个基本阵列面内的存储单元的情况下，由于在Y方向上与各选择位线邻接的位线始终成为非选择位线，所以不会有根据选择的存储单元(位线)的位置、Y方向的邻接线中的信号变动不同从而读出速度发生偏差的问题。
发明效果
根据本发明，将由多层层叠的存储单元阵列构成的电阻变化型非易失性存储装置以作为集成电路进行安装的工艺中允许的最小布线间隔来构成，所以能够实现小面积。
附图说明
图1A是本发明的实施方式的双向型存储单元的电路图；
图1B是本发明的实施方式的单向型存储单元的电路图；
图1C是本发明的实施方式的无二极管存储单元的电路图；
图2是表示双向二极管元件的电压-电流特性的一例的曲线；
图3A是表示单层交叉点结构的图；
图3B是表示多层交叉点结构的图；
图4A是表示本发明的实施方式的存储单元的截面结构的一例的图；
图4B是表示本发明的实施方式的存储单元的截面结构的一例的图；
图4C是表示本发明的实施方式的存储单元的截面结构的一例的图；
图4D是表示本发明的实施方式的存储单元的截面结构的一例的图；
图4E是表示图1C的无二极管存储单元的截面结构的一例的图；
图5是表示本发明的实施方式的存储单元的电流-电压的关系的图表；
图6是表示本发明的基本阵列面群的结构的一实施方式的电路图；
图7是表示图6的基本阵列面群及其周边电路的电路图；
图8是表示使用了多个图6的基本阵列面群的电阻变化型非易失性存储装置的主要部分的电路图；
图9是表示本发明的电阻变化型非易失性存储装置的整体结构的电路图；
图10是图6的基本阵列面群的写入、擦除、准备(stand by)动作的时序波形图；
图11A是图6的基本阵列面群的读出动作的时序波形图(BL_e2访问时)；
图11B是图6的基本阵列面群的读出动作的时序波形图(BL_e3访问时)；
图12是图6的基本阵列面群的读出动作的时序波形图；
图13是表示本发明的基本阵列面群的物理结构的平面图；
图14A是表示本发明的基本阵列面群(基本阵列面0、2)的物理结构的截面图；
图14B是表示本发明的基本阵列面群(基本阵列面1、3)的物理结构的截面图；
图15A是将本发明的基本阵列面群的物理结构按各层分解后的平面图的一例；
图15B是将本发明的基本阵列面群的物理结构按各层分解后的平面图的一例；
图15C是将本发明的基本阵列面群的物理结构按各层分解后的平面图的一例；
图16A是将本发明的基本阵列面群的物理结构按各层分解后的平面图的一例；
图16B是将本发明的基本阵列面群的物理结构按各层分解后的平面图的一例；
图16C是将本发明的基本阵列面群的物理结构按各层分解后的平面图的一例；
图17A是表示本发明的基本阵列面群(基本阵列面0、2)的物理结构的截面图；
图17B是表示本发明的基本阵列面群(基本阵列面1、3)的物理结构的截面图；
图18A是将本发明的基本阵列面群的物理结构按各层分解后的平面图的一例；
图18B是将本发明的基本阵列面群的物理结构按各层分解后的平面图的一例；
图18C是将本发明的基本阵列面群的物理结构按各层分解后的平面图的一例；
图19是表示本发明的基本阵列面群的结构的一实施方式的电路图；
图20A是表示现有的基本阵列面群的读出动作的仿真结果的波形图(BL_e2访问时)；
图20B是表示现有的基本阵列面群的读出动作的仿真结果的波形图(BL_e3访问时)；
图21A是表示本发明的基本阵列面群的读出动作的仿真结果的波形图(BL_e2访问时)；
图21B是表示本发明的基本阵列面群的读出动作的仿真结果的波形图(BL_e3访问时)；
图22是表示现有的基本阵列面的结构的截面图；
图23是表示现有的基本阵列面群的结构的电路图；
图24A是图23的基本阵列面群的读出动作的时序波形图(BL_e2访问时)；
图24B是图23的基本阵列面群的读出动作的时序波形图(BL_e3访问时)。
具体实施方式
下面，参考附图来详细说明本发明的电阻变化型非易失性存储装置的实施方式。
<本发明的电阻变化型非易失性存储装置的结构>
图1A是本实施方式的电阻变化型非易失性存储装置具有的存储单元(交叉点存储单元)的电路图。如图1A所示，本实施方式中，以如下双向型存储单元为前提，该双向型存储单元是通过施加极性不同的预定阈值以上的电压或电流、导致存储单元的电阻值变化的双向型存储单元。双向型存储单元由在双向的电压或电流的施加中发生电阻变化的电阻变化型非易失性存储元件1(下文中也称作电阻变化型元件1)和与该电阻变化型元件1串联连接的双向二极管元件2构成。电阻变化型元件1至少能够成为低电阻状态和高电阻状态，根据所施加的电信号，电阻值(电阻状态)可逆变化，从而能够存储信息。即，电阻变化型元件1具有如下特性：在低电阻状态时，在向电阻变化型元件1施加的电压的绝对值超过规定的第1电压时，变化为高电阻状态，在高电阻状态时，在向电阻变化型元件1施加的与第1电压的施加方向(施加极性)反向(逆极性)的施加电压的绝对值超过规定的第2电压时，变化为低电阻状态。双向二极管元件2对于施加电压具有非线性的电流特性，且具有在双向(正电压区域和负电压区域)流过电流的双向性。
图2表示双向二极管元件2的电压-电流特性的一例。It(＞0)表示决定阈值电压的规定电流值，V1表示第1阈值电压(正阈值电压)，V2表示第2阈值电压(负阈值电压)。如图2所示，其特性是非线性，在电压V满足V2＜V＜V1的区域中，电阻大，实质上电流不流动。此时，若设流过双向二极管元件2的电流为I，则I满足-It＜I＜It的关系。另一方面，在电压V满足V≤V2或V1≤V的区域中，电阻值急剧降低，流过大电流。此时，在满足V1≤V的区域中，It≤I，在满足V≤V2的区域中，I≤-It。
这里，阈值电压表示流过规定电流时的电压。这里的规定电流是指，为了决定阈值电压而可任意决定的值，根据二极管所控制的元件的特性、二极管的特性来决定。通常，将阈值电流决定为，从实质上电流不流动的状态切换到流过大电流的状态的时刻的电流。
另外，在图2中，按原点对称地记载了正电压时的电流大小和负电压时的电流大小，但不需要必须对称。例如，可以是|V1|＜|V2|，也可以是|V2|＜|V1|。
此外，通过在位线和字线之间设置的双向型存储单元，实现1比特的存储元件。
另外，本发明的电阻变化型非易失性存储装置具有的存储单元的结构也可以采用如图1B所示那样的由电阻变化型元件1和单向二极管元件2a构成的单向型存储单元、或如图1C所示那样的仅由电阻变化型元件1构成的无二极管存储单元。
这里，在图1A和图1B中，电阻变化型元件的一端与位线连接，电阻变化型元件的另一端和二极管元件的一端进行连接，二极管元件的另一端和字线进行连接，但也可以是，将电阻变化型元件的一端与字线连接，将电阻变化型元件的另一端和二极管元件的一端连接，将二极管元件的另一端和位线连接。
图3A和图3B是表示包含存储单元的立体结构的概念图。图3A是所谓的单层交叉点存储单元的立体结构，在正交配置的位线和字线的交点位置上，构成由位线和字线夹着的存储单元MC。图3B是所谓的多层交叉点存储单元的立体结构，采用将图3A的单层交叉点存储单元堆积而得到的结构。
图4A是本实施方式的各种存储单元的截面结构例。图4A中，下部布线11和上部布线12中一个是位线，另一个是字线。并且，在下部布线11和上部布线12之间顺序形成了下部电极13、二极管层14、内部电极15、电阻变化层16和上部电极17。即，在图4A的结构中，二极管元件2由下部电极13、二极管层14和内部电极15构成，电阻变化型元件1由内部电极15、电阻变化层16和上部电极17构成。
另外，关于电阻变化层16，可以使用贫氧型的过渡金属氧化物。过渡金属氧化物使用钽氧化物，在将其组成表示为TaOx的情况下，至少需要满足0＜X＜2.5。即，氧的含有量需要比作为化学计量组成的Ta2O5少。特别是，本实施方式的TaOx膜优选为0.8≤X≤1.9。
作为过渡金属氧化物，还可以使用铪氧化物和锆氧化物。在将铪氧化物的组成表示为HfOx的情况下，至少需要满足0＜X＜2.0。进一步，优选为0.9≤X≤1.6。
此外，在将锆氧化物的组成表示为ZrOx的情况下，至少需要满足0＜X＜2.0。进一步，优选为0.9≤X≤1.4。
图4B是本实施方式的存储单元的截面结构的另一例，电阻变化层16为层叠结构。即，电阻变化层16由第1电阻变化层16a和第2电阻变化层16b的层叠结构构成。这里，优选为，第2电阻变化层16b与第1电阻变化层16a相比，氧含有量更多，膜厚更薄。例如，在使用钽氧化物的情况下，由第1钽氧化物层(组成：TaOx)16a和第2钽氧化物层(组成：TaOy)16b的层叠结构构成。这里，优选为，满足0＜X＜2.5且X＜Y。更优选的是，第2钽氧化物层(TaOy)16b与上部电极17相接，膜厚为1nm以上8nm以下，并且满足0.8≤X≤1.9且2.1≤Y。
层叠结构的电阻变化层使用铪氧化物的情况下，由第1铪氧化物层(组成：HfOx)16a和第2铪氧化物层(组成：HfOy)16b的层叠结构构成。这里，优选为，满足0＜X＜2.0且X＜Y。更优选的是，第2铪氧化物层(HfOy)16b与上部电极17相接，膜厚为3nm以上4nm以下，并且满足0.9≤X≤1.6且1.8＜Y。
层叠结构的电阻变化层使用锆氧化物的情况下，由第1锆氧化物层(组成：ZrOx)16a和第2锆氧化物层(组成：ZrOy)16b的层叠结构构成。这里，优选为，满足0＜X＜2.0且X＜Y。更优选的是，第2锆氧化物层(ZrOy)16b与上部电极17相接，膜厚为1nm以上5nm以下，并且满足0.9≤X≤1.4且1.9＜Y。
另外，优选为，与第2电阻变化层16b相接的上部电极17使用例如Au(金)、Pt(铂)、Ir(铱)、Pd(钯)、Cu(铜)和Ag(银)等、标准电极电位比构成第2电阻变化层16b的金属(例如Ta、Hf、或Zr)的标准电极电位高的材料中的1个或多个材料构成，内部电极15由标准电极电位比构成上部电极17的材料的标准电极电位小的材料(例如W、Ni、或TaN等)构成。
图4C和图4D是本实施方式的存储单元的截面结构的另一例。图4C中，省略了内部电极15，图4D中，进一步省略了下部电极13和上部电极17，下部布线11、上部布线12还分别兼用作下部电极、上部电极。在图4C的构造中，二极管元件2由下部电极13、二极管层14和电阻变化层16(兼用作二极管元件2的另一电极)构成，电阻变化型元件1由二极管层14(兼用作电阻变化型元件1的另一电极)、电阻变化层16和上部电极17构成。在图4D的构造中，二极管元件2由下部布线11、二极管层14及电阻变化层16(兼用作二极管元件2的另一电极)构成，电阻变化型元件1由二极管层14(兼用作电阻变化型元件1的另一电极)、电阻变化层16及上部布线12构成。
随着存储单元的结构变简单，能够使用的材料受到限制。
此外，图4E是图1C的无二极管存储单元的截面结构的一例。在图4C、图4D和图4E的任何一个中，都与图4B同样，能够使电阻变化层16为层叠结构。另外，图4A～图4E示出了在二极管元件之上配置电阻变化型元件的结构，但也可以采用在电阻变化型元件之上配置二极管元件的结构。
图5是表示本实施方式的存储单元的电流-电压的关系的图表。图5的图表对应于图1A的电路图的存储单元的电流-电压特性。在图5中，横轴是在位线-字线间施加的电压、纵轴是存储单元中流过的电流。此外，在图5中所示的“LR单元”表示存储单元(更严格来讲，是存储单元中的电阻变化型元件)是低电阻状态的情况，“HR单元”表示存储单元(更严格来讲，是存储单元中的电阻变化型元件)是高电阻状态的情况。如图5所示，若假设当前存储单元是低电阻状态(LR单元)，则在电压升高而向存储单元施加的电压超过VF时，电流大大增加。在电压进一步升高而接近VTH时，存储单元的电阻值急剧变化而成为高电阻状态(HR单元)，电流大大减小。另一方面，在向存储单元施加的电压减少而低于VTL时，存储单元的电阻值急剧变化而成为低电阻状态(LR单元)，电流大大增加。这样，对于施加电压的极性，电阻变化在双方向上产生。
图6是表示本实施方式的电阻变化型非易失性存储装置的基本阵列面群100的结构的电路图。图6中，设位线(子位线)延伸的方向为X方向，设字线延伸的方向为Y方向，设位线、字线的层重叠的方向为Z方向。换言之，将在与基板(未图示)的主面平行的面中正交的方向设为X方向和Y方向，将在该基板的主面上层叠的方向设为Z方向，该基板作为形成存储单元的基础(base)。
图6中，以在Y方向上排列沿X方向延伸的位线而构成的结构为层的情况下，位线BL形成为多个层(图6中为4层)，以在X方向上排列沿Y方向延伸的字线而构成的结构为层的情况下，字线WL形成为位线之间的各层(图6中为3层)。并且，在基本阵列面群100中，在位线BL和字线WL之间的三维交点位置，由该位线BL和该字线WL夹着而形成各存储单元MC。另外，为了简化附图，对存储单元MC的一部分和字线的一部分省略了图示。
并且，通过按在Z方向上整齐的(即，Y方向相同)各层的每个位线BL群在与字线WL之间形成的存储单元MC，分别构成基本阵列面0～3。各基本阵列面0～3中，字线WL是共通的。在图6的例子中，在各基本阵列面0～3中，存储单元MC在X方向配置了32个，在Z方向配置了6个。此外，基本阵列面群100由在Y方向上排列的4个基本阵列面0～3构成。另外，在图6中，还一并图示了与基本阵列面群100(基本阵列面群0)邻接的其他基本阵列面群(基本阵列面群1)中的基本阵列面4。但是，基本阵列面中的存储单元的个数、以及沿Y方向排列的基本阵列面的个数不限于此。
并且，各基本阵列面0～3中，各基本阵列面内的偶数层的位线BL(BL_e0～BL_e3)经由第1通孔群121～124各自共通地连接，奇数层的位线BL(BL_o0～BL_o3)经由第2通孔群131～134各自共通地连接。另外，如图6所示，所谓“偶数层的位线BL_e0”是指，基本阵列面0的4层位线中，从最上层起第2层和第4层的位线，所谓“偶数层的位线BL_e1”是指，基本阵列面1的4层位线中，从最上层起第2层和第4层的位线，所谓“偶数层的位线BL_e2”是指，基本阵列面2的4层位线中，从最上层起第2层和第4层的位线，所谓“偶数层的位线BL_e3”是指，基本阵列面3的4层位线中，从最上层起第2层和第4层的位线。
此外，所谓“奇数层的位线BL_o0”是指，基本阵列面0的4层位线中，从最上层起第1层和第3层的位线，所谓“奇数层的位线BL_o1”是指，基本阵列面1的4层位线中，从最上层起第1层和第3层的位线，所谓“奇数层的位线BL_o2”是指，基本阵列面2的4层位线中，从最上层起第1层和第3层的位线，所谓“奇数层的位线BL_o3”是指，基本阵列面3的4层位线中，从最上层起第1层和第3层的位线。
这里，基本阵列面0和2中，将偶数层的位线BL(BL_e0及BL_e2)共通连接的第1通孔群121及123从Y方向来看配置在基本阵列面0及2内的左侧，将奇数层的位线BL(BL_o0及BL_o2)共通连接的第2通孔群131及133从Y方向来看配置在基本阵列面0及2内的右侧。另一方面，基本阵列面1和3中，将偶数层的位线BL(BL_e1及BL _3)共通连接的第1通孔群122及124从Y方向来看配置在基本阵列面1及3内的右侧，将奇数层的位线BL(BL_o1及BL_o3)共通连接的第2通孔群132及134从Y方向来看配置在基本阵列面内的左侧。
并且，与基本阵列面0～3各自对应而沿Y方向延伸形成有全局(global)位线GBL000～GBL003。此外，按每个基本阵列面0～3，分别设有第1选择开关元件101～104和第2选择开关元件111～114。图6中，假设第1选择开关元件101～104和第2选择开关元件111～114由n型MOS晶体管构成。
第1选择开关元件101～104的栅极被共通地连接，根据对栅极供给的第1位线选择信号BLs_f0，分别对相应基本阵列面涉及的(对应的)全局位线GBL000～GBL003与相应基本阵列面的通孔群121、132、123及134之间的电连接/非电连接进行切换控制。第2选择开关元件111～114的栅极被共通地连接，根据对栅极供给的第2位线选择信号BLs_s0，分别对相应基本阵列面涉及的(对应的)全局位线GBL000～GBL003与相应基本阵列面的通孔群131、122、133及124之间的电连接/非电连接进行切换控制。
通过该结构，本实施方式的电阻变化型非易失性存储装置实现了上述的多层交叉点结构。此外，还实现了利用位线BL和全局位线GBL的分级位线方式。进而，在各基本阵列面0～3中，经由第1通孔群和第2通孔群将各基本阵列面内的偶数层的位线BL和奇数层的位线BL分别共通地连接，从而能够将用于实现分级位线方式的选择开关元件的数目减小到2个。由此，能够实现阵列尺寸小的基本阵列面群，而不会增大布图面积。
此外，该结构中，在基本阵列面0中，偶数层的位线BL_e0经由第1通孔群121而与第1选择开关元件101连接，奇数层的位线BL_o0经由第2通孔群131而与第2选择开关元件111连接。另一方面，在相对于基本阵列面0在Y方向上邻接的基本阵列面1中，偶数层的位线BL_e1经由第1通孔群122而与第2选择开关元件112连接，奇数层的位线BL_o1经由第2通孔群132而与第1选择开关元件102连接。此外，基本阵列面群100内的各基本阵列面内的第1选择开关元件101～104的栅极被共有连接，通过对栅极供给的第1位线选择信号BLs_f0对电连接/非电连接进行控制，同样，第2选择开关元件111～115的栅极被共有连接，通过对栅极供给的第2位线选择信号BLs_s0对电连接/非电连接进行控制。由此，若选择第1位线选择信号BLs_f0，则第1选择开关元件101～104成为连接状态(ON)，在基本阵列面0中，偶数层的位线BL_e0经由第1通孔群121及第1选择开关元件101而与全局位线GBL000连接，奇数层的位线BL_o0与全局位线GBL000成为非电连接，而在基本阵列面1中，奇数层的位线BL_o1经由第2通孔群132及第1选择开关元件102而与全局位线GBL001连接，偶数层的位线BL_e1与全局位线GBL001成为非电连接。基本阵列面2与基本阵列面0同样，基本阵列面3与基本阵列面1同样。
即，在该结构中，具有如下特征，即：在选择某个基本阵列面群100的第1位线选择信号BLs_f0而将某个基本阵列面中偶数层的位线与全局位线连接时，在与该基本阵列面在Y方向上邻接的2个基本阵列面中，偶数层的位线与全局位线成为非电连接。另外，对于奇数层的位线，与上述相同的关系也成立，进而，无论基本阵列面的位置如何，该关系始终成立。
图7是表示图6的基本阵列面群100与其周边电路之间的连接关系的电路图。图7中，全局位线解码器/驱动器202对全局位线GBL进行驱动控制。即，全局位线解码器/驱动器202选择多个全局位线中的至少一个，对所选择的至少一个全局位线施加读出用电压。子位线选择电路203根据地址信号A0～Ax，控制第1位线选择信号BLs_f0和第2位线选择信号BLs_s0。字线解码器/驱动器201对各字线WL进行驱动控制。
图8是表示电阻变化型非易失性存储装置的主要部分300的电路图。如图8所示，在实际的装置中，通过配置多个图6所示的基本阵列面群100，构成存储单元阵列200。在图8的例子中，配置了(n+1)×16个基本阵列面群100。字线解码器/驱动器201对各字线WL进行驱动控制，全局位线解码器/驱动器202对各全局位线GBL进行驱动控制。子位线选择电路203根据地址信号A0～Ax，控制针对各基本阵列面群100的第1控制信号BLs_f0～BLs_fn和第2控制信号BLs_s0～BLs_sn。
图9是表示电阻变化型非易失性存储装置500的整体结构的电路图。图9中，主要部分300相当于图8所示的结构。
图9中，地址输入电路211在擦除(高电阻化)周期(cycle)、写入(低电阻化)周期或读出周期间，暂时锁存(latch)来自外部的地址信号，将锁存后的地址信号输出到子位线选择电路203、全局位线解码器/驱动器202以及字线解码器/驱动器201。控制电路212接收多个输入信号，将表示擦除周期、写入周期、读出周期以及准备(stand by)时的状态的信号，分别作为相应的信号输出到子位线选择电路203、全局位线解码器/驱动器202、字线解码器/驱动器201、写入电路214和数据输入输出电路215。此外，控制电路212将擦除周期、写入周期及读出周期时的擦除、写入或读出脉冲生成触发信号输出到写入脉冲生成电路213。写入脉冲生成电路213在任意的期间(tp_E、tp_W、或tp_R的期间)生成擦除周期、写入周期及读出周期内的各擦除、写入、或读出时间脉冲，输出到全局位线解码器/驱动器202和字线解码器/驱动器201。
<本发明的电阻变化型非易失性存储装置500的动作>
图10、图11A和图11B是图6所示的基本阵列面群的动作时序图。存储器的动作大致分为4种，即图10所示的写入周期、擦除周期、准备、以及图11A和图11B所示的读出周期。
首先，说明写入周期。图10中，作为写入动作的一例，示出了向与位线BL_e2和字线WL00000连接的存储单元进行写入(低电阻化)的情况。在写入周期中，所选择的存储单元的电阻变化型元件从高电阻状态变为低电阻状态，或从低电阻状态变为高电阻状态。首先，向所选择的全局位线(图10中是GBL002)和所选择的字线(图10中是WL00000)施加预充电(precharge)电压Vp。不向除此之外的非选择全局位线、非选择字线施加预充电电压。此外，向第1位线选择信号BLs_f0、第2位线选择信号BLs_s0之中被选择的一个(图10中是BLs_f0)施加选择电压V_sel，将选择位线(图10中是BL_e2)预充电到预充电电压Vp。非选择全局位线、非选择位线、非选择字线利用从选择位线、选择字线经过存储单元的潜行电流，被预充电到预充电电压Vp。
接着，向选择全局位线GBL002施加写入电压Vw，从而向选择位线BL_e2施加写入电压Vwb。一并向选择字线WL00000施加0V，并向与选择位线BL_e2和选择字线WL00000连接的存储单元施加写入电压Vwb，从而进行向存储单元的写入。此时，非选择位线变化为由选择位线BL_e2的电压Vwb和选择字线WL00000的电压0V决定的、比0V高且比Vwb低的稳定电压Vwnb，非选择字线同样变化为比0V高且比Vwb低的稳定电压Vwnw，所以向非选择的存储单元仅施加比写入电压Vwb小的电压。
接着，说明擦除周期。图10中，作为擦除动作的一例，示出了将与位线BL_e2和字线WL00000连接的存储单元擦除(高电阻化)的情况。擦除周期中，基本动作与写入周期相同，不同点在于，对所选择的存储单元施加相对于预充电电压Vp逆极性的电压Ve。首先，向所选择的全局位线(图10中是GBL002)和所选择的字线(图10中是WL00000)施加预充电电压Vp。不向除此之外的非选择全局位线、非选择字线施加预充电电压。此外，向第1位线选择信号BLs_f0、第2位线选择信号BLs_s0之中被选择的一个(图10中是BLs_f0)施加选择电压Vsel，将选择位线(图10中是BL_e2)预充电到预充电电压Vp。非选择全局位线、非选择位线、非选择字线利用从选择位线、选择字线经过存储单元的潜行电流，被预充电到预充电电压Vp。
接着，向选择字线WL00000施加擦除电压Ve。一并向选择位线BL_e2施加0V，向与选择位线BL_e2和选择字线WL00000连接的存储单元施加擦除电压Ve，从而进行存储单元的擦除。此时，非选择位线变化为由选择字线WL00000的电压Ve和选择位线BL_e2的电压0V决定的、比0V高比Ve低的稳定电压Venb，非选择字线同样变化为比0V高且比Ve低的稳定电压Venw，所以向非选择的存储单元仅施加比擦除电压Ve小的电压。
接着，说明读出周期。图11A中，作为读出动作的一例，示出了将与位线BL_e2和字线WL00000连接的存储单元读出的情况。读出周期中，首先向选择全局位线(图11A中是GBL002)施加预充电电压VPR_GBL。可以向除此之外的非选择全局位线施加电压，也可以不向其施加电压。此外，向第1位线选择信号BLs_f0、第2位线选择信号BLs_s0之中被选择的一个(图11A中是BLs_f0)施加选择电压Vsel，向除此之外的非选择的位线选择信号施加非选择电压(图11A中是0V)。不向选择字线(图11A中是WL00000)、非选择字线施加电压。通过以上的电压施加，利用全局位线GBL002，将选择位线(图11A中是BL_e2)预充电到预充电电压VPR_SBL，从选择位线BL_e2经由存储单元，将选择字线WL00000、非选择字线预充电到VPR_WL，从选择、非选择字线经由存储单元，将非选择位线预充电到VPR_NSBL。
另外，在上述说明中，可以向非选择全局位线施加电压，但是该情况下，通过使施加的电压比选择全局位线GBL002的预充电电压VPR_GBL低、且接近非选择位线的预充电电压VPR_NSBL，能够降低经由位线选择开关的非选择全局位线、非选择位线间的漏电压。此外，通过向非选择全局位线施加并固定电压，能够防止经布线间电容的对选择全局位线GBL002的影响。
接着，停止向选择全局位线GBL002的电压施加，使选择字线WL00000的电压从VPR_WL变为0V。不向除此之外的非选择字线施加电压。由此，向所选择的存储单元施加读出电压VPR_SBL，根据存储单元的电阻变化型元件的电阻值，选择位线BL_e2、选择全局位线GBL002所积蓄的电荷放电。通过用图9的读出电路216检测该选择全局位线GBL002的电位成为判定电压VREF为止的时间ΔtRD，对存储单元是处于低电阻状态还是处于高电阻状态进行判定。
这里，由于选择字线WL00000从VPR_WL变化为0V，从而非选择位线、非选择字线分别从VPR_NSBL、VPR_WL向由选择位线BL_e2、选择字线WL00000的电压决定的稳定电压变化。
此时，与选择位线BL_e2在同一层(即在Y方向上)邻接的非选择位线是位线BL_e1及BL_e3，但这两个非选择位线BL_e1、BL_e3由于第2位线选择信号BLs_s0(由于第2选择开关元件112和114为非连接状态)而被从全局位线切断，所以布线的负载能力小，迅速向上述稳定电压变化。该邻接的非选择位线BL_e1、BL_e3的信号的变化分别经由选择位线BL_e2与邻接的非选择位线BL_e1及BL_e3之间的布线间电容向选择位线传递，所以相比于邻接的非选择位线的信号不变化时，选择位线的信号迅速变化。
此外，图11B示出了作为读出动作的另一例的、将与位线BL_e3及字线WL00000连接的存储单元读出的情况。设电阻变化型元件的电阻值与上述连接于位线BL_e2及字线WL00000的存储单元相同。读出周期中，首先向选择全局位线(图11B中是GBL003)施加预充电电压VPR_GBL。可以向除此之外的非选择全局位线施加电压，也可以不向其施加电压，这与上述说明是同样的。此外，向第1位线选择信号BLs_f0、第2位线选择信号BLs_s0之中被选择的一个(图11B中是BLs_s0)施加选择电压V_sel，向除此之外的非选择的位线选择信号施加非选择电压(图11B中是0V)。不向选择字线(图11B中是WL00000)、非选择字线施加电压。通过以上的电压施加，利用全局位线GBL003，将选择位线(图11B中是BL_e3)预充电到预充电电压VPR_SBL，从选择位线BL_e3经由存储单元，将选择字线WL00000、非选择字线预充电到VPR_WL，从选择、非选择字线经由存储单元，将非选择位线预充电到VPR_NSBL。
接着，停止向选择全局位线GBL003的电压施加，使选择字线WL00000的电压从VPR_WL变化到0V。不向除此之外的非选择字线施加电压。由此，向所选择的存储单元施加读出电压VPR_SBL，通过存储单元，选择位线BL_e3、选择全局位线GBL003所积蓄的电荷放电。通过用图9的读出电路216检测该选择全局位线GBL003的电位成为判定电压VREF为止的时间ΔtRD，对存储单元是处于低电阻状态还是处于高电阻状态进行判定。
这里，由于选择字线WL00000从VPR_WL变化为0V，从而非选择位线、非选择字线分别从VPR_NSBL和VPR_WL向由选择位线BL_e3、选择字线WL00000的各自的电压决定的稳定电压变化。
此时，与选择位线BL_e3在同一层(即在Y方向上)邻接的非选择位线是位线BL_e2和BL_e4，但这两个非选择位线BL_e2、BL_e4分别由于位线选择信号BLs_f0、BLs_f1(由于第1选择开关元件103和105是非连接状态)而被从全局位线切断，所以布线的负载能力小，迅速向上述稳定电压变化。该邻接的非选择位线BL_e2、BL_e4的信号变化分别经由选择位线BL_e3与邻接的非选择位线BL_e2、BL_e4之间的布线间电容向选择位线传递，所以相比于邻接的非选择位线的信号不变化时，选择位线的信号迅速变化。
但是，关于邻接非选择位线BL_e2及BL_e4的信号变化的速度，与对连接于位线BL_e2及选择字线WL00000的存储单元进行读出的情况下的邻接非选择位线BL_e1及BL_e3的变化速度的程度相同，并且经由选择位线BL_e3与邻接的非选择位线BL_e2及BL_e4之间的布线间电容的、对选择位线BL_e3的信号变化的影响程度也相同。因此，若选择存储单元的电阻变化型元件的电阻值相同，则全局位线的电位成为判定电压VREF为止的时间ΔtRD成为与对连接于非选择位线BL_e2及选择字线WL00000的存储单元进行读出的情况大致相同的值。
另一方面，考虑存储单元阵列为现有例的专利文献6、即图23所示的结构的情况。
图24A中，作为读出动作的一例，示出了对与位线BL_e2及字线WL00000连接的存储单元进行读出的情况。读出周期中，首先向选择全局位线(图24A中是GBL002)施加预充电电压VPR_GBL。向除此之外的非选择全局位线施加或不施加电压都是可以的。此外，向偶数层选择信号BLs_e0和奇数层选择信号BLs_o0之中被选择的一个(图24A中是BLs_e0)施加选择电压Vsel，向除此之外的非选择的层选择信号施加非选择电压(图24A中是0V)。不向选择字线(图24A中是WL00000)、非选择字线施加电压。通过以上的电压施加，利用全局位线GBL002，将选择位线(图24A中是BL_e2)预充电到预充电电压VPR_SBL，从选择位线BL_e2经由存储单元，将选择字线WL00000、非选择字线预充电到VPR_WL，并从选择、非选择字线经由存储单元，将非选择位线预充电到VPR_NSBL。
接着，停止向选择全局位线GBL002的电压施加，使选择字线WL00000的电压从VPR_WL变化为0V。不对除此之外的非选择字线施加电压。由此，向所选择的存储单元施加读出电压VPR_SBL，根据存储单元的电阻变化型元件的电阻值，选择位线BL_e2和选择全局位线GBL002所蓄积的电荷放电。通过用图9的读出电路216检测该选择全局位线GBL002的电位成为判定电压VREF为止的时间ΔtRD，对存储单元是处于低电阻状态还是处于高电阻状态进行判定。
这里，由于选择字线WL00000从VPR_WL变化为0V，非选择位线和非选择字线分别从VPR_NSBL、VPR_WL向由选择位线BL_e2和选择字线WL00000的电压决定的稳定电压变化。
此时，如图23所示，与选择位线BL_e2在同一层(即在Y方向上)邻接的非选择位线是位线BL_e1和BL_e3。这两个非选择位线BL_e1和BL_e3利用偶数层选择信号BLs_e0分别与全局位线GBL001和GBL003连接，但由于全局位线的布线的负载能力大，所以两个非选择位线BL_e1和BL_e3的信号以缓慢的速度向上述稳定电压变化。该邻接的非选择位线BL_e1及BL_e3的电压变化分别经由选择位线BL_e2与邻接的非选择位线BL_e1及BL_e3之间的布线间电容向选择位线BL_e2传递，但由于邻接的非选择位线BL_e1及BL_e3的信号变动都缓慢，所以与图11A的情况相比，选择位线BL_e2的信号变化速度变慢。
此外，图24B中，示出了存储单元阵列是现有例的结构的情况下的读出动作的另一例，即对与位线BL_e3和字线WL00000连接的存储单元进行读出的情况。假设电阻变化型元件的电阻值与上述连接于位线BL_e2及字线WL00000的存储单元相同。读出周期中，首先向选择全局位线(图24B中是GBL003)施加预充电电压VPR_GBL。向除此之外的非选择全局位线施加或不施加电压都是可以的。此外，向偶数层选择信号BLs_e0和奇数层选择信号BLs_o0之中被选择的一个(图24B中是BLs_e0)施加选择电压Vsel，向除此之外的非选择的层选择信号施加非选择电压(图24B中是0V)。不向选择字线(图24B中是WL00000)、非选择字线施加电压。通过以上的电压施加，利用全局位线GBL003，将选择位线(图24B中是BL_e3)预充电到预充电电压VPR_SBL，从选择位线BL_e3经由存储单元，将选择字线WL00000、非选择字线预充电到VPR_WL，从选择、非选择字线经由存储单元，将非选择位线预充电到VPR_NSBL。
在预充电结束后，停止向选择全局位线GBL003的电压施加，使选择字线WL00000的电压从VPR_WL变化为0V。不向除此之外的非选择字线施加电压。由此，向所选择的存储单元施加读出电压VPR_SBL，通过存储单元，选择位线BL_e3和选择全局位线GBL003所蓄积的电荷放电。通过用图9的读出电路216检测该选择全局位线GBL003的电位成为判定电压VREF为止的时间ΔtRD，能够对存储单元是处于低电阻状态还是高电阻状态进行判定。
这里，由于选择字线WL00000从VPR_WL变化为0V，从而非选择位线和非选择字线分别从VPR_NSBL和VPR_WL向由选择位线BL_e3和选择字线WL00000的电压决定的稳定电压变化。
此时，如图23所示，与选择位线BL_e3在同一层(即在Y方向上)邻接的非选择位线是位线BL_e2和BL_e4。该非选择位线BL_e2利用层选择信号BLs_e0连接到全局位线，布线的负载能力大，所以非选择位线BL_e2的信号以缓慢的速度向上述稳定电压变化。另一方面，非选择位线BL_e4利用层选择信号BLs_e1(由于偶数层选择开关元件405是非连接状态)从全局位线被切断，布线的负载能力小，所以非选择位线BL_e4的信号迅速向上述稳定电压变化。该邻接的非选择位线的变化经由选择位线与邻接的非选择位线之间的布线间电容向选择位线传递，但由于在一个邻接非选择位线BL_e2中信号变化的速度快、在另一个邻接非选择位线BL_e4中信号变化的速度慢，所以选择位线BL_e3的信号的变化速度比图24A的情况快，比图11A和图11B的情况慢。
即，邻接非选择位线BL_e2的信号的变化速度慢，邻接非选择位线BL_e4的信号的变化速度快，而如上所述，对与位线BL_e2及字线WL00000连接的存储单元进行读出的情况下的邻接非选择位线BL_e1、BL_e3的变化都慢。因此，即使选择存储单元的电阻变化型元件的电阻值相同，全局位线的电位成为判定电压V REF为止的时间ΔtRD比对与位线BL_e2及字线WL00000连接的存储单元进行读出的情况快，在判定时间上产生偏差。
如上所述，具有以下特征，即：在存储单元阵列是现有例的结构的情况下，即使存储单元的电阻变化型元件的电阻值相同，也根据读出的存储单元的位置而使读出时间产生偏差，但是在存储单元阵列是本实施方式的结构的情况下，无论读出的存储单元的位置如何，读出时间不会产生偏差。
(从不邻接的基本阵列面的同时读出)
以上，说明了在读出周期中从基本阵列面群100内的1个基本阵列面仅读出1个存储单元的情况。即，示出了仅选择一个全局位线来进行读出动作的情况，但在图6所示的基本阵列面群的电路结构中，具备基本阵列面群所含有的基本阵列面的个数的量的全局位线。由于在基本阵列面群内字线是共通的，所以在读出周期中，通过同时选择这些多个全局位线，能够同时读出多个基本阵列面上的同一字线所连接的存储单元。
但是，在同时选择了基本阵列面群内的任意多个基本阵列面内的存储单元的情况下，会产生以下三种情况，即：相对于各选择位线在Y方向的两侧邻接的位线双方都是非选择位线的情况、一个是选择位线另一个是非选择位线的情况、或双方都是选择位线的情况。因此，与上述图23、图24A和图24B中说明的现有电路结构的情况相同，根据选择的存储单元(位线)的位置，Y方向上的邻接线的信号变动不同，所以存在读出速度偏差的问题。
该问题能够通过在读出某个基本阵列面内的比特的情况下、同时读出不与该基本阵列面在Y方向的两侧邻接的基本阵列面内的比特而得以解决。例如，在图6的电路结构的情况下，在控制电路212的控制下，全局位线解码器/驱动器202在选择基本阵列面0内的存储单元时，同时选择基本阵列面2内的存储单元即可，在选择基本阵列面1内的存储单元时，同时选择基本阵列面3内的存储单元即可。
图12示出了图6的电路结构的同时读出动作的一例、即同时读出与选择位线BL_e1及选择字线WL00000连接的存储单元、以及与选择位线BL_e3及选择字线WL00000连接的存储单元的情况。动作的概要与图11B的情况相同，但不同点在于，全局位线解码器/驱动器202除了全局位线GBL003之外，还能够同时选择全局位线GBL001。此时，与作为选择位线之一的BL_e1在Y方向上邻接的非选择位线是位线BL_e0、BL_e2，而这两个非选择位线BL_e0和BL_e2利用位线选择信号BL_f0(由于第1选择开关元件101和103是非连接状态)而从全局位线被切断。另一方面，与作为另一个选择位线的BL_e3在Y方向上邻接的非选择位线是位线BL_e2和BL_e4，而这两个非选择位线BL_e2和BL_e4也分别利用位线选择信号BL_f0和BL_f1(由于第1选择开关元件103和105是非连接状态)而从全局位线被切断。由此，对于选择位线BL_e1和BL_e3两者而言，在Y方向上邻接的非选择位线都从全局位线被切断，所以与图11A和图11B的情况同样，若选择存储单元的电阻变化型元件的电阻值相同，则全局位线的电位成为判定电压V REF为止的时间ΔtRD对于两者是大致相同的值。
另外，对于同时读出与位线BL_e0及字线WL00000连接的存储单元以及与位线BL_e2及字线WL00000连接的存储单元的情况、以及同时读出与位线BL_e0及字线WL00000连接的存储单元以及与位线BL_e3及字线WL00000连接的存储单元的情况，也同样地，与选择位线在Y方向上邻接的非选择位线全部从全局位线被切断。因此，对于以上三种情况，若选择存储单元的电阻变化型元件的电阻值相同，则全局位线的电位成为判定电压VREF为止的时间ΔtRD对于三种情况是大致相同的值。
<基本阵列面群的物理结构(布图)>
图13、图14A和图14B是表示本实施方式的基本阵列面群的物理结构的一实施方式的图。图13是平面图，图14A和图14B是截面图。图13中，左右方向是位线BL延伸的X方向，上下方向是字线WL延伸的Y方向，与纸面正交的方向是Z方向。图14A和图14B中，左右方向是位线BL延伸的X方向，上下方向是Z方向，与纸面正交的方向是字线WL延伸的Y方向。
图13、图14A和图14B所示的物理结构中，形成在基板3上配置了多个存储单元MC的基本阵列面群。并且，全局位线GBL0～GBL3在最下层的位线BL的更下层(第1布线166的层)中，在Y方向延伸形成。此外，第1和第2选择开关元件由MOSFFT构成，由在全局位线GBL0～GBL3的更下方的基板3上形成的扩散层106和栅极107构成。经由第1通孔165连接全局位线GBL0～GBL3和扩散层106。
此外，各基本阵列面0～3中，偶数层的各位线(这里是两层的位线)BL经由在偶数层的位线间进行连接的第1通孔群121～124(第1奇数层贯通孔162)共通地连接(BL_e0～BL_e3)。同样，奇数层的各位线(这里是2层的位线)BL经由在奇数层的位线间进行连接的第2通孔群131～134(第2偶数层贯通孔163)共通地连接(BL_o0～BL_o3)。并且，共通连接的偶数层的位线BL_e0～BL_e3分别经由第3通孔(通孔151)连接到第2布线168，共通连接的奇数层的位线BL_o0～BL_o3分别经由第1偶数层贯通孔(通孔161)连接到第2布线168。
这里，图14A表示基本阵列面0和2的截面图，图14B表示基本阵列面1和3的截面图。如图14A所示那样，在基本阵列面0和2中，将偶数层的位线BL_e0和BL_e2分别与第2布线168连接的第1通孔群121和123被配置在基本阵列面内的左侧，将奇数层的位线BL_o0和BL_o2分别与第2布线168连接的第2通孔群131、133被配置在基本阵列面内的右侧。另一方面，如图14B所示那样，在基本阵列面1、3中，将偶数层的位线BL_e1和BL_e3分别与第2布线168连接的第1通孔群122和124被配置在基本阵列面内的右侧，将奇数层的位线BL_o1和BL_o3分别与第2布线168连接的第2通孔群132、134被配置在基本阵列面内的左侧。
图15A～图15C和图16A～图16C是按每个层来分解图13、图14A和图14B所示的物理结构的平面图。使用图15A～图15C和图16A～图16C，进一步详细说明本实施方式的基本阵列面群的物理结构。
图15A是表示形成了从构成第1和第2选择开关元件的扩散层和栅极到第1通孔165的状态的平面图。如图15A所示，图6所示的第1选择开关元件101～104和第2选择开关元件111～114通过由扩散层106和栅极107(107a和107b)构成的MOSFFT构成。此外，构成基本阵列面0中的第1选择开关元件101和第2选择开关元件111的MOSFFT共有成为源极或漏极的扩散区域的一个，构成MOSFFT对。同样，基本阵列面1中的第1选择开关元件102和第2选择开关元件112、基本阵列面2中的第1选择开关元件103和第2选择开关元件113、以及基本阵列面3中的第1选择开关元件104和第2选择开关元件114也分别共有扩散区域，构成MOSFFT对。
配置4个MOSFFT对以使得栅极长度方向在Y方向上一致，并且沿X方向排列。另外，MOSFFT对的个数相当于基本阵列面群内的基本阵列面的数量，基本阵列面为n(n是2以上的整数)个时，排列n个MOSFFT对。
此外，在4个MOSFFT对中，构成第1选择开关元件101～104的MOSFFT的栅极相互连接而形成第1选择栅极107a，并且，第2选择开关元件111～114的栅极相互连接而形成第2选择栅极107b。对第1选择栅极107a提供第1位线选择信号BLs_f0，对第2选择栅极107b提供第2位线选择信号BLs_s0。
此外，在各MOSFFT对中被共有的扩散区域中，分别形成有用于与全局位线GBL0～GBL3连接的第1通孔165(通孔141等)。此外，在第1选择开关元件101～104的另一个扩散区域中，分别形成有用于与位线BL_e0、BL_o1、BL_e2和BL_o3连接的第1通孔165(通孔142等)，在第2选择开关元件111～114的另一个扩散区域中，分别形成有用于与位线BL_o0、BL_e1、BL_o2和BL_e3连接的第1通孔165(通孔143等)。
图15B是表示在图15A的结构上形成有包含全局位线的第1布线166和第2通孔167的状态的平面图。如图15B所示，全局位线GBL0～GBL3分别在Y方向上延伸，通过第1通孔165(通孔141等)连接到各MOSFFT对的被共有化的扩散区域。此外，设置有经由第1通孔165而与第1选择开关元件101～104的另一个扩散区域连接的布线(布线144等)。并且，在该布线上形成有用于与位线BL_e0、BL_o1、BL_e2和BL_o3连接的第2通孔167(通孔145等)。进而，设置有经由第1通孔165(通孔143等)而与第2选择开关元件111～114的另一个扩散区域连接的布线(布线146等)。并且，形成有用于将该布线(布线146等)与位线BL_o0、BL_e1、BL_o2和BL_e3连接的第2通孔167(通孔147等)。
图15C是表示在图15B的结构上形成了第2布线168和第3通孔、第1偶数层贯通孔的状态的平面图。该第2布线168形成于在全局位线GBL与基本阵列面群之间设置的布线层。如图15C所示，基本阵列面0和2的第3通孔151、基本阵列面1和3的第1偶数层贯通孔161在第2布线168的左端沿Y方向排列配置，基本阵列面0和2的第1偶数层贯通孔161、基本阵列面1和3的第3通孔151在第2布线168的右端沿Y方向排列配置。即，在基本阵列面0中共通连接的偶数层的位线BL_e0、在基本阵列面1中共通连接的奇数层的位线BL_o1、在基本阵列面2中共通连接的偶数层的位线BL_e2、以及在基本阵列面3中共通连接的奇数层的位线BL_o3的各自的用于共通连接的通孔区域在第2布线168的左端沿Y方向邻接配置，并且，在基本阵列面0中共通连接的奇数层的位线BL_o0、在基本阵列面1中共通连接的偶数层的位线BL_e1、在基本阵列面2中共通连接的奇数层的位线BL_o2、以及在基本阵列面3中共通连接的偶数层的位线BL_e3的各自的用于共通连接的通孔区域在第2布线168的右端沿Y方向邻接配置。此外，从图14A和图14B的截面图可知，共通连接的位线BL的通孔群从该布线层中的通孔区域相对于基板3在垂直方向延伸。
并且，为了连接第3通孔151与和选择开关元件101、112、103、114的另一个扩散区域连接的第2通孔167(通孔145等)，设置有布线(布线148等)。此外，为了连接第1偶数层贯通孔与和第2选择开关元件111、102、113、104的另一个扩散区域连接的第2通孔167(通孔147等)，设置有布线(布线149等)。由此，通孔151、161分别被连接到第1选择开关元件101～104、第2选择开关元件111～114的未被共有的一个扩散区域。
这样，在全局位线和基本阵列面群之间设置布线层，使该布线层的布线介于被共通连接的位线和选择开关元件之间的电连接，从而选择开关元件的配置不受位线接触区域的配置限制，由此能够进行自由度高的配置和尺寸构成。
图16A是表示在图15C的结构上形成的偶数层的位线的平面图。如图16A所示，对于偶数层的位线BL(BL_e0～BL_e3)而言，经由Z方向上共通的在偶数层的各位线间进行连接的第1通孔群121～124，上述偶数层的各位线被共通地连接，并进一步与图15C所示的第3通孔151连接。另外，在图16A和其他平面图中，存储单元MC用矩形表示，但是实际的精完工尺寸是圆形。
这里，在形成偶数层的位线的时刻，不形成奇数层贯通孔(图中点线的部分)，因此在通孔区域中，偶数层的位线之间空出基本阵列面间的2倍间隔(图中的BL_e0和BL_e2之间，BL_e1和BL_e3之间)，因此存在工艺变容易的优点。
图16B是表示在图15C的结构上形成的字线的平面图。此外，图16B中，用虚线矩形来表示存储单元MC的1比特的尺寸(间距)。这里，X方向(位线方向)的间距和Y方向(字线方向)的间距相等，但也可以不相等。
图16C是表示在图15C的结构上形成了奇数层的位线的平面图。如图16C所示，对于奇数层的位线BL(BL_o0～BL_o3)而言，经由Z方向上共通的在奇数层的各位线间进行连接的第2通孔群131～134，上述奇数层的各位线被共通地连接，进而与图15C所示的第1偶数层贯通孔161连接。
此外，在形成奇数层的位线的时刻，不形成偶数层贯通孔(图中点线的部分)，由于在通孔区域中奇数层的位线间空出基本阵列面间的2倍间隔(图中的BL_o0和BL_o2之间、BL_o1和BL_o3之间)，所以有工艺变容易的优点。
另外，第1通孔群121～124和第2通孔群131～134也可以如图17A、图17B、图18A～图18C所示那样，通过配置用于将上下的通孔也连接到未与通孔群连接的字线、位线层的孤立布线图案并用通孔在各布线层间进行连接而形成。
<本发明的电阻变化型非易失性存储装置500的特征>
本申请发明人在考虑多层型的分级位线的结构时，关注以下方面。
作为第1点，考虑如下内容，即：构成布线并进行控制，以使得在读出动作时，与选择位线在Y方向的两方邻接的非选择位线的信号的变动始终成为相同的运动而与选择位线的位置无关，从而能够减少读出速度的偏差。
本发明的电阻变化型非易失性存储装置500中，构成位线和位线选择开关并进行控制，以使得在某个基本阵列面中选择偶数层的位线时，在Y方向的两方邻接的基本阵列面内的偶数层的位线始终从全局位线被切断，此外，在某个基本阵列面中选择奇数层的位线时，在Y方向的两方邻接的基本阵列面内的奇数层的位线始终从全局位线被切断，从而无论选择的位线的位置如何，在Y方向的两方邻接的非选择位线的信号的变动始终相同。通过该布线结构、控制，能够降低由选择位置造成的读出速度的偏差，从而能够以最小间隔来对位线进行布线。
作为第2点，考虑如下通孔的物理结构，即：通过在作为层重叠的方向的Z方向用单一通孔(第1奇数层贯通孔162等)在隔着奇数层而邻接的偶数层的位线间进行连接，同样地用单一通孔(第2偶数层贯通孔163等)在隔着偶数层而邻接的奇数层的位线间进行连接，从而在未与各通孔群连接的字线、位线层中不设置布线层这样的通孔的物理结构。通过该通孔的物理结构，在形成偶数层的位线的时刻，不形成第1奇数层贯通孔162，在通孔区域中偶数层的位线间空出基本阵列面间的2倍间隔，所以有工艺变容易的优点。对于奇数层的形成也同样。
此外，在电阻变化型非易失性存储装置中，在写入、擦除动作时，存在需要限制写入、擦除所使用的电流的情况。例如使电阻变化型元件从高电阻状态变化为低电阻状态的情况。在该情况下，对于图6所示的本发明实施方式的基本阵列面群的结构，如图19所示地将电流限制电路171～175、181～185设置在位线选择开关元件101～105、111～115和全局位线GBL000～GBL003之间即可。
具体而言，按每个基本阵列面，在第1选择开关元件101～105和第2选择开关元件111～115之间的连接点与全局位线GBL000～GBL003之间，插入由一对n型MOS晶体管171～175和p型MOS晶体管181～185构成的并联电路而构成电流限制电路。在写入、擦除中，例如，通过仅使一对n型MOS晶体管和p型MOS晶体管中的进行源极跟随动作的一个晶体管导通，从而利用基板偏置效应，导通的晶体管作为电流限制电路进行动作。即，在从存储单元向全局位线流过电流的情况下，仅使p型MOS晶体管导通，另一方面，在从全局位线向存储单元流过电流的情况下，仅使n型MOS晶体管导通，从而能够限制电流。由此，避免了在使电阻变化型元件从高电阻状态变化为低电阻状态时该电阻变化型元件因过剩电流而过于低电阻化、之后的动作变得不稳定的问题。
另外，在如图6、图19这样构成的基本阵列面群构成的存储单元阵列中，仅其端部的基本阵列面(图6、图19中是基本阵列面0)的邻接的基本阵列面不是2个，而是1个(图6、图19中是基本阵列面1)。由此，仅在访问端部的基本阵列面0时，读出速度有可能与访问其他基本阵列面时不同，这能够通过相对于基本阵列面0在Y方向上配置虚拟的基本阵列面、使得与不是基本阵列面1的一侧邻接来得以解决。该情况下，将上述虚拟的基本阵列面的第1选择开关元件、第2选择开关元件一起固定为截止状态、并将位线从全局位线切断即可。
<本发明的电阻变化型非易失性存储装置500的效果>
接着，对于本发明的电阻变化型非易失性存储装置500具有的存储单元阵列构造，尤其关注读出动作时的选择位线、以及在Y方向上与选择位线邻接的非选择位线的信号的变动，来说明其效果。
图23所示的现有的存储单元阵列的构造中，根据选择的位线的位置，存在以下两种情况，即：在与选择位线相同的布线层中(即在Y方向上)在两侧邻接的非选择的位线两者都通过位线选择开关元件(偶数层选择开关元件401～405、奇数层选择开关元件411～415)与全局位线连接；或者，一个通过位线选择开关元件与全局位线相连，并且另一个从全局位线被切断。对此，在图6所示的本发明的电阻变化型非易失性存储装置500具有的存储单元阵列的结构中，其特征在于，与选择的位线的位置无关，与选择位线在同一布线层中(即在Y方向上)在两侧邻接的非选择的位线两者都通过位线选择开关元件(第1选择开关元件101～105、第2选择开关元件111～115)从全局位线被切断。
在现有的存储单元阵列的结构中，根据选择的位线的位置，在Y方向的两侧邻接的非选择位线的信号的变动不同，因布线间电容造成的从非选择位线对选择位线的影响发生差别。因此，即使所选择的存储单元的电阻变化型元件的电阻值相同，根据所选择的位置，选择位线的信号的变动产生差别，读出速度产生偏差。图20A表示在图23所示的基本阵列面群的构成的情况下通过仿真求出的、对与选择位线BL_e2及选择字线WL00000连接的存储单元进行了读出的情况下的非选择位线BL_e1、选择位线BL_e2、非选择位线BL_e3的信号的变动的结果。图20B表示通过仿真求出的对与选择位线BL_e3及选择字线WL00000连接的存储单元进行了读出的情况下的非选择位线BL_e2、选择位线BL_e3、非选择位线BL_e4的信号的变动的结果。可以得知，如图20A所示，在读出与选择位线BL_e2及选择字线WL00000连接的存储单元的情况下，邻接的非选择位线两者都以缓慢的速度向稳定电压变化，另一方面，如图20B所示，在读出与选择位线BL_e3及选择字线WL00000连接的存储单元的情况下，邻接的非选择位线的信号的一个以缓慢的速度向稳定电压变化，另一个快速向稳定电压变化。如上这样，由于在Y方向邻接的非选择位线的信号的变动有差别，所以在读出了与选择位线BL_e2及选择字线WL00000连接的存储单元的情况下的读出时间是39ns，而在读出了与选择位线BL_e3及选择字线WL00000连接的存储单元的情况下的读出时间是33ns，可以确认到根据选择位置产生6ns的差异。
另一方面，在本发明的电阻变化型非易失性存储装置500具有的存储单元阵列的结构中，与选择的位线的位置无关，在Y方向上在两侧邻接的非选择位线的信号的流动相同，因布线间电容造成的对选择位线的影响不会产生差别。因此，在选择出的存储单元的电阻变化型元件的电阻值相同的情况下，选择位线的信号的变动不会根据所选的位置而产生差别，读出速度不会产生偏差。在图6所示的基本阵列面群的结构的情况下，与图20同样，图21A和图21B分别表示读出与选择位线BL_e2及选择字线WL00000连接的存储单元的情况下和读出与选择位线BL_e3及选择字线WL00000连接的存储单元的情况下的、通过仿真求出的选择位线、邻接的非选择位线的信号的变动的结果。可以得知，在图21A和图21B的任何一种情况下，邻接的非选择位线的信号两者都快速向稳定电压变化。因此，在读出与选择位线BL_e2及选择字线WL00000连接的存储单元的情况下的读出时间是28ns，在读出与选择位线BL_e3及选择字线WL00000连接的存储单元的情况下的读出时间也为28ns，可以得知，不因选择位置而存在差异。
如上所述，在本发明的电阻变化型非易失性存储装置具有的存储单元阵列的结构中，读出时间是一定的，与选择的位置无关，不需要考虑因布线间电容造成的非选择位线的信号变动所带来的影响，所以不用对读出电路设置多余的余量，而能够以最小间隔来对位线进行布线。此外，上述结果作为一例而示出了图6所示的基本阵列面群的情况，但若布线层的数量、以及同一位线上的存储单元的个数比图6的情况更多，则由于由布线间电容造成的影响进一步显著，所以不需要考虑该影响的本发明的电阻变化型非易失性存储装置具有的存储单元阵列的结构更为有用。
以上，根据实施方式及其变形例说明了本发明的电阻变化型非易失性存储装置，但是本发明并不限于实施方式及其变形例。在不脱离本发明的精神的范围内，本领域技术人员对本实施方式及其变形例施加各种变形得到的方式和任意组合实施方式和变形例中的构成要素得到的其他方式也包含在本发明中。
例如，图6所示的本实施方式的电阻变化型非易失性存储装置具有的存储单元阵列由多个基本阵列群构成，且各基本阵列群由4个基本阵列面构成，但本发明的电阻变化型非易失性存储装置具有的存储单元阵列并不限于这样构成，可以至少仅由一个基本阵列群构成，一个基本阵列群可以至少由2个基本阵列构成。这是因为，若采用至少由2个基本阵列面构成的存储单元阵列，则能够具有以下特征，即：第1基本阵列面内的第1通孔群(连接偶数层的位线的通孔群)与第2基本阵列面内的第2通孔群(连接奇数层的位线的通孔群)在Y方向上相互邻接，并且，第1基本阵列面内的第2通孔群与第2基本阵列面内的第1通孔群在Y方向上相互邻接。
工业实用性
如以上所说明的那样，根据本发明的电阻变化型非易失性存储装置，在多分割存储单元阵列的结构中，由于能够实现以最小布线间隔构成存储单元阵列，所以例如对实现高集成且小面积的存储器有用。
符号说明
MC存储单元
BL位线
WL  字线
GBL全局位线
BL_e0～BL_e4偶数层的位线
BL_o0～BL_o4奇数层的位线
BLs_f0、BLs_f1第1位线选择信号
BLs_s0、BLs_s1第2位线选择信号
BLs_e0、BLs_e1偶数层选择信号
BLs_o0、BLs_o1奇数层选择信号
CMP  电流限制控制信号
1电阻变化型元件
2双向二极管元件
2a单向二极管元件
11下部布线
12上部布线
13下部电极
14二极管层
15内部电极
16电阻变化层
16a第1电阻变化层(第1钽氧化物层、第1铪氧化物层、第1锆氧化物层)
16b第2电阻变化层(第2钽氧化物层、第2铪氧化物层、第2锆氧化物层)
17上部电极
100基本阵列面群
101～105第1选择开关元件
106扩散层
107栅极
107a第1选择栅极
107b第2选择栅极
111～115第2选择开关元件
121～125第1通孔群
131～135第2通孔群
141～143、145、147、151、161通孔
144、146、148、149布线
171～175、181～185电流限制电路(n型MOS晶体管、p型MOS晶体管)
200存储单元阵列
201字线解码器/驱动器
202全局位线解码器/驱动器
203子位线选择电路
211地址输入电路
212控制电路
213写入脉冲生成电路
214写入电路
215数据输入输出电路
216读出电路
300主要部分
400基本阵列面群
401～405偶数层选择开关元件
411～415奇数层选择开关元件
421～425偶数层接触通孔
431～435奇数层接触通孔

Claims (5)

1.一种电阻变化型非易失性存储装置，具备存储单元，该存储单元具有电阻状态根据电信号而可逆地变化的电阻变化型元件，
该电阻变化型非易失性存储装置具备：
基板；
多层位线，在将与上述基板的主面平行的面中正交的方向设为X方向及Y方向、将在上述基板的主面上层叠的方向设为Z方向的情况下，该多层位线通过将在Y方向上排列沿X方向延伸的位线而构成的层在Z方向上层叠来构成；
多层字线，形成在上述多层位线的各个层间，且通过将在X方向上排列沿Y方向延伸的字线而构成的层在Z方向上层叠来构成；
存储单元阵列，具有形成在上述多层位线和上述多层字线之间的各个交点上、由该位线和该字线夹着的多个上述存储单元；在将由上述多层位线之中Y方向的位置相同的多层位线、与和该多个位线交叉的上述字线之间所夹的多个上述存储单元设为基本阵列面的情况下，该存储单元阵列由在Y方向上排列配置的多个上述基本阵列面构成；
全局位线，对应于多个上述基本阵列面的每一个基本阵列面而设置；以及
第1选择开关元件和第2选择开关元件的组，对应于多个上述基本阵列面的每一个基本阵列面而设置；
多个上述基本阵列面的每一个基本阵列面还具有第1通孔群和第2通孔群，该第1通孔群仅将该基本阵列面内的偶数层的位线相互连接，该第2通孔群仅将该基本阵列面内的奇数层的位线相互连接；
对于多个上述基本阵列面的每一个基本阵列面，该基本阵列面内的上述第1通孔群，经由对应于该基本阵列面的上述第1选择开关元件和上述第2选择开关元件的组中的一个，与对应于该基本阵列面的上述全局位线连接，该基本阵列面内的上述第2通孔群，经由对应于该基本阵列面的上述第1选择开关元件和上述第2选择开关元件的组中的另一个，与对应于该基本阵列面的上述全局位线连接；
该电阻变化型非易失性存储装置的特征在于，
在将多个上述基本阵列面的一个设为第1基本阵列面、将在Y方向上与该第1基本阵列面邻接的多个上述基本阵列面的另一个设为第2基本阵列面的情况下，
上述第1基本阵列面内的上述第1通孔群、与上述第2基本阵列面内的上述第2通孔群在Y方向上相互邻接，并且，上述第1基本阵列面内的上述第2通孔群、与上述第2基本阵列面内的上述第1通孔群在Y方向上相互邻接；
上述第1基本阵列面内的上述第1通孔群，经由对应于该第1基本阵列面的上述第1选择开关元件，与对应于该第1基本阵列面的上述全局位线连接，并且，上述第1基本阵列面内的上述第2通孔群，经由对应于该第1基本阵列面的上述第2选择开关元件，与对应于该第1基本阵列面的上述全局位线连接；
上述第2基本阵列面内的上述第2通孔群，经由对应于该第2基本阵列面的上述第1选择开关元件，与对应于该第2基本阵列面的上述全局位线连接，并且，上述第2基本阵列面内的上述第1通孔群，经由对应于该第2基本阵列面的上述第2选择开关元件，与对应于该第2基本阵列面的上述全局位线连接；
在对应于多个上述基本阵列面的多个上述第1选择开关元件和多个上述第2选择开关元件的各个组中，通过共通的第1位线选择信号，控制多个上述第1选择开关元件的电连接和非电连接，通过共通的第2位线选择信号，控制多个上述第2选择开关元件的电连接和非电连接。
2.根据权利要求1所述的电阻变化型非易失性存储装置，其特征在于：
对于多个上述基本阵列面的每一个基本阵列面，该基本阵列面内的上述第1通孔群，在Z方向上通过单一通孔，对隔着该基本阵列面内的奇数层的位线而邻接的该基本阵列面内的全部偶数层的位线之间进行连接，该基本阵列面内的上述第2通孔群，在Z方向上通过单一通孔，对隔着该基本阵列面内的偶数层的位线而邻接的该基本阵列面内的全部奇数层的位线之间进行连接。
3.根据权利要求1所述的电阻变化型非易失性存储装置，其特征在于：
对于多个上述基本阵列面的每一个基本阵列面，在对应于该基本阵列面的上述第1选择开关元件的一端以及对应于该基本阵列面的上述第2选择开关元件的一端、与对应于该基本阵列面的上述全局位线之间，具备电流限制电路。
4.根据权利要求1所述的电阻变化型非易失性存储装置，其特征在于：
该电阻变化型非易失性存储装置还具有：
全局位线解码器/驱动器，选择多个上述全局位线中的至少一个，对选出的至少一个全局位线施加读出用电压；
读出电路，读出与通过上述全局位线解码器/驱动器选出的至少一个全局位线对应的基本阵列面内的存储单元的电阻状态；以及
控制电路，控制上述全局位线解码器/驱动器；
上述控制电路控制上述全局位线解码器/驱动器，使得在从上述第1基本阵列面内的存储单元进行读出动作时，不从上述第2基本阵列面内的存储单元同时进行读出动作。
5.根据权利要求4所述的电阻变化型非易失性存储装置，其特征在于：
上述控制电路控制上述全局位线解码器/驱动器，使得在从上述第1基本阵列面内的存储单元进行读出动作时，还从不在Y方向上与上述第1基本阵列面邻接的第3基本阵列面内的存储单元同时进行读出动作。
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