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JP2015103271A - 記憶装置及び記憶装置の制御方法 - Google Patents

記憶装置及び記憶装置の制御方法 Download PDF

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JP2015103271A
JP2015103271A JP2014146234A JP2014146234A JP2015103271A JP 2015103271 A JP2015103271 A JP 2015103271A JP 2014146234 A JP2014146234 A JP 2014146234A JP 2014146234 A JP2014146234 A JP 2014146234A JP 2015103271 A JP2015103271 A JP 2015103271A
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Kenichi Murooka
賢一 室岡
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Toshiba Corp
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Abstract

【課題】高品質な記憶装置及びその制御方法を提供する。【解決手段】記憶装置は、平行配置された第１の方向に延伸する複数の大域列線１と、第１の方向と直交する第２の方向に延伸する複数の行線２と、第１の方向及び第２の方向に直交する第３の方向に延伸する二次元配列状の複数の列線３と、行線及び列線の各交差部に配置され、抵抗変化材を含むメモリセルを複数備えるメモリセルアレイＭＣと、大域列線１及び列線３の間に配置される複数のシートセレクタＳＳを備える。【選択図】図２

Description

本発明の実施形態は、記憶装置及び記憶装置の制御方法に関する。
近年、抵抗変化材料でメモリセルが形成される、ＲｅＲＡＭ（Resistive RAM）と呼ばれるメモリが提案されている。ＲｅＲＡＭのメモリセルは、従来のトレンドを上回る高集積化が可能であると、期待されている。
米国特許第７９２０４０号明細書
高品質な記憶装置及び記憶装置の制御方法を提供する。
実施形態の記憶装置は、平行配置された第１の方向に延伸する複数の大域列線と、前記第１の方向と直交する第２の方向に延伸する複数の行線と、前記第１の方向及び前記第２の方向に直交する第３の方向に延伸する二次元配列状の複数の列線と、前記行線及び前記列線の各交差部に配置され、抵抗変化材を含むメモリセルを複数備えるメモリセルアレイと、前記大域列線及び前記列線の間に配置される複数のシートセレクタと、前記大域列線、前記行線、前記列線、前記メモリセル、及び前記シートセレクタを制御する制御部と、を具備し、前記複数のシートセレクタは、チャネル領域と、前記チャネル領域の第１の側面上に形成される第１の絶縁層と、前記第２の方向に延伸し、前記第１の方向において前記第１の絶縁層上に形成される第１の選択ゲート線と、を含む第１のトランジスタ、及びチャネル領域と、前記チャネル領域の、前記第１の側面と、前記第１の方向で対向する第２の側面上に形成される第２の絶縁層と、前記第２の方向に延伸し、前記第１の方向において前記第２の絶縁層上に形成される第２の選択ゲート線と、を含む第２のトランジスタ、を備え、前記制御部は、前記メモリセルアレイにデータを格納または消去する際、前記メモリセルを選択するために、前記大域列線、前記行線、及び前記選択ゲート線を選択し、前記複数の行線のうち選択された行線に、選択行線電圧を印加し、前記複数の行線のうち選択されていない行線に非選択行線電圧を印加し、前記複数の大域列線のうち選択された大域列線に選択大域列線電圧を印加し、前記複数の大域列線のうち選択されていない大域列線に第１の非選択大域列線電圧を印加し、前記第１及び第２の選択ゲート線に非選択セレクタ電圧を印加し、前記複数のシートセレクタのうち選択されたシートセレクタの第１及び第２のトランジスタのうち、前記第１の選択ゲート線に第１の選択セレクタ電圧を印加し、前記第１の選択セレクタ電圧が印加された後、第１の時間経過後、選択されたシートセレクタの前記第２の選択ゲート線に第２の選択セレクタ電圧を印加することを実行する。
図１は、記憶装置のブロック図の一例である。 図２は、メモリセルアレイの斜視図の一例である。 図３は、メモリセルアレイの平面図の一例である。 図４は、メモリセルアレイの部分断面図の一例である。 図５は、メモリセルアレイの回路図の一例である。 図６は、記憶装置の外観図の一例である。 図７は、記憶装置の動作時のバイアス関係を示す図の一例である。 図８は、メモリセルアレイの断面図の一例である。 図９は、メモリセルアレイのブロック構成の例を示している。 図１０は、第１の実施形態に係わるフローチャートの一例である。 図１１は、第１の実施形態に係るＳＥＴ動作の波形図の一例である。 図１２は、ＳＥＴ動作時のバイアス例である。 図１３は、ＳＥＴ動作時のバイアス例である。 図１４は、ＳＥＴ動作時のバイアス例である。 図１５は、ＳＥＴ動作時のバイアス例である。 図１６は、ＳＥＴ動作時のバイアス例である。 図１７は、図１４および図１５のＩ−Ｖ特性を模式的に表したグラフである。 図１８は、第１の実施形態に係るリセット動作の波形図の一例である。 図１９は、ＲＥＳＥＴ動作時のバイアス例である。 図２０は、ＲＥＳＥＴ動作時のバイアス例である。 図２１は、ＲＥＳＥＴ動作時のバイアス例である。 図２２は、ＲＥＳＥＴ動作時のバイアス例である。 図２３は、ＲＥＳＥＴ動作時のバイアス例である。 図２４は、変形例１に係るＳＥＴ動作の波形図の一例である。 図２５は、変形例１に係るＳＥＴ動作の際のシートセレクタ選択解除の一例である。 図２６は、変形例１に係るＲＥＳＥＴ動作の波形図の一例である。 図２７は、変形例１に係るＲＥＳＥＴ動作の際のシートセレクタ選択解除の一例である。 図２８は、変形例２に係るＳＥＴ動作の波形図の一例である。 図２９は、変形例２に係るＳＥＴ動作の際のシートセレクタ選択解除の一例である。 図３０は、変形例２に係るＲＥＳＥＴ動作の波形図の一例である。 図３１は、変形例２に係るＲＥＳＥＴ動作の際のシートセレクタ選択解除の一例である。 図３２は、変形例３に係るＳＥＴ動作の波形図の一例である。 図３３は、変形例３に係るＳＥＴ動作の際のシートセレクタ選択解除の一例である。 図３４は、変形例３に係るＲＥＳＥＴ動作の波形図の一例である。 図３５は、変形例３に係るＲＥＳＥＴ動作の際のシートセレクタ選択解除の一例である。 図３６Ａは、第２の実施形態に係わるフローチャートの一例である。 図３６Ｂは、第２の実施形態に係わるフローチャートの一例である。 図３７は、第２の実施形態に係るＳＥＴ動作の波形図の一例である。 図３８は、第２の実施形態に係るＳＥＴ動作時のバイアス例を示している。 図３９は、第２の実施形態に係るＳＥＴ動作時のバイアス例を示している。 図４０は、第２の実施形態に係るＲＥＳＥＴ動作の波形図の一例である。 図４１は、第２の実施形態に係るＲＥＳＥＴ動作時のバイアス例を示している。 図４２は、第２の実施形態に係るＲＥＳＥＴ動作時のバイアス例を示している。 図４３は、第２の実施形態に係る記憶装置の動作の一例を示した図と、波形図の一例である。 図４４は、第３の実施形態に係る製造方法を示す斜視図の一例である。 図４５は、第３の実施形態に係る製造方法を示す斜視図の一例である。 図４６は、第３の実施形態に係る製造方法を示す斜視図の一例である。 図４７は、第３の実施形態に係る製造方法を示す斜視図の一例である。 図４８は、第３の実施形態に係る製造方法を示す斜視図の一例である。 図４９は、第３の実施形態に係る製造方法を示す斜視図の一例である。 図５０は、第３の実施形態に係る製造方法を示す斜視図の一例である。 図５１は、第３の実施形態に係る製造方法を示す斜視図の一例である。 図５２は、第３の実施形態に係る製造方法を示す斜視図の一例である。 図５３は、第３の実施形態に係る製造方法を示す斜視図の一例である。 図５４は、第３の実施形態に係る製造方法を示す斜視図の一例である。 図５５は、第３の実施形態に係る製造方法を示す斜視図の一例である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施形態）
＜記憶装置の全体構成＞
まず、図１を用いて、第１の実施形態に係る記憶装置について概略的に説明する。図１は、記憶装置の基本的な全体構成を示すブロック図の一例である。
図１に示すように、記憶装置２０は、メモリセルアレイ２１、ＷＬデコーダ２２、ＧＢＬデコーダ２３、セレクタデコーダ２４、制御回路２５、及び、電源２６を備えている。
メモリセルアレイ２１は、後述するように可変抵抗素子（不図示）を備えるメモリセルＭＣ（不図示）がマトリクス状に配置されている。メモリセルＭＣにおいて、可変抵抗素子の一端は、いずれかのビット線ＢＬ（ＢＬ０、ＢＬ１、…）に接続され、他端は、いずれかのワード線櫛ＷＬcomb（ＷＬcomb_a、ＷＬcomb_b）に接続されている。
ＷＬデコーダ２２は、ワード線選択部及びワード線ドライバを含む。ワード線選択部は、制御回路２５から受信したＷＬアドレスに基づいてワード線ＷＬを選択する。ワード線ドライバは、選択ワード線及び非選択ワード線に対して、データの読み出し、書き込み、及び、消去に必要な電圧を印加することができる。
ＧＢＬデコーダ２３は、グローバルビット線選択部及びグローバルビット線ドライバを含む。グローバルビット線選択部は、制御回路２５から受信したカラムアドレスに基づいてグローバルビット線ＧＢＬを選択する。グローバルビット線ドライバは、選択グローバルビット線及び非選択グローバルビット線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加することができる。
セレクタデコーダ２４は、セレクタ選択部及び選択ゲート線ドライバを含む。セレクタ選択部は、制御回路２５から受信したシートアドレスに基づいて、選択ゲート線ＳＳＧを選択する。選択ゲート線ドライバは、選択した選択ゲート線及び非選択の選択ゲート線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加することができる。
制御回路２５は、記憶装置２０全体の動作を制御する。また、ロウアドレスをＷＬデコーダ２２に送信し、カラムアドレス（ＧＢＬアドレス）をＧＢＬデコーダ２３に送信し、セレクタアドレスをセレクタデコーダ２４に送信することができる。
また、制御回路２５は、データの書き込み時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗状態を変化させるため、必要な電圧を印加するように、ＷＬデコーダ２２、ＧＢＬデコーダ２３、及び、セレクタデコーダ２４に命令することができる。
制御回路２５は、データの読み出し時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗値を、当該メモリセルＭＣの記憶状態として検出するため、必要な電圧を印加するようにＷＬデコーダ２２、ＧＢＬデコーダ２３、及び、セレクタデコーダ２４に命令することができる。
更に、制御回路２５は、センスアンプを備え、グローバルビット線ＧＢＬに読み出されたデータを、このセンスアンプにより、センス（増幅）することができる。
電源２６は、データの読み出し、書き込み、及び、消去に必要な電圧セットを生成する。電源２６で生成された電圧は、ワード線ＷＬ及びビット線ＢＬに与えられる。
例えば、データの書き込みの際には、選択ワード線と選択ビット線との間に大きい電位差を発生させ、可変抵抗素子の抵抗状態を遷移させる。また、データの読み出しの際には、抵抗状態の遷移が生じない範囲で、選択ワード線と選択ビット線との間に電位差を発生させ、ビット線又はワード線に流れる電流を検出することができる。
＜メモリセルアレイ＞
次に、図２〜５を用いて第１の実施形態に係るメモリセルアレイについて説明する。図２は、メモリセルアレイの一例を示している。図３は、メモリセルアレイの平面図の一例を示している。図３は、図２の第一の方向と第二の方向とで形成される面内のレイアウトであり、特に、ワード線ＷＬの平面パターンを説明するための図である。図３は、図２の複数のlayerのうちの、いずれか１つのlayer内におけるワード線ＷＬのパターンを示す。図３において、斜線を付した領域は、ワード線ＷＬのレイアウトを表している。図４は、メモリセルアレイの部分断面図とその等価回路の一例を示している。図４は、図２の第一の方向と第三の方向とで形成される面内の部分断面である。図５は、メモリセルアレイ２１の等価回路である。
図２に示すように、メモリセルアレイ内には、複数の大域列線１、行線２、及び、列線３が設けられている。複数の大域列線１は、それぞれが第一の方向に沿って互いに平行に形成され、例えば、メモリセルアレイの最下層に配置されている。複数の行線２は、それぞれ第一の方向に直交する第二の方向に沿って互いに平行に形成され、大域列線１よりも第一及び第二の方向と交差する第三の方向において高い位置に設けられている。この複数の行線２の層（FIG.1のfirst layer, second layer, third layer …）は、第三の方向（大域列線１が配列される面の法線方向）に、複数、設けられている。
列線３は、隣接する行線２間に、第三の方向に沿って延び、第一及び第二の方向に複数個配置される。列線３の一端（下端）は、いずれかの大域列線１に電気的に接続される。より具体的には、第一の方向と第二の方向で形成される二次元平面内において、第一の方向に沿って同一列に配列された列線３は、同一の大域列線１に電気的に接続される。
各行線２と列線３との間に、可変抵抗素子を含むメモリセルＭＣが形成されている。本例では、列線３の側面（行線２と相対する面）の全面に抵抗変化材４が形成されている。列線３と行線２の間に配置された抵抗変化材４の部分がそれぞれメモリセルＭＣとして機能する。
なお、本例における抵抗変化材４は、ビット線３の側面の対向する２つの組のうち、第一の方向で対向する２つの側面（行線２に対向する２つの側面）に設けられ、第二の方向で対向する２つの側面（行線２に対向しない２つの側面）には設けられない。
大域列線１と、それに対応する列線との間にはシートセレクタ（選択素子）ＳＳが設けられている。シートセレクタＳＳは、例えば、ＦＥＴ（Field Effect Transistor）である。ここで、このＦＥＴを「選択ＦＥＴ」と称する場合がある。この場合、シートセレクタＳＳは、大域列線１上に形成されたソース領域５と、ソース領域５上に形成された半導体層（チャネル領域）６と、半導体層６上に形成されたドレイン領域７とを備えている。半導体層６は、例えば、シリコン層である。
また、隣接する半導体層６間に、第二の方向に沿った選択ゲート線（選択ＦＥＴの選択ゲート電極）８が形成されている。選択ゲート線８は、行線２と平行に配列されている。更に、選択ゲート線８と半導体層６との間には、ゲート絶縁層９が形成されている。
なお、大域列線１、行線２、及び列線３を、通常のＭＯＳ型メモリデバイスと同様に、それぞれグローバルビット線ＧＢＬ、ワード線ＷＬ、及びビット線ＢＬと称する場合がある。
なお、「シート」とは、いずれかの選択ゲート線８によって選択されるメモリセルの集合を表す。図２では、第二の方向と第三の方向とで形成される平面内にあるメモリセルの集合がシートである。
図３に示すように、１つのlayerにおけるワード線ＷＬは、１本おきに共通に接続されている。言い換えれば、メモリセルアレイは、櫛形構造を有する２組のワード線ＷＬを有し、ワード線ＷＬの第二の方向に沿った直線上の領域は、いずれかの櫛形構造に交互に属している。
更に、本構成は、次のように言い換えることもできる。複数のワード線ＷＬを、図３の紙面の右側から順にＷＬ０、ＷＬ１、ＷＬ２、…ＷＬ７とlabelした場合、奇数ワード線ＷＬ１、ＷＬ３、…ＷＬ７に対しては、電気的に同一の電圧が印加される（あるいは、これらは共通に接続される）。他方、偶数ワード線ＷＬ０、ＷＬ２、…ＷＬ６に対しても、電気的に同一の電圧が印加される（あるいは、これらは共通に接続される）。そして、奇数ワード線と偶数ワード線との間では、異なる電圧が印加可能とされる（あるいは、奇数ワード線と偶数ワード線は、分離される）。
以下では、奇数ワード線の組をワード線櫛ＷＬcomb_aと呼び、偶数ワード線の組をワード線櫛ＷＬcomb_bと呼ぶ。また、両者を区別しない場合には、単に、ワード線櫛ＷＬcombと呼ぶ。
なお、図３では、８本のワード線、５本のグローバルビット線ＧＢＬ、４５本のビット線ＢＬを含む場合を示しているが、これは例示に過ぎず、これら導電線の数は、適宜、変更可能である。
次に、図４に示すように、１本のグローバルビット線ＧＢＬ上には、シートセレクタＳＳを形成するためのソース領域５、チャネル領域６、及び、ドレイン領域７が順次積層されている。この積層構造の側面には、ゲート絶縁層９が形成されている。
第一の方向で隣接するチャネル領域６間には、選択ゲート線８（ＳＳＧ）が設けられている。このソース領域５、チャネル領域６、ドレイン領域７、ゲート絶縁層９、及び選択ゲート線８（ＳＳＧ）により、シートセレクタＳＳとなる選択ＦＥＴ（例えば、ＭＯＳトランジスタ）が形成されている。
即ち、シートセレクタＳＳは、ソース領域５、チャネル領域６、及びドレイン領域７の１つの組に対して、それぞれ異なる選択ゲート線ＳＳＧに接続された２つのゲートを備えている。言い換えれば、１本のビット線ＢＬにつき、２つの選択ＦＥＴが設けられ、これらは、ソース領域５、チャネル領域６、及び、ドレイン領域７を共有し、ゲートが互いに異なる選択ゲート線ＳＳＧに接続されている。また、異なるビット線ＢＬに関連付けられ、且つ、第一の方向で隣接する複数のシートセレクタＳＳは、互いにゲート（選択ゲート線ＳＳＧ）を共有している。
各シートセレクタＳＳのドレイン領域７上には、柱状のビット線ＢＬが形成されている。ビット線ＢＬの側面には、メモリセルＭＣとして機能する抵抗変化材４が形成されている。更に、第一の方向で隣接するビット線ＢＬ間の領域には、ワード線ＷＬが形成されている。抵抗変化材４は、ビット線ＢＬ及びワード線ＷＬに接するように、例えばＨｆＯを材料に用いて形成される。
このＨｆＯに代表される抵抗変化材４は、低抵抗状態（ＬＲＳ：low resistance state）と高抵抗状態（ＨＲＳ：high resistance state）の少なくとも２つの抵抗値を遷移する素材である。高抵抗状態の抵抗変化材は、ある一定以上の電圧が印加されると低抵抗状態に遷移し、低抵抗状態の抵抗変化材は、ある一定以上の電流が流れると高抵抗状態に遷移することが知られている。
特に、高抵抗状態から低抵抗状態への遷移と、低抵抗状態から高抵抗状態への遷移が、異なる極性の電圧の印加により行われるものは、バイポーラ動作素子と呼ばれている。このような動作をする抵抗変化材４は、ＨｆＯ以外にも、ＴｉＯ２、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＳｒＺｒＯ３、及び、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、炭素等の材料の少なくとも１つを含む薄膜で形成することが可能である。
また、抵抗変化材４には多結晶若しくはアモルファス状態のＳｉ、または、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣ、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＨｆＳｉＯ、ＡｌＯなどを用いることができる。また、抵抗変化材４には上述した材料の積層膜を用いることもできる。また、抵抗変化材料４とビット線３の間に電極として、例えば、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、ＺｒまたはＩｒや、その窒化物あるいは炭化物などの電極を配置することができる。また、電極として、多結晶シリコンに上記材料を添加した材料を用いることもできる。
以上により、ワード線ＷＬとビット線ＢＬとの間に設けられた抵抗変化材４とを含むメモリセルＭＣが、メモリセルアレイ内に、例えば、三次元マトリクス状に配置されている。本構造では、ワード線ＷＬ及びビット線ＢＬは、単なるラインアンドスペースのパターンである。ワード線ＷＬとビット線ＢＬとは、互いに交差する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。
従って、製造時におけるメモリセル内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、この構造は２Ｆ２の領域に１ビットの情報を蓄えることのできる、高集積化構造である。
図５に示すように、メモリセルアレイ２１中には、可変抵抗素子（図２及び図４の抵抗変化材４）を備えるメモリセルＭＣがマトリクス状に配置されている。メモリセルＭＣにおいて、可変抵抗素子の一端は、いずれかのビット線ＢＬ（ＢＬ０、ＢＬ１、…）に接続され、他端は、いずれかのワード線櫛ＷＬcomb（ＷＬcomb_a、ＷＬcomb_b）に接続されている。
なお、図５においては、ワード線櫛ＷＬcomb_a、ＷＬcomb_bをそれぞれＷＬcomb_ai、ＷＬcomb_b iと表記しているが、このｉは、当該ワード線櫛が形成されるlayerの番号（何層目かを示し、１層目ならi=1、２層目ならi=2、以下、同様）を表している。
各ビット線ＢＬは、対応するシートセレクタＳＳ（ＳＳ０、ＳＳ１、ＳＳ２、…）を介して、対応するグローバルビット線ＧＢＬに接続される。更に、隣接するシートセレクタＳＳのゲートは、共通の選択ゲート線ＳＳＧj（ｊは自然数）に接続されている。シートセレクタＳＳは、ソースとドレインを共通にする２つの並列接続された選択ＦＥＴ ＴＲ１、ＴＲ２の集合とみなすことができる。
あるシートセレクタＳＳを構成する２つの選択ＦＥＴのうちの１つ（例えば、ＴＲ１）のゲートは、それに隣接するシートセレクタＳＳを構成する２つの選択ＦＥＴのうちの１つ（例えば、ＴＲ２）のゲートと共有化されている。
また、あるシートセレクタＳＳを構成する２つの選択ＦＥＴのうちの他の１つ（例えば、ＴＲ２）のゲートは、それに隣接するシートセレクタＳＳを構成する２つの選択ＦＥＴのうちの他の１つ（例えば、ＴＲ１）のゲートと共有化されている。
但し、最も端部に位置するシートセレクタＳＳは、トランジスタＴＲ１及びトランジスタＴＲ２のいずれか一方のみで構成される。
図２の三次元積層型メモリセルアレイは、図５の構成を複数有している。
即ち、図５は、図２において、第一の方向と第三の方向で形成される二次元平面内に含まれるメモリセル配列ＭＳの一例を示したものに相当する。このメモリセル配列ＭＳは、第二の方向に沿って複数配置されている。このとき、複数のメモリセル配列ＭＳ間では、ワード線櫛WLcomb_ai同士、WLcomb_bi同士、及び、選択ゲート線ＳＳＧj同士は、共通に接続される。反対に、ビット線ＢＬ及びグローバルビット線ＧＢＬは、メモリセル配列ＭＳ間で分離されている。
＜記憶装置の外観＞
続いて、図６を用いて、第１の実施形態に係る記憶装置の外観について概略的に説明する。図６は、記憶装置の外観の一例を示している。
図６に示すように、半導体基板（例えば、シリコン基板）３１上には、通常用いられるプロセスによる配線層を含むＣＭＯＳ回路３２が形成される。ＣＭＯＳ回路３２上に、複数のメモリセル部３４を含む層３３が形成されている。図６の個々のメモリセル部３４は、図２のメモリセルアレイに対応し、例えば、２０ｎｍのデザインルールで配線が形成されている。また、図１のデコーダ２２〜２４及び制御回路２５を含む、通常のメモリにおいて、周辺回路と呼ばれている部分は、図６のＣＭＯＳ回路３２に含まれている。
なお、ＣＭＯＳ回路３２は、メモリセル部３４との接続部を除き、メモリセル部３４よりも緩い、例えば、１００ｎｍデザインルールで設計／製作することができる。層３３は、ＣＭＯＳ回路３２との電気的接続部を、各メモリセル部３４の周囲に有する。これらメモリセル部３４と接続部とを単位としたブロックは、マトリックス状に配置されている。
さらに、層３３にはスルーホールが形成され、このスルーホールを介してＣＭＯＳ回路３２の入出力部と電気的な結合を有する端子を含む、本装置の入出力部３５は、例えば、層３３の端部に形成することができる。
一方、メモリセル部３４とＣＭＯＳ回路３２が、基板面に対して垂直方向に結合するため、チップ面積の増大を伴わずに、動作時間の短縮や同時に読み書きできるセル数の大幅な増加が可能となる。
なお、装置の入出力部３５に配線引き出しパッドを形成し、パッケージ工程においてリードフレームにボンディングすることもできる。
＜動作＞
続いて、図７および図８を用いて第１の実施形態に係る記憶装置の基本的な動作について説明する。
図７は、記憶装置の動作時のバイアス関係の一例を示している。図８は、第１の実施形態に係る記憶装置の断面と動作時の各部のバイアス状態を示す模式図であり、図２における第一の方向と第三の方向で形成される面を示している。
以下の説明において、グローバルビット線ＧＢＬのうち、選択されたものをＧＢＬ_sとlabelし、非選択のものをＧＢＬ_uとlabelする。また、ワードＷＬのうち、選択されたものをＷＬ_sとlabelし、非選択のものをＷＬ_uとlabelする。更に、選択ゲート線ＳＳＧのうち、選択メモリセルＭＣが接続されたビット線ＢＬに対応する２本の選択ゲート線ＳＳＧが選択され、これをＳＳＧ_s及びＳＳＧ_nとlabelする。その他の選択ゲート線ＳＳＧは非選択とされ、これをＳＳＧ_uとlabelする。
図９は、メモリセルアレイのブロック構成の例を示している。図９の右図に示すように、メモリセルアレイは複数のブロックを有している。図９の例では、Ｎ個のブロックが第１の方向に配置され、Ｍ個のブロックが第２方向に配置されている。またグローバルビット線ＧＢＬは第２の方向に配置されている。ここで１つのブロックは図９の中央図に示すような構成になっている。
ここで、第１の実施形態において、ブロックの選択は、二次元のデコードにより行うことができる。すなわち、第２の方向に並んだブロックのワード線ＷＬドライバの制御線はグローバルワード線ＧＷＬで共通に選択することができ、第１の方向に並んだブロックのワード線ＷＬドライバのソース線は、共通のソース線で選択することができる。
１つのブロックは、例えば、ｋ本のグローバルビット線ＧＢＬを有し、ｐ層のワード線層を有している。また、１つのブロックにはワード線層あたり２つのワード線櫛ＷＬcombを有している。ここで、１つのブロック、１つのワード線櫛、１つのグローバルビット線ＧＢＬにつきｎ／２本のワード線が接続されている。すなわち、１つのブロック、１つのワード線櫛、１つのグローバルビット線ＧＢＬつきｎ個のメモリセルＭＣが接続され、それぞれのメモリセルＭＣを選択するためにｎ個のシートセレクタＳＳが形成されている。ここで、図９に示すように、１つのワード線櫛内に属するシートセレクタＳＳを順次選択していくループを１）シートセレクタループと定義する。例えば、ＷＬcomb_aに属するシートセレクタはシートセレクタＳＳ０〜ＳＳｎ−１である。同様にＷＬcomb_bに属するシートセレクタはシートセレクタＳＳｎ−１、ＳＳ０〜ＳＳｎ−２になる。すなわち、ワード線ＷＬcomb_aを選択し、シートセレクタＳＳをＳＳ０〜ＳＳｎ−１と順に選択した場合、メモリセルc2、c3、c6、c7、・・・c2n-2、c2n-1のメモリセルが選択されることになる。また、ワード線ＷＬcomb_bを選択し、シートセレクタＳＳをＳＳｎ−１、ＳＳ０〜ＳＳｎ−２と順に選択した場合、メモリセルc0、c1、c4、c5、・・・c2n-4、c2n-3のメモリセルが選択されることになる。
その他、ブロック内の複数のグローバルビット線ＧＢＬから１又は複数のグローバルビット線を順次選択するグローバルビット線のループ、チップ内の複数のグローバルワード線ＧＷＬから１又は複数のグローバルワード線ＧＷＬを選択するグローバルワード線のループ、ブロック内の複数のワード線から１つまたは複数のワード線を選択する選択ワード線のループがある。
＜Ｗｒｉｔｅ動作＞
セルに情報を記憶するＷｒｉｔｅ動作（ＲＥＳＥＴ動作）の際には、制御回路２５は、選択グローバルビット線ＧＢＬ＿ｓにはＷｒｉｔｅ電圧Ｖｗ（＞０Ｖ）を印加し、非選択グローバルビット線ＧＢＬ＿ｕと非選択ワード線ＷＬ＿ｕには、半選択セルのセル電圧が選択セル電圧の半分となるように電圧Ｖｗｆ（＞０Ｖ）を印加する。また、制御回路２５は、選択ワード線ＷＬ＿ｓと非選択の選択ゲート線は０Ｖの状態で、選択セルと直接接続されているビット線に接続されているシートセレクタの両方の選択ゲート線（ＳＳＧ＿ｓ、ＳＳＧ＿ｎ）にＷｒｉｔｅ選択ゲート電圧Ｖｇ＿ｗ（＞０Ｖ）を印加し、書き込みを行う。
この結果、選択ビット線ＢＬに接続されたシートセレクタＳＳでは、２本の選択ゲート線ＳＳＧ_s及びＳＳＧ_nによってチャネルが形成され、ＧＢＬ_sから選択メモリセルＭＣに対して書き込み電圧Ｖwが転送される。他方、ＷＬ_sからは選択メモリセルＭＣに対して０Ｖが転送される。
このように、メモリセルＭＣの可変抵抗素子の両端にＶｗの電位差が与えられることで、メモリセルＭＣの抵抗状態が高抵抗状態になる。その結果、メモリセルにデータが書き込まれることになる。
なお、シートセレクタの選択解除の際に、選択ゲート線、選択グローバルビット線、選択ワード線を非選択電圧に設定するため、選択線に対する電圧は２つ記載されている。
＜Ｅｒａｓｅ動作＞
一方、セルの情報を消去するＥｒａｓｅ動作（ＳＥＴ動作）の際には、制御回路２５は、メモリセルがバイポーラ動作することを考慮して、選択ワード線ＷＬ＿ｓにはＥｒａｓｅ電圧Ｖｅｓ（＞０Ｖ）にオフセット電圧Ｖｏｆ（約１Ｖ程度）を加えた電圧を印加し、非選択グローバルビット線ＧＢＬ＿ｕと非選択ワード線ＷＬ＿ｕには、半選択セルのセル電圧が選択セル電圧の半分となるように電圧Ｖｅｆに電圧Ｖｏｆを加えた電圧を印加する。また制御回路２５は、選択グローバルビット線ＧＢＬ＿ｓに電圧Ｖｏｆを印加し、非選択の選択ゲート線は０Ｖの状態で、選択セルと直接接続されているビット線に接続されているシートセレクタの両方の選択ゲート線（ＳＳＧ＿ｓ、ＳＳＧ＿ｎ）にＥｒａｓｅ選択ゲート電圧Ｖｇ＿ｅを印加し、消去を行う。
この結果、書き込み時で説明したのと同じように電圧Ｖeｓが選択メモリセルＭＣに転送される。そして可変抵抗素子の両端にＶeｓの電位差が与えられることで、メモリセルＭＣの抵抗状態が低抵抗状態となる。その結果、メモリセルＭＣのデータが消去される。
ここで、グローバルビット線とワード線に約１ＶのオフセットＶｏｆが入れてある理由は、後述するシートセレクタの特性上、選択グローバルビット線ＧＢＬ＿ｓの電位を非選択の選択ゲート線ＳＳＧ＿ｕよりも１Ｖ程度低高い値に設定することにより、非選択セルへのリーク電流を大幅に削減することが可能であり、回路の所要面積が比較的大きくなる負電圧回路を回避して所定の電位差を設けるためには、グローバルビット線とワード線の電圧全体をかさ上げする手法が有効なためである。
＜Ｒｅａｄ動作＞
さらに、セルの情報を読み出すＲｅａｄ動作の際には、制御回路２５は、選択グローバルビット線ＧＢＬ＿Ｓ、非選択グローバルビット線ＧＢＬ＿ｕ、非選択ワード線ＷＬ＿ｕにはＲＥＡＤ電圧Ｖｒにオフセット電圧Ｖｏを加えた値を印加する。また、制御回路２５は、選択ワード線ＷＬ＿ｓにはオフセット電圧Ｖｏを印加する。この状態で選択ゲート線電圧を制御して読み出しを行う。
この結果、上述のＷｒｉｔｅ動作で説明したのと同じように電圧Ｖrが選択されたビット線ＢＬを介して選択メモリセルＭＣに転送される。ここで、選択メモリセルＭＣの抵抗状態（ＨＲＳかＬＲＳ）により選択メモリセルＭＣに流れる電流が異なる。例えば、この電流値を選択されたグローバルビット線GBL_sに接続されたセンスアンプで検知することにより、選択メモリセルＭＣに記憶されたデータを判別する。
なお、通常、選択ワード線ＷＬ＿ｓは、１つのメモリセルアレイにつき１本のみ選択するが、選択グローバルビット線ＧＢＬ＿ｓは、複数本を同時に選択してもかまわない。これにより、同時に、書き込み・消去・読み出しを行うことのできるビット数が増えるので、バンド幅を向上することが可能となる。
なお、シートセレクタの選択解除の際に、制御回路２５は、選択ゲート線、選択ワード線を非選択電圧に設定するため、選択線に対する電圧は２つ記載されている（選択グローバルビット線と非選択グローバルビット線の電圧は等しいので、１つのみでよい）。
ここで、グローバルビット線とワード線にオフセット電圧が入れてある理由は、以下のとおりである。通常、素子の書き込みや消去を行った直後に、当該素子の読み出しを行い、当該素子が所望の抵抗値となっているか確認し、もし所望の抵抗値の範囲と異なる場合には、追加の書き込みや消去を行うことが行われる。したがって、書き込みや消去の動作バイアス条件と読み出しのバイアス条件の間に、大きな電圧差が存在し、寄生容量の大きなノードの電圧変化が激しい動作を行うと、不要な消費電力の増大や動作時間の遅延を招く。本実施の形態では、グローバルビット線の寄生容量が一番大きいので、この電圧が書き込みや消去の時と読み出しの時の間で、できる限り同じ値となるように設定することが望ましい。さらに望ましくは、選択グローバルビット線よりも非選択グローバルビット線の方が、数が多いので、非選択グローバルビット線の電位が大きく変化しない様に、書き込み時には電圧Ｖｗｆと電圧Ｖｒ＋Ｖｏがほぼ等しく、消去時には電圧Ｖｅｆ＋Ｖｏｆと電圧Ｖｒ＋Ｖｏがほぼ等しくなるようにオフセット電圧Ｖｏを設定すると良い。
＜大電流動作ＳＥＴ／ＲＥＳＥＴ動作時のシートセレクタの動作＞
選択されたビット線ＢＬには大きな電流（オン電流）を流し、選択されていないビット線ＢＬには電流を殆ど流さない（オフリークが小さい）シートセレクタＳＳが求められている。このとき、通常の界面チャネル伝導を利用するＭＯＳトランジスタを用いたシートセレクタＳＳでは、オフリークを小さくするとオン電流も小さくなる場合が多い。
そこで、大きなオン電流を流すための一例として大電流動作を用いる例を挙げて説明する。
次に、図１０を用いて、第１の実施形態に係るシートセレクタ大電流動作を含むＳＥＴ／ＲＥＳＥＴ動作について説明する。図１０は、第１の実施形態に係わる記憶装置の、シートセレクタ・大電流動作を含むＳＥＴ／ＲＥＳＥＴ動作のフローチャートの一例である。
[ステップＳ１]
まず、制御回路２５は、全てのグローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬに非選択電圧（例えば、３．０Ｖ）を印加し、スタンバイ状態にする。次に、制御回路２５は、ワード線グループを選択するＧＷＬアドレスを設定する。制御回路２５は、例えば、選択グローバルワード線を選択グローバルワード線電圧に設定する。なお、制御回路２５は、選択グローバルワード線以外は非選択電圧を維持する。
[ステップＳ２]
続いて、制御回路２５は、選択グローバルビット線となるＧＢＬアドレスを設定する。制御回路２５は、例えば、選択グローバルビット線を選択グローバルビット線電圧（例えば、０．８Ｖ）に設定する。制御回路２５は、複数の選択グローバルビット線を同時に選択して並列動作を行うことで高速化を図ることも可能である。
[ステップＳ３]
次に、制御回路２５は、選択ワード線となるＷＬアドレスを設定する。制御回路２５は、例えば、選択ワード線を選択ワード線電圧に設定すると共に、選択ワード線以外の非選択ワード線を非選択電圧（非選択ワード線電圧）として例えば、３．０Ｖに設定する。
[ステップＳ４]
次に、制御回路２５は、選択セルに係るシートセレクタＳＳのアドレスを設定する。そして、制御回路２５は、選択するビット線のアドレスに従い、シートセレクタＳＳのゲート電圧を設定する。制御回路２５は、選択しないシートセレクタＳＳのゲート電極には例えば０Ｖを印加する。
[ステップＳ５]
制御回路２５は、選択セルが接続される列線３の面と同一面であるチャネル領域６の面に形成された、例えば選択されたシートセレクタＳＳのトランジスタＴＲ２のゲート電極（以下、第１のゲート電極等とも称す）に、選択ゲート電圧を印加する。
[ステップＳ６]
制御回路２５は、選択シートセレクタＳＳのトランジスタＴＲ２の第１のゲート電極に選択ゲート電圧を印加した後、第１の時間（たとえば、５０ｎｓｅｃ）経過後、選択セルが接続される列線３の面と同一面であるチャネル領域６の面に第１の方向で対向するチャネル領域６の面に形成されたトランジスタＴＲ１のゲート電極（以下、第２のゲート電極等とも称す）に、選択ゲート電圧を印加する。
[ステップＳ７]
そして、制御回路２５は、所望のＳＥＴ／ＲＥＳＥＴパルス時間経過後に、シートセレクタＳＳのゲート電圧、ソース・ドレイン間電圧を後述するように操作し、シートセレクタＳＳの選択解除を行う。
[ステップＳ８]
制御回路２５は、ステップＳ４〜Ｓ７を、シートセレクタアドレスのループで繰り返し、選択ワード線内のＳＥＴ／ＲＥＳＥＴを完了させる。
[ステップＳ９]
制御回路２５は、ステップＳ３〜８を、ワード線グループ内のワード線のループで繰り返し、ワード線グループ内のＳＥＴ／ＲＥＳＥＴを完了させる。
[ステップＳ１０]
制御回路２５は、ステップＳ２〜９を、ページ範囲のグローバルビット線のループで繰り返し、ページ範囲のグローバルビット線内のＳＥＴ／ＲＥＳＥＴを完了させる。
[ステップＳ１１]
また、制御回路２５は、最後にページ内のデータが所望のデータと一致していることを確認し、例えば、読み出しデータが書き込み予定データと一致していないときは、不一致のデータに関して、再度、制御回路２５はステップＳ２〜Ｓ１０のループを繰り返す。
[ステップＳ１２]
制御回路２５は、最後にページ内のデータが所望のデータと一致していることを確認した後に、ＳＥＴ／ＲＥＳＥＴ動作を完了させる。
なお、本実施例では、ファイルメモリとして、ページ単位のデータのＳＥＴ／ＲＥＳＥＴを説明したが、セグメント単位、ビット単位などの他のデータ単位でも構わない。
＜ＳＥＴ時の電圧の設定値の例＞
続いて、ＳＥＴ時のより具体的な電圧の設定値の例と、一連の処理により大電流動作が起動・解除する原理に関して、図１１〜図１７を用いて説明する。図１１は、図１０のループでＳＥＴ動作を行ったときの各ノードの電圧の時間依存の一例を示し、図１２〜図１６は、ＳＥＴ動作時のバイアス例を示している。図１７は、図１４および図１５のＩ−Ｖ特性を模式的に表したグラフである。
図１２〜図１６は、一つのシートセレクタに関する電圧と動作状態を模式的に拡大して表示してある。なお、シートセレクタの模式図では、便宜上全体の電圧を下げて、ソース電圧が例えば０Ｖとなるように設定している。
図１１に示すように、制御回路２５は、選択セルをＳＥＴする場合、選択グローバルビット線ＧＢＬ＿ｓの電圧を例えば０．８Ｖ、非選択グローバルビット線ＧＢＬ＿ｕの電圧を３Ｖ、選択ワード線ＷＬ＿ｓの電圧を４Ｖ、非選択ワード線ＷＬ＿ｕの電圧を３Ｖとし、選択セルに係る選択ゲート線ＳＳＧの電圧を例えば３Ｖとして所定ＳＥＴ時間長のパルスを印加する。
図１１、及び図１２に示すように、制御回路２５は、図１０のステップＳ２の段階で、選択グローバルビット線ＧＢＬ＿ｓの電圧を例えば０．８Ｖ、非選択グローバルビット線ＧＢＬ＿ｕの電圧を例えば３Ｖ、非選択ワード線ＷＬ＿ｕの電圧を例えば３Ｖに設定する。この状態ではシートセレクタＳＳはＯＦＦのままである。
図１１、及び図１３に示すように、制御回路２５は、図１０のステップＳ３の段階で、選択ワード線ＷＬ＿ｓの電圧を例えば４Ｖに設定する。この状態でもシートセレクタＳＳはＯＦＦのままである。
図１１、及び図１４に示すように、制御回路２５は、図１０のステップＳ５の段階で、選択セルに第３の方向で接続される選択シートセレクタのトランジスタＴＲ２の第１のゲートを例えば３Ｖに設定する。この段階で、シートセレクタの片側（トランジスタＴＲ２側）のＭＯＳＦＥＴ界面チャネルのみがＯＮとなり、ある程度の電流が流れるが、セルに印加される電圧が十分に小さく、選択セルに流れる電流も十分に小さいので、選択セルは抵抗状態が変化しない。
上述のとおり、片側のチャネルのみがＯＮなので、ＯＮ電流が十分ではなく、ドレイン電位が例えば１．８Ｖと比較的高い状態となる。この結果、ドレイン端においてインパクトイオン化によるホールの生成率が高くなる。すると、生成されたホールは、ドレイン端の電界により、チャネル領域６中を拡散し、相対的に負電圧（例えば−０．８Ｖ）となっている、対向側（トランジスタＴＲ１側）チャネル界面近傍に集積する。
図１１、及び図１５に示すように、図１０のステップＳ６の段階で、制御回路２５は、選択セルに第３の方向で接続される選択シートセレクタのトランジスタＴＲ２に、第１の方向で対向しているトランジスタＴＲ１の第２のゲートを例えば３Ｖに設定する。この段階で、シートセレクタは大電流動作を開始し、左右のＭＯＳＦＥＴ界面チャネルを流れる電流に加え、半導体層６の界面チャネル以外の中心付近を流れるバイポーラ電流も流れるようになる。これにより、制御回路２５は、十分な電流を選択セルに供給することが可能となり、ドレイン電圧も降下するので、選択セル電圧も所望の値となる。そのため、選択セルのＳＥＴ動作が正確に実現できる。
ここで、図１５における動作をより具体的に説明する。制御回路２５は、図１４の状態から、左側のゲート電圧を正に引き上げると、左側チャネル界面近傍に集積されていたホールが開放される。このホールの開放に伴うホール電流が一定以上の大きさの場合、大電流動作が実行され、半導体層６の界面チャネル以外の中心付近にもキャリア（電子、ホール）が流れる。具体的な例として、チャネル幅２０ｎｍ、チャネル長さ２５０ｎｍ、ゲート酸化膜厚５ｎｍの場合、いわゆる基板容量やフリンジ容量を加えると、左側のゲート電圧が−０．８Ｖから２．２Ｖに引き上げられる間に、約８ｅ−１７Ｃの電荷量がホールとして開放される。ゲート電圧のパルス立ち上がり時間を、例えば１０ｎｓｅｃとすると、８ｎＡのホール電流となり、断面積が２０ｎｍ×２０ｎｍの素子を大電流動作させるには十分な大きさとなる（電流密度：２０００Ａ／ｃｍ ２）。
なお、ホールが左側チャネル界面近傍に集積されるために必要な時間と、ホールが開放されて大電流動作を実行するために必要となる左側ゲート電圧の立ち上がり時間を比較する。ここで、左側チャネル界面近傍のホール電流の方が解放されたホールのホール電流よりも小さく、さらに、左側チャネル界面近傍のホール電流の一部のみがチャネル界面近傍に蓄積されるにもかかわらず、両者の電荷量はほぼ同一である。そのため、前者の時間の方が、後者の時間よりも長い特徴がある。このため、一方のゲート電圧を選択電圧に設定した後、他方のゲート電圧を選択電圧に設定するまでの時間差（第１の時間差）の方が、他方のゲート電圧を選択電圧に設定する際の立ち上がり時間よりも長い特徴がある（図１１の“立ち上がり時間”参照）。
一旦、バイポーラ電流が流れる様になると、この増加した電流の一部がさらにインパクトイオン化を引き起こすので、引き続き半導体層６に十分なホールが供給され、大電流動作が継続される。なお、仮に、バイポーラ電流が過剰に流れたと仮定すると、ドレイン電圧が降下するため、インパクトイオン化率が急激に低下し、ホールの供給が途絶え、バイポーラ電流が激減してしまう。しかしながら、そのような状況となる前に、ドレイン電圧が再び上昇し、インパクトイオン化によるホールの供給が再開され、バイポーラ電流が維持される。すなわち、バイポーラ電流は自己フィードバックにより一定の値の範囲に自動的に制御される機構を備えているため、素子破壊を引き起こす程の過電流が流れることがないという利点を持つ。また、一方のゲート電圧のみが選択された素子では、この大電流動作は実行しないので、隣接セルとの選択比を大きくすることが可能となる。
図１１、及び図１６に示すように、制御回路２５は、図１０のステップＳ７の段階で、シートセレクタの選択解除を行う。ここでは、制御回路２５は、選択グローバルビット線の電圧を非選択電圧（例えば、３Ｖ）に戻すと共に、選択ワード線の電圧を非選択電圧（例えば、３Ｖ）に戻し、シートセレクタの両ゲート電圧を例えば０Ｖに設定することで、シートセレクタを流れるキャリアをほぼ零にしている。
また、図１７に示すように、図１４の状態のＩ−Ｖ特性は、図１７中に示されているように、単なるＭＯＳＦＥＴのＩ−Ｖ特性となる。なお、縦軸、横軸ともにリニアスケールである。ここで、大電流動作が実行され、図１５の状態となると、図１７中に示されているように、両面のＭＯＳＦＥＴ電流に加えて、バイポーラ電流が流れるため、Ｉ−Ｖ特性が急峻なものに遷移し、低電圧で高電流を得ることが可能となる。
これにより、十分な電流が選択セルに供給され、選択セルのＳＥＴ動作が正確に実現できる。
＜ＲＥＳＥＴ時の電圧の設定値の例＞
続いて、ＲＥＳＥＴ時のより具体的な電圧の設定値の例と、一連の処理により大電流動作が起動・解除する原理に関して、図１８〜図２３を用いて説明する。図１８は、図１０のループでＲＥＳＥＴ動作を行ったときの各ノードの電圧の時間依存の一例を示し、図１９〜図２３は、ＲＥＳＥＴ動作時のバイアス例を示している。また、図１９〜図２３においては、抵抗変化素子がバイポーラ動作することに対応して、ＳＥＴの場合と電流の方向が反転している例が示されている。これに対応して、ＳＥＴの場合とは、ソースとドレインの関係が図の上下において反転している。
図１９〜図２３は、一つのシートセレクタに関する電圧と動作状態を模式的に拡大して表示してある。なお、シートセレクタの模式図では、便宜上全体の電圧を下げて、ソース電圧が０Ｖとなるように設定している。
図１８、及び図１９に示すように、先ず、制御回路２５は、図１０のステップＳ２の段階で、選択グローバルビット線電圧を例えば３．４Ｖに設定する。この状態ではシートセレクタＳＳはＯＦＦのままである。
続いて、図１８、及び図２０に示すように、制御回路２５は、図１０のステップＳ３の段階で、選択ワード線を例えば０Ｖに設定する。この状態でもシートセレクタＳＳはＯＦＦのままである。
更に、図１８、及び図２１に示すように、制御回路２５は、図１０のステップＳ５の段階で、選択セルに第３の方向で接続される選択シートセレクタＳＳのトランジスタＴＲ２の第１のゲートを例えば４．５Ｖに設定する。この段階で、シートセレクタＳＳの右側のＭＯＳ界面チャネルのみがＯＮとなり、ある程度の電流が流れるが、セルに印加される電圧が十分に小さく、セルに流れる電流も十分に小さいので、セルは抵抗状態を変化させない。
引き続き、図１８、及び図２２に示すように、制御回路２５は、図１０のステップＳ６の段階で、選択セルに第３の方向で接続される選択シートセレクタＳＳのトランジスタＴＲ２に第１の方向で対向するトランジスタＴＲ１の第二のゲートを例えば４．５Ｖに設定する。この段階で、シートセレクタＳＳは大電流動作を開始し、左右のＭＯＳ界面チャネルを流れる電流に加え、バルク部分を流れるバイポーラ電流も流れるようになる。これにより、十分な電流をセルに供給することが可能となり、ドレイン電圧も降下するので、選択セル電圧も所望の値となるため、選択セルのＲＥＳＥＴ動作が実現される。
そして、図１８、及び図２３に示すように、制御回路２５は、図１０のステップＳ７の段階で、所定のＲＥＳＥＴパルス時間の経過後、シートセレクタＳＳの選択解除を行う。ここでは、制御回路２５は、選択グローバルビット線の電圧を非選択電圧（例えば１Ｖ）に戻すと共に、選択ワード線の電圧を非選択電圧（例えば１Ｖ）に戻し、シートセレクタＳＳの両ゲート電圧を例えば０Ｖに設定することで、シートセレクタＳＳを流れるキャリアをほぼ零にしている。
＜第１の実施形態の作用効果＞
上述した第１の実施形態において、第１の実施形態に係る記憶装置は、選択セルへのＳＥＴ、または、ＲＥＳＥＴ動作において、選択セルに係る選択シートセレクタＳＳの、選択セルに第３の方向で接続されるトランジスタＴＲ２のゲート電極を選択電圧に設定した後、例えば、５０ｎｓｅｃの時間差を設けて、選択シートセレクタＳＳのトランジスタＴＲ２に第１の方向で対向するトランジスタＴＲ１のゲート電極も選択電圧に設定する。
その結果、シートセレクタＳＳを、界面伝導で支配される動作に加えて、大電流動作を実行させることにより、シートセレクタＳＳの駆動電流を確保している。
これにより、この両選択ゲートに挟まれたチャネル領域６の中心付近に、大電流動作による電流が流れるようになる。そのため、従来のＦＥＴ動作による界面伝導電流に加えて、大電流動作による電流が流れ、シートセレクタの駆動電流を増加することが可能となる。同時に、両選択ゲートに挟まれたチャネル領域６の中心付近のみに、大電流動作による電流が流れるので、選択ゲートの一方のみを共有する他方のシートセレクタとの選択／非選択における電流の選択比も大きくすることが可能となる。
その結果、３次元積層構造を用いても、簡素なセルデコード方式を実現可能であり、さらに、所望のセル駆動力の確保を実現することが可能となる。このため高集積化が容易な記憶装置を提供することが可能となる。
（変形例）
次に、変形例１〜３について説明する。尚、変形例１〜３に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１の実施形態に係る記憶装置と同様である。従って、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。
続いて、変形例１〜３に係る電圧の設定値の例と、一連の処理により大電流動作を実行・解除する原理に関して、図２４〜図３５を用いて説明する。図２４、図２８、及び図３２は、図１０のループでＳＥＴ動作を行ったときの各ノードの電圧の時間依存の一例を示し、図２５、図２９、及び図３３は、ＳＥＴ動作の際のシートセレクタ選択解除の他の例を示している。また、図２６、図３０、及び図３４は、図１０のループでＲＥＳＥＴ動作を行ったときの各ノードの電圧の時間依存の一例を示し、図２７、図３１、及び図３５は、ＲＥＳＥＴ動作の際のシートセレクタ選択解除の他の例を示している。なお、図２５、図２７、図２９、図３１、図３３、及び図３５におけるシートセレクタの模式図では、便宜上全体の電圧を下げて、ソース電圧が例えば０Ｖとなるように設定している。
＜変形例１＞
＜ＳＥＴ時の電圧の設定値の例＞
図２４に示すように、変形例１におけるＳＥＴ動作においては、選択ワード線ＷＬ＿ｓへの電圧の印加方法が、図１１に示す第１の実施形態のＳＥＴ動作と異なっている。より具体的には、制御回路２５は、ステップＳ３〜ステップＳ９にかけて、選択ワード線ＷＬ＿ｓを選択ワード線電圧（例えば４．０Ｖ）に設定する。
また、図２５に示すように、変形例１のＳＥＴ動作時におけるシートセレクタ選択解除の際は、制御回路２５は、選択ワード線電圧を維持しつつ、選択グローバルビット線の電圧を非選択電圧（例えば３Ｖ）に戻すと共に、シートセレクタの両ゲート電圧を例えば０Ｖに設定することで、シートセレクタを流れるキャリアをほぼ零にしている。
＜ＲＥＳＥＴ時の電圧の設定値の例＞
図２６に示すように、変形例１におけるＲＥＳＥＴ動作においては、選択ワード線ＷＬ＿ｓへの電圧の印加方法が、図１８に示す第１の実施形態のＲＥＳＥＴ動作と異なっている。より具体的には、制御回路２５は、ステップＳ３〜ステップＳ９にかけて、選択ワード線ＷＬ＿ｓを選択ワード線電圧（例えば０Ｖ）に設定する。
また、図２７に示すように、変形例１のＲＥＳＥＴ動作時におけるシートセレクタ選択解除の際は、制御回路２５は、選択ワード線電圧を維持しつつ、選択グローバルビット線の電圧を非選択電圧（例えば１Ｖ）に戻すと共に、シートセレクタの両ゲート電圧を例えば０Ｖに設定することで、シートセレクタを流れるキャリアをほぼ零にしている。
＜変形例２＞
＜ＳＥＴ時の電圧の設定値の例＞
図２８に示すように、変形例２におけるＳＥＴ動作においては、選択グローバルビット線ＧＢＬ＿ｓへの電圧の印加方法が、図１１に示す第１の実施形態のＳＥＴ動作と異なっている。より具体的には、制御回路２５は、ステップＳ２〜ステップＳ９にかけて、選択グローバルビット線ＧＢＬ＿ｓを選択グローバルビット線電圧（例えば、０．８Ｖ）に設定する。
また、図２９に示すように、変形例２のＳＥＴ動作時におけるシートセレクタ選択解除の際は、制御回路２５は、選択グローバルビット線電圧を維持しつつ、選択ワード線ＷＬ＿ｓの電圧を非選択電圧（例えば３．０Ｖ）に戻し、シートセレクタの両ゲート電圧を例えば０Ｖに設定することで、シートセレクタを流れるキャリアをほぼ零にしている。
＜ＲＥＳＥＴ時の電圧の設定値の例＞
図３０に示すように、変形例２におけるＲＥＳＥＴ動作においては、選択グローバルビット線ＧＢＬ＿ｓへの電圧の印加方法が、図１８に示す第１の実施形態のＲＥＳＥＴ動作と異なっている。より具体的には、制御回路２５は、ステップＳ２〜ステップＳ９にかけて、選択グローバルビット線ＧＢＬ＿ｓを選択グローバルビット線電圧（例えば、３．４Ｖ）に設定する。
また、図３１に示すように、変形例２のＲＥＳＥＴ動作時におけるシートセレクタ選択解除の際は、制御回路２５は、選択グローバルビット線電圧を維持しつつ、選択ワード線ＷＬ＿ｓの電圧を非選択電圧（例えば１．０Ｖ）に戻し、シートセレクタの両ゲート電圧を例えば０Ｖに設定することで、シートセレクタを流れるキャリアをほぼ零にしている。
＜変形例３＞
＜ＳＥＴ時の電圧の設定値の例＞
図３２に示すように、変形例３におけるＳＥＴ動作においては、選択されたシートセレクタの第二のゲートへの電圧の印加方法が、図１１に示す第１の実施形態のＳＥＴ動作における選択されたシートセレクタＳＳの第二のゲートへの電圧の印加方法と異なっている。より具体的には、制御回路２５は、ステップＳ６〜ステップＳ９にかけて、シートセレクタＳＳのループにおいて、ｉ番目の第二のゲートが、（ｉ＋１）番目の第一のゲートと同一であることを利用し、選択ワード線内の（ｉ＋１）番目のＳＥＴが完了するまで、ｉ番目で選択されたシートセレクタＳＳの第二のゲートに選択ゲート電圧を印加する。
また、図３３に示すように、変形例３のＳＥＴ動作時におけるシートセレクタ選択の解除の際は、制御回路２５は、シートセレクタＳＳの一方のゲート電圧を維持したまま、他方のゲート電圧を例えば０Ｖに設定すると共に、選択グローバルビット線電圧を非選択電圧（例えば３Ｖ）に、選択ワード線電圧を非選択電圧（例えば３Ｖ）に設定することで、シートセレクタＳＳを流れるキャリアをほぼ零にしている。
＜ＲＥＳＥＴ時の電圧の設定値の例＞
図３４に示すように、変形例３におけるＲＥＳＥＴ動作においては、選択されたシートセレクタの第二のゲートへの電圧の印加方法が、図１８に示す第１の実施形態のＲＥＳＥＴ動作と異なっている。より具体的には、制御回路２５は、ステップＳ６〜ステップＳ９にかけて、シートセレクタＳＳのループにおいて、ｉ番目の第二のゲートが、（ｉ＋１）番目の第一のゲートと同一であることを利用し、選択ワード線内の（ｉ＋１）番目のＳＥＴが完了するまで、ｉ番目で選択されたシートセレクタＳＳの第二のゲートに選択ゲート電圧を印加する。
また、図３５に示すように、変形例３のＲＥＳＥＴ動作時におけるシートセレクタ選択解除の際は、制御回路２５は、シートセレクタＳＳの一方のゲート電圧を維持したまま、他方のゲート電圧を例えば０Ｖに設定すると共に、選択グローバルビット線電圧を非選択電圧である例えば１Ｖに、選択ワード線電圧を非選択電圧（例えば１Ｖ）に設定することで、シートセレクタＳＳを流れるキャリアをほぼ零にしている。
＜変形例１〜３の作用効果＞
いずれの場合においても、シートセレクタＳＳのゲート電圧が負になることにより、シートセレクタの大電流動作解除を行う。例えば、シートセレクタＳＳ中のホールがゲート電極近傍に集積されることで、大電流動作維持に必要となるホール電流が維持できなくなることを利用して、シートセレクタの大電流動作解除を行う。また、例えば、シートセレクタのソース・ドレイン間電圧が小さくなることで、インパクトイオン化率が小さくなり、大電流動作維持に必要となるホール電流が維持できなくなることを利用して、シートセレクタの大電流動作解除を行う。なお、ＦＥＴ動作の解除はホールの挙動とは無関係に、ゲートの電位がチャネルの閾値電位よりも小さくなることで実現されるので、いずれの例においても解除される。
また、シートセレクタＳＳ選択解除の際に、一部の電圧を変動させず一定の電圧を維持することにより、電圧を変動させる際の充放電に必要となる消費電力を削減することが可能となる利点がある。特に寄生容量の比較的大きなグローバルビット線の電圧変動を少なくすることが有効である。
（第２の実施形態）
次に、第２の実施形態について説明する。尚、第２の実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１の実施形態に係る記憶装置と同様である。従って、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。
＜シートセレクタ・大電流動作を含むＳＥＴ／ＲＥＳＥＴ動作＞
次に、図３６〜図４３を用いて、第２の実施形態に係るシートセレクタ・大電流動作を含むＳＥＴ／ＲＥＳＥＴ動作について説明する。図３６は、第２の実施形態に係わる記憶装置の、シートセレクタ・大電流動作を含むＳＥＴ／ＲＥＳＥＴ動作のフローチャートの一例である。図３７は、図３６のループでＳＥＴ動作を行ったときの各ノードの電圧の時間依存の一例を示し、図３８、図３９は、ＳＥＴ動作時のバイアス例を示している。図４０は、図３６のループでＲＥＳＥＴ動作を行ったときの各ノードの電圧の時間依存の一例を示し、図４１、図４２は、ＲＥＳＥＴ動作時のバイアス例を示している。なお、図３８、図３９、図４１、及び図４２は、一つのシートセレクタに関する電圧と動作状態を模式的に拡大して表示してある。なお、シートセレクタの模式図では、便宜上全体の電圧を下げて、ソース電圧が０Ｖとなるように設定している。
[ステップＳ２０]
まず、制御回路２５は、図１０を用いて説明したステップＳ１と同様の動作を行う。 [ステップＳ２１]
続いて、制御回路２５は、図１０を用いて説明したステップＳ２と同様の動作を行う。
[ステップＳ２２]
次に、制御回路２５は、グループ内最初の選択ワード線となるＷＬアドレスを設定する。制御回路２５は、例えば、選択ワード線を選択ワード線電圧に設定すると共に、選択ワード線以外の非選択ワード線を非選択電圧（非選択ワード線電圧）として例えば、３．０Ｖに設定する。
[ステップＳ２３]
次に、制御回路２５は、図１０を用いて説明したステップＳ４と同様の動作を行う。
[ステップＳ２４]
制御回路２５は、選択セルが接続される列線３の面と同一面であるチャネル領域６の面に形成された、例えば選択されたシートセレクタＳＳのトランジスタＴＲ２のゲート電極（第１のゲート電極）に、選択ゲート電圧を印加する。
[ステップＳ２５]
制御回路２５は、選択シートセレクタＳＳのトランジスタＴＲ２の第１のゲート電極に選択ゲート電圧を印加した後、第１の時間（たとえば、５０ｎｓｅｃ）経過後、選択セルが接続される列線３の面と同一面であるチャネル領域６の面に第１の方向で対向するチャネル領域６の面に形成されたトランジスタＴＲ１のゲート電極（第２のゲート電極）に、選択ゲート電圧を印加する。
[ステップＳ２６]
次に、制御回路２５は、グループ内の最初の選択ワード線を解除するために、選択ワード線を非選択電圧（非選択ワード線電圧）として例えば、３．０Ｖに設定する。選択ワード線の切り替えの間にも、シートセレクタＳＳの大電流動作を維持する（ホール電流を維持する）必要があるが、図３８、図３９、図４１、図４２に示すように、選択ワード線のみを非選択電圧に設定しても（図３８、図４１参照）、選択グローバルビット線電圧を、半解除状態（ＳＥＴの例：２Ｖ、ＲＥＳＥＴの例：２．５Ｖ）に設定しても（図３９、図４２参照）、ホール電流の維持に必要となる条件を維持することが可能なので、大電流動作は継続される。なお、半解除状態は、シートセレクタＳＳは大電流動作を維持するが、メモリセルＭＣにデータを書き込まない程度の電流を流す状態である。
[ステップＳ２７]
次に、制御回路２５は、グループ内の他の選択ワード線となるＷＬアドレスを設定する。制御回路２５は、例えば、選択ワード線を選択ワード線電圧に設定する。
[ステップＳ２８]
次に、制御回路２５は、グループ内の他の選択ワード線を解除するために、選択ワード線を非選択電圧（非選択ワード線電圧）に設定する。
[ステップＳ２９]
制御回路２５は、ステップＳ２７、Ｓ２８を、ワード線グループ内のワード線のループで繰り返し、ワード線グループ内のＳＥＴ／ＲＥＳＥＴを完了させる。
[ステップＳ３０]
そして、所望のワード線グループ内のＳＥＴ／ＲＥＳＥＴを完了後に、シートセレクタのゲート電圧、ソース・ドレイン間電圧を後述するように操作し、シートセレクタの選択解除を行う。シートセレクタの大電流動作を解除し、シートセレクタ選択解除を行う際には、先の例と同様に、選択グローバルビット線電圧、選択ワード線電圧、シートセレクタの両ゲート電圧の４つの電圧のうち、３つ以上を非選択電圧に設定すればよい。
[ステップＳ３１]
制御回路２５は、ステップＳ２２〜３０を、シートセレクタアドレスのループで繰り返し、シートセレクタアドレス内のＳＥＴ／ＲＥＳＥＴを完了させる。
[ステップＳ３２]
制御回路２５は、ステップＳ２１〜３１を、ページ範囲のグローバルビット線のループで繰り返し、ページ範囲のグローバルビット線内のＳＥＴ／ＲＥＳＥＴを完了させる。
[ステップＳ３３]
また、制御回路２５は、最後にページ内のデータが所望のデータと一致していることを確認し、例えば、読み出しデータが書き込み予定データと一致していないときは、不一致のデータに関して、再度、制御回路２５はステップＳ２１〜Ｓ３２のループを繰り返す。
[ステップＳ３４]
制御回路２５は、最後にページ内のデータが所望のデータと一致していることを確認した後に、ＳＥＴ／ＲＥＳＥＴ動作を完了させる。
なお、本実施例では、ファイルメモリとして、ページ単位のデータのＳＥＴ／ＲＥＳＥＴを説明したが、セグメント単位、ビット単位などの他のデータ単位でも構わない。
＜第２の実施形態の作用効果＞
第２の実施形態によれば、シートセレクタＳＳの選択と解除の頻度を削減することで、ループのサイクル時間を削減可能となる利点がある。
この場合、選択ワード線の切り替えの間にも、上述した方法により、シートセレクタの大電流動作を維持する（ホール電流を維持する）ことができる。
なお、選択グローバルビット線ＧＢＬ＿ｓが、選択ワード線グループ内に１本のみの場合には、制御回路２５は、選択グローバルビット線ＧＢＬ＿ｓの電圧を維持したまま、選択ワード線ＷＬ＿ｓのアドレスをループ（ＳＥＴ／ＲＥＳＥＴしないアドレスでは非選択電圧のまま、あるいは、アドレスをスキップ）することも可能である。
例えば、図４３に示すように、グローバルビット線ＧＢＬ０のみを選択し、ビット線ＢＬ０１に接続されるメモリセルＭＣ００〜ＭＣ０３にそれぞれ、データ”０”、 ”１”、 ”０”、 ”１”を記憶する場合を考える。データの書き込み前の状態では、メモリセルＭＣ００〜ＭＣ０３には全てデータ“０”が書き込まれている。この時、メモリセルＭＣ００、０２のデータはデータ“０”から変動しない。すなわち、メモリセルＭＣ００、０２が接続しているワード線ＷＬ０、２は選択する必要がない。そのためワード線ＷＬ０、２は選択ワード線電圧にせず、非選択ワード線電圧を維持することができる。
さらに、グローバルビット線ＧＢＬ０以外のデータ記憶を考慮する必要がない。例えば、グローバルビット線ＧＢＬ０とＧＢＬ１を同時に選択する場合において、共通のワード線で接続されるメモリセルＭＣ０２、１２に記憶するデータが異なる場合を考える。この場合、メモリセルＭＣ０２にデータを記憶させないようにグローバルビット線ＧＢＬ０の電圧を変化させる必要がある。この時、メモリセルＭＣ０２にデータを書き込まないように、グローバルビット線ＧＢＬ０を図３９あるいは図４２に示す半解除状態にする。
すなわち、グローバルビット線ＧＢＬ０のみを選択した場合には、図３９あるいは図４２の状態は不要となり、かつ、比較的寄生容量の大きなグローバルビット線の電圧変動を小さくすることが可能となるので、動作速度・消費電力に利点がある。
（第３の実施形態）
次に、第３の実施形態について説明する。尚、第３の実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１の実施形態に係る記憶装置と同様である。従って、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。
図４４乃至図５５を用いて、上述の第１の実施形態、第２の実施形態、変形例１〜３に係わる記憶装置の製造方法を説明する。
図４４乃至図５５は、記憶装置の製造方法の各工程を示している。
まず、例えば、シリコン基板上に、ＲｅＲＡＭの動作を制御する通常のＣＭＯＳ回路が形成され、次に、ＣＭＯＳ回路を被覆するようにして、層間絶縁層がシリコン基板上に形成される。以下の製造方法は、この層間絶縁層よりも上の構造に関する。
まず、図４４に示すように、層間絶縁層上に、グローバルビット線膜４０が形成される。グローバルビット線膜は、上述したグローバルビット線ＧＢＬに対応する。一例として、グローバルビット線膜４０は、タングステン（Ｗ）と、バリアメタルとしてのＴｉＮ膜とを材料に用いて形成される。
引き続き、グローバルビット線膜４０上に、ｎ＋型シリコン層４２、ｐ−型シリコン層４３、及び、ｎ＋型シリコン層４４が順次形成される。シリコン層４２〜４４は、上述したソース領域５、チャネル領域６、及び、ドレイン領域７にそれぞれ相当する。
シリコン層４２、４４は、例えば、約１×１０２０ｃｍ−３の不純物濃度を有し、その膜厚は、例えば、約４０ｎｍである。シリコン層４３は、例えば、約１×１０１８ｃｍ−３の不純物濃度を有し、その膜厚は、例えば、約１２０ｎｍである。その後、例えば、約７５０℃、６０秒の条件でアニールを行い、シリコン層４２〜４４を結晶化させる。
次に、図４５に示すように、シリコン層４２〜４４及びグローバルビット線膜４０は、フォトリソグラフィ技術とＲＩＥ技術によりパターニングされる。これにより、第一の方向に延びるストライプ形状のグローバルビット線４０（ＧＢＬ）が形成される。なお、グローバルビット線ＧＢＬの線幅及び隣接間隔は、例えば、２０ｎｍ程度であり、膜厚は、例えば、１５０ｎｍ程度であり、シート抵抗は、例えば、１．５オーム／□程度である。
次に、図４６に示すように、全面に層間絶縁層５８が形成される。その後、層間絶縁層５８は、ＣＭＰ法等により研磨され、シリコン層４４の上面が露出される。本工程により、図４５の工程で生じた溝部が、層間絶縁層５８によって埋め込まれる。また、シリコン層４２〜４３及び層間絶縁層５８は、フォトリソグラフィ技術及びＲＩＥ技術を用いて第二の方向に延びるストライプ形状にパターニングされる。
本工程の結果、シリコン層４２〜４３は、シートセレクタＳＳ毎に分離される。なお、このパターニング工程は、例えば、線幅が約１６ｎｍ、隣接間隔が約２４ｎｍの条件で行われる（ハーフピッチは２０ｎｍ）。本工程によって形成された溝４５の底部には、グローバルビット線４０及び層間絶縁層５８が露出される。
次に、図４７に示すように、全面に絶縁層４６（例えばシリコン酸化膜）が形成される。引き続き、絶縁層４６がエッチバックされることにより、絶縁層４６が溝４５底部にのみ残存される。残存された絶縁層４６の膜厚は、例えば、約３０ｎｍである。よって、溝４５内部には、シリコン層４２の一部、及び、シリコン層４３、４４の側面が露出される。
次に、図４８に示すように、全面に絶縁層４７が形成される。絶縁層４７は、上述したゲート絶縁層９に相当する。引き続き、シリコン層４４の上面、及び、絶縁層４６上の絶縁層４７が除去されることで、絶縁層４７は、溝４５の側面にのみ残存される。
次に、図４９に示すように、溝４５内部は、導電膜４８により埋め込まれる。導電膜４８は、例えば、ｎ＋型の多結晶シリコン層であり、上述した選択ゲート線ＳＳＧに相当する。その後、導電膜４８の上面がエッチバックされて、導電膜４８の膜厚は、例えば、約１４０ｎｍにされる。
本工程により、導電膜４８の底面は、シリコン層４２、４３の界面よりも低く、導電膜４８の上面は、シリコン層４３、４４の界面よりも高くされる。
次に、図５０に示すように、全面に絶縁層４９（例えばシリコン酸化膜）が形成される。その後、絶縁層４９は、例えば、ＣＭＰ法により研磨され、溝４５内にのみ残存される。この結果、シリコン層４４の上面が露出される。
次に、図５１に示すように、シリコン層４４及び絶縁層４９、５８上に、例えば、２０ｎｍの膜厚の絶縁層５１（例えばシリコン酸化膜）が形成される。その後、絶縁層５１上に１６層のワード線膜５２が形成される。ワード線膜５２は、図２で説明したワード線ＷＬに相当する。
また、ワード線膜５２は、例えば、ＴｉＮを材料に用いて形成され、その膜厚は、例えば、約１０ｎｍである。また、積層されるワード線膜５２の間には、例えば、膜厚７ｎｍの絶縁層５３（例えばシリコン酸化膜）が形成される。引き続き、最上層（本例では１６層目）のワード線膜５２上に、例えば、膜厚１３ｎｍの絶縁層５４（例えばシリコン酸化膜）が形成される。
次に、図５２に示すように、絶縁層５４、５３、５１及びワード線膜５２は、フォトリソグラフィ技術とＲＩＥ技術により、第二の方向に沿ったストライプ形状にパターニングされる。本パターニング工程は、例えば、線幅が約１５ｎｍ、隣接間隔が約２５ｎｍの条件（ハーフピッチは２０ｎｍ）で行われる。
また、本工程は、下層の絶縁層４９上に絶縁層５４、５３、５１及びワード線膜５２が残存するようにして行われる。本工程の結果、ワード線ＷＬが形成されると共に、パターニングにより生じた溝５５底部に、シリコン層４４及び絶縁層５８、４７の上面が露出される。
次に、図５３に示すように、溝５５の底面及び側面、並びに、絶縁層５４の上面上に、抵抗変化材５６が形成される。抵抗変化材５６は、図２で説明した抵抗変化材４に相当する。抵抗変化材は、例えば、約４ｎｍの膜厚で形成され、溝５５内部を埋め込まないようにして形成される。その後、エッチバックを行うことで、溝５５底部及び絶縁層５４の上面上の抵抗変化材５６が除去される。その結果、溝５５の底部には、シリコン層４４及び絶縁層５８、４７の上面が再び露出される。
次に、図５４に示すように、全面にビット線膜５７を形成し、ＣＭＰ法により研磨することで、ビット線膜５７を溝５５内部にのみ残存させる。ビット線膜５７は、図２で説明したビット線ＢＬに相当し、例えば、ｎ＋型多結晶シリコンを材料に用いて形成される。
次に、図５５に示すように、ビット線膜５７は、フォトリソグラフィ技術とＲＩＥ技術を用いてピラー状にパターニングされる。
本パターニング工程は、例えば、線幅及び隣接間隔が共に約２０ｎｍの条件で行われる。また、本工程は、下層のシリコン層４４上にビット線膜５７が残存するようにして行われる。本工程の結果、ビット線ＢＬが完成する。
その後は、隣接するビット線ＢＬ間の溝に層間絶縁層が埋め込まれて、メモリセル領域Ｒ１が完成する。引き続き、通常の半導体装置と同様にパッシベーション工程が行われ、更に入出力部となる配線接続部が形成される。最後に、検査やダイシング等のいわゆる後工程を行うことで、上述の記憶装置が完成する。
下記に、上述した記憶装置の実施例を記載する。
１．平行配置された第１の方向に延伸する複数の大域列線と、
前記第１の方向と直交する第２の方向に延伸する複数の行線と、
前記第１の方向及び前記第２の方向に直交する第３の方向に延伸する二次元配列状の複数の列線と、
前記行線及び前記列線の各交差部に配置され、抵抗変化材を含むメモリセルを複数備えるメモリセルアレイと、
前記大域列線及び前記列線の間に配置される複数のシートセレクタと、
前記大域列線、前記行線、前記列線、前記メモリセル、及び前記シートセレクタを制御する制御部と、
を具備し、
前記複数のシートセレクタは、
チャネル領域と、前記チャネル領域の第１の側面上に形成される第１の絶縁層と、前記第２の方向に延伸し、前記第１の方向において前記第１の絶縁層上に形成される第１の選択ゲート線と、を含む第１のトランジスタ、及び
チャネル領域と、前記チャネル領域の、前記第１の側面と、前記第１の方向で対向する第２の側面上に形成される第２の絶縁層と、前記第２の方向に延伸し、前記第１の方向において前記第２の絶縁層上に形成される第２の選択ゲート線と、を含む第２のトランジスタ、
を備え、
前記制御部は、
前記メモリセルアレイにデータを格納または消去する際、
前記メモリセルを選択するために、前記大域列線、前記行線、及び前記選択ゲート線を選択し、
前記複数の行線のうち選択された行線に、選択行線電圧を印加し、
前記複数の行線のうち選択されていない行線に非選択行線電圧を印加し、
前記複数の大域列線のうち選択された大域列線に選択大域列線電圧を印加し、
前記複数の大域列線のうち選択されていない大域列線に第１の非選択大域列線電圧を印加し、
前記第１及び第２の選択ゲート線に非選択セレクタ電圧を印加し、
前記複数のシートセレクタのうち選択されたシートセレクタの第１及び第２のトランジスタのうち、前記第１の選択ゲート線に第１の選択セレクタ電圧を印加し、
前記第１の選択セレクタ電圧が印加された後、第１の時間経過後、選択されたシートセレクタの前記第２の選択ゲート線に第２の選択セレクタ電圧を印加することを実行する記憶装置。
２．前記第１の時間経過後、前記第２の選択ゲート線に前記第２の選択セレクタ電圧を印加する際、前記第一の時間よりも短い時間で前記選択セレクタ電圧に立ち上がる１に記載の記憶装置。
３．前記選択行線電圧、前記選択大域列線電圧、前記第１の選択セレクタ電圧及び前記第２の選択セレクタ電圧の中で三つの電圧を、前記非選択行線電圧、前記第１の非選択大域列線電圧、前記非選択セレクタ電圧に設定することにより、前記選択されたシートセレクタに接続された列線の選択を解除する１に記載の記憶装置。
４．前記シートセレクタは、
前記大域列線と、前記チャネル領域との間に配置されたソース領域と、
前記列線と、前記チャネル領域との間に配置されたドレイン領域と、
を更に備えることを特徴とする１に記載の記憶装置。
５．前記制御部は、前記選択された行線に、前記選択行線電圧を印加し、前記選択されていない行線に前記非選択行線電圧を印加し、前記選択された大域列線に前記選択大域列線電圧を印加し、前記選択されていない大域列線に前記第１の非選択大域列線電圧を印加し、選択されていない前記第１及び第２の選択ゲート線に前記非選択セレクタ電圧を印加した後に、
選択されたシートセレクタの第１及び第２のトランジスタの前記第１または第２の選択ゲート線にそれぞれ前記選択セレクタ電圧を印加する１に記載の記憶装置。
６．抵抗変化材は、ＨｆＯ、ＴｉＯ２、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｃの材料の少なくとも１つを含む１に記載の記憶装置。
７．前記第２の選択ゲート線に前記第２の選択セレクタ電圧を印加することで、前記選択メモリセルにデータの書き込み、または、データの消去を行う１に記載の記憶装置。
８．前記選択大域列線電圧は前記第１の非選択大域列線電圧よりも大きい請求項１に記載の記憶装置。
９．前記選択大域列線電圧は前記第１の非選択大域列線電圧よりも小さい１に記載の記憶装置。
１０．前記選択行線電圧は前記非選択行線電圧よりも大きい１に記載の記憶装置。
１１．前記選択行線電圧は前記非選択行線電圧よりも小さい１に記載の記憶装置。
１２． 前記制御部は、前記第２の選択ゲート線に前記第２の選択セレクタ電圧を印加した後に、前記選択された行線に非選択行線電圧を印加し、前記選択されていない行線の少なくとも１つに選択行線電圧を印加し、その後、前記選択されたシートセレクタに接続された列線の選択を解除する１に記載の記憶装置。
１３．前記第１の選択セレクタ電圧及び前記第２の選択セレクタ電圧は前記非選択セレクタ電圧よりも大きい１に記載の記憶装置。
１４．前記第１の選択セレクタ電圧と前記第２の選択セレクタ電圧は等しい１４に記載の記憶装置。
１５．前記制御部は、前記第２の選択ゲート線に前記第２の選択セレクタ電圧を印加した後に、選択された大域列線を前記前記第1の非選択大域列線電圧と、前記選択大域列線電圧の間の第２の非選択大域列線電圧にする１に記載の記憶装置。
１６．平行配置された第１の方向に延伸する複数の大域列線と、
前記第１の方向と直交する第２の方向に延伸する複数の行線と、
前記第１の方向及び前記第２の方向に直交する第３の方向に延伸する二次元配列状の複数の列線と、
前記行線及び前記列線の各交差部の接合面に配置され、抵抗変化材を含むメモリセルを複数備えるメモリセルアレイと、
前記大域列線及び前記列線の間に配置される複数のシートセレクタと、
を具備し、
前記シートセレクタは、
チャネル領域と、前記チャネル領域の前記第１の側面上に形成される第１の絶縁層と、前記第２の方向に延伸し、前記第１の方向において前記第１の絶縁層上に形成される第１の選択ゲート線と、を含む第１のトランジスタ、及び
チャネル領域と、前記チャネル領域の、前記第１の側面と前記第１の方向で対向する第２の面上に形成される第２の絶縁層と、前記第２の方向に延伸し、前記第１の方向において前記第２の絶縁層上に形成される第２の選択ゲート線と、を含む第２のトランジスタ、
を備え、
た装置であって、
前記メモリセルを選択するために、前記大域列線、前記行線、及び前記選択ゲート線を選択し、
選択された行線に、選択行線電圧を印加し、
選択されていない行線に非選択行線電圧を印加し、
選択された大域列線に選択大域列線電圧を印加し、
選択されていない大域列線に非選択大域列線電圧を印加し、
選択されていない前記第１及び第２の選択ゲート線に非選択セレクタ電圧を印加し、
前記複数のシートセレクタのうち選択された列線に接続される選択されたシートセレクタの第１及び第２のトランジスタのうち、前記第１の選択ゲート線に第１の選択セレクタ電圧を印加し、
前記選択セレクタ電圧が印加された後、第１の時間経過後、選択されたシートセレクタの前記第２の選択ゲート線に第２の選択セレクタ電圧を印加する記憶装置の制御方法。
１７．前記第１の時間経過後、前記第２の選択ゲート線に前記第２の選択セレクタ電圧を印加する際、前記第一の時間よりも短い時間で前記選択セレクタ電圧に立ち上がる１６に記載の記憶装置の制御方法。
１８．前記選択行線電圧、前記選択大域列線電圧、前記第１の選択セレクタ電圧及び前記第２の選択セレクタ電圧の中で三つの電圧を、前記非選択行線電圧、前記非選択大域列線電圧、前記第１または前記第２の選択ゲート線に印加される前記非選択セレクタ電圧に設定することにより、選択された前記メモリセルの選択を解除する１６に記載の記憶装置の制御方法。
１９．前記制御部は、前記選択された行線に、前記選択行線電圧を印加し、前記選択されていない行線に前記非選択行線電圧を印加し、前記選択された大域列線に前記選択大域列線電圧を印加し、前記選択されていない大域列線に前記非選択大域列線電圧を印加し、前記選択されていない前記第１及び第２の選択ゲート線に前記非選択セレクタ電圧を印加した後に、
選択されたシートセレクタの第１及び第２のトランジスタの前記第１または第２の選択ゲート線にそれぞれ前記選択セレクタ電圧を印加する１６に記載の記憶装置の制御方法。
なお、上述の各実施形態等において、選択ワード線はメモリセル配列に１個のみ選択するが、選択グローバルビット線は複数本を同時に選択してもかまわない。これにより同時に書き込み・消去・読み出しを行うことのできるビット数が増えるので、バンド幅を向上することが可能となる。
また、上述の各実施形態等において、メモリセルＭＣに用いる抵抗変化材として、ＨｆＯを主成分とする材料を用いたが、他の材料、例えば、ＮｉＯ、ＴｉＯ ２、ＳｒＺｒＯ ３、ＺｎＭｎ ２ Ｏ ４、Ｐｒ ０．７ Ｃａ ０．３ ＭｎＯ ３、炭素等を用いることも可能である。
さらに、上述の各実施形態等において、メモリセルＭＣに用いる抵抗変化材が、高抵抗状態から低抵抗状態への遷移と、低抵抗状態から高抵抗状態への遷移が、異なる極性の電圧印加でなされるバイポーラ動作素子の場合について述べたが、抵抗状態の遷移が同じ極性の電圧印加でなされるユニポーラ動作素子の場合に適用することも可能である。この場合、ＣＭＯＳ回路に要請される供給電圧の範囲を狭くし、ＣＭＯＳ回路の設計を容易にするために、読み出しの場合と同じ極性の電圧印加で、ＳＥＴ／ＲＥＳＥＴを行なうことが望ましい。具体的には、センスアンプがグローバルビット線に接続される場合には、グローバルビット線電圧を高くして読み出しを行なう場合が一般的なので、ＲＥＳＥＴの場合と同じ極性でＳＥＴも行なうことが望ましい。
また、上述では、便宜的にＷｒｉｔｅ動作をＲＥＳＥＴ動作、Ｅｒａｓｅ動作をＳＥＴ動作として説明したが、これに限らず、Ｗｒｉｔｅ動作をＳＥＴ動作、Ｅｒａｓｅ動作をＲＥＳＥＴ動作としてもよい。
また、上述の各実施形態等において、抵抗変化材のＳＥＴ／ＲＥＳＥＴ共にシートセレクタを大電流動作させる場合について述べたが、抵抗変化材の特性が、ＳＥＴ／ＲＥＳＥＴの一方のみに大きな電流を必要とし、他方は寧ろ電流を制限した方が望ましい場合には、ＳＥＴ／ＲＥＳＴの一方のみに大電流動作を適用し、他方は通常のＭＯＳＦＥＴ動作により行なうことも可能である。例えば、抵抗変化材がＲＥＳＥＴ動作には大きな電流を必要とするが、ＳＥＴ動作時には過渡的な成分も含めて電流を制限した方が、動作上望ましい場合には、ＲＥＳＥＴの場合にのみシートセレクタを大電流動作で使用し、ＳＥＴの場合にはシートセレクタは通常のＭＯＳＦＥＴ動作で使用することも可能である。通常のＭＯＳＦＥＴ動作を使用するには、シートセレクタの一方のゲートを選択電圧にしてから他方のゲートを選択電圧にするまでの時間差を短くし、ホールの蓄積時間を短縮する、あるいは、他方のゲートの選択電圧設定の立ち上がり時間を長くし、ホール電流を小さくすればよい。ＲＥＡＤの場合も同様に、シートセレクタを大電流動作させる必要が無い場合には、通常のＭＯＳＦＥＴ動作を使用しても構わない。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

Claims (6)

  1. 平行配置された第１の方向に延伸する複数の大域列線と、
    前記第１の方向と直交する第２の方向に延伸する複数の行線と、
    前記第１の方向及び前記第２の方向に直交する第３の方向に延伸する二次元配列状の複数の列線と、
    前記行線及び前記列線の各交差部に配置され、抵抗変化材を含むメモリセルを複数備えるメモリセルアレイと、
    前記大域列線及び前記列線の間に配置される複数のシートセレクタと、
    前記大域列線、前記行線、前記列線、前記メモリセル、及び前記シートセレクタを制御する制御部と、
    を具備し、
    前記複数のシートセレクタは、
    チャネル領域と、前記チャネル領域の第１の側面上に形成される第１の絶縁層と、前記第２の方向に延伸し、前記第１の方向において前記第１の絶縁層上に形成される第１の選択ゲート線と、を含む第１のトランジスタ、及び
    チャネル領域と、前記チャネル領域の、前記第１の側面と、前記第１の方向で対向する第２の側面上に形成される第２の絶縁層と、前記第２の方向に延伸し、前記第１の方向において前記第２の絶縁層上に形成される第２の選択ゲート線と、を含む第２のトランジスタ、
    を備え、
    前記制御部は、
    前記メモリセルアレイにデータを格納または消去する際、
    前記メモリセルを選択するために、前記大域列線、前記行線、及び前記選択ゲート線を選択し、
    前記複数の行線のうち選択された行線に、選択行線電圧を印加し、
    前記複数の行線のうち選択されていない行線に非選択行線電圧を印加し、
    前記複数の大域列線のうち選択された大域列線に選択大域列線電圧を印加し、
    前記複数の大域列線のうち選択されていない大域列線に第１の非選択大域列線電圧を印加し、
    前記第１及び第２の選択ゲート線に非選択セレクタ電圧を印加し、
    前記複数のシートセレクタのうち選択されたシートセレクタの第１及び第２のトランジスタのうち、前記第１の選択ゲート線に第１の選択セレクタ電圧を印加し、
    前記第１の選択セレクタ電圧が印加された後、第１の時間経過後、選択されたシートセレクタの前記第２の選択ゲート線に第２の選択セレクタ電圧を印加することを実行することを特徴とする記憶装置。
  2. 前記第１の時間経過後、前記第２の選択ゲート線に前記第２の選択セレクタ電圧を印加する際、前記第一の時間よりも短い時間で前記選択セレクタ電圧に立ち上がることを特徴とする請求項１に記載の記憶装置。
  3. 前記選択行線電圧、前記選択大域列線電圧、前記第１の選択セレクタ電圧及び前記第２の選択セレクタ電圧の中で三つの電圧を、前記非選択行線電圧、前記第１の非選択大域列線電圧、前記非選択セレクタ電圧に設定することにより、前記選択されたシートセレクタに接続された列線の選択を解除することを特徴とする請求項１に記載の記憶装置。
  4. 前記制御部は、前記選択された行線に、前記選択行線電圧を印加し、前記選択されていない行線に前記非選択行線電圧を印加し、前記選択された大域列線に前記選択大域列線電圧を印加し、前記選択されていない大域列線に前記第１の非選択大域列線電圧を印加し、選択されていない前記第１及び第２の選択ゲート線に前記非選択セレクタ電圧を印加した後に、
    選択されたシートセレクタの第１及び第２のトランジスタの前記第１または第２の選択ゲート線にそれぞれ前記選択セレクタ電圧を印加することを特徴とする請求項１に記載の記憶装置。
  5. 前記制御部は、前記第２の選択ゲート線に前記第２の選択セレクタ電圧を印加した後に、前記選択された行線に非選択行線電圧を印加し、前記選択されていない行線の少なくとも１つに選択行線電圧を印加し、その後、前記選択されたシートセレクタに接続された列線の選択を解除することを特徴とする請求項１に記載の記憶装置。
  6. 前記制御部は、前記第２の選択ゲート線に前記第２の選択セレクタ電圧を印加した後に、選択された大域列線を前記前記第1の非選択大域列線電圧と、前記選択大域列線電圧の間の第２の非選択大域列線電圧にすることを特徴とする請求項１に記載の記憶装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9502103B1 (en) 2015-10-06 2016-11-22 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2017168698A (ja) * 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体記憶装置
US9966136B2 (en) 2016-09-09 2018-05-08 Toshiba Memory Corporation Semiconductor memory device including variable resistance element
JP6373466B1 (ja) * 2017-09-19 2018-08-15 株式会社東芝 不揮発性記憶装置
US10522596B2 (en) 2017-07-18 2019-12-31 Toshiba Memory Corporation Semiconductor storage device comprising resistance change film and method of manufacturing the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9455257B2 (en) 2014-09-04 2016-09-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US9508430B2 (en) 2015-03-10 2016-11-29 Kabushiki Kaisha Toshiba Three dimensional memory device including memory cells with resistance change layers
KR102490567B1 (ko) * 2018-03-27 2023-01-20 에스케이하이닉스 주식회사 디스터번스를 방지하는 반도체 메모리 장치
JP2020047824A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 抵抗変化型メモリ
KR102682131B1 (ko) 2018-11-15 2024-07-08 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
JP2020155647A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 不揮発性記憶装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4792006B2 (ja) * 2007-06-12 2011-10-12 株式会社東芝 情報記録再生装置
JP2010134994A (ja) * 2008-12-04 2010-06-17 Elpida Memory Inc 半導体装置及びそのカリブレーション方法
JP5044586B2 (ja) 2009-02-24 2012-10-10 株式会社東芝 半導体記憶装置
US7983065B2 (en) 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
KR101591940B1 (ko) * 2009-04-23 2016-02-05 삼성전자주식회사 비휘발성 메모리 장치
JP5508944B2 (ja) 2010-06-08 2014-06-04 株式会社東芝 半導体記憶装置
CN103811516B (zh) 2010-12-14 2016-10-05 桑迪士克科技有限责任公司 具有不对称垂直选择器件的三维非易失性存储器
US8824183B2 (en) 2010-12-14 2014-09-02 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with vertical bit lines and select devices and methods thereof
US8891277B2 (en) 2011-12-07 2014-11-18 Kabushiki Kaisha Toshiba Memory device
US9673389B2 (en) 2012-01-24 2017-06-06 Kabushiki Kaisha Toshiba Memory device
US8963115B2 (en) 2013-04-12 2015-02-24 Kabushiki Kaisha Toshiba Memory device and method of manufacturing memory device
US8971093B2 (en) 2013-05-14 2015-03-03 Kabushiki Kaisha Toshiba Memory device and method of controlling memory device
US9123411B2 (en) 2013-10-11 2015-09-01 Kabushiki Kaisha Toshiba Memory device, method of controlling memory device, and memory system

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9502103B1 (en) 2015-10-06 2016-11-22 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2017168698A (ja) * 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体記憶装置
US9966136B2 (en) 2016-09-09 2018-05-08 Toshiba Memory Corporation Semiconductor memory device including variable resistance element
US10522596B2 (en) 2017-07-18 2019-12-31 Toshiba Memory Corporation Semiconductor storage device comprising resistance change film and method of manufacturing the same
JP6373466B1 (ja) * 2017-09-19 2018-08-15 株式会社東芝 不揮発性記憶装置
US10236060B1 (en) 2017-09-19 2019-03-19 Kabushiki Kaisha Toshiba Nonvolatile memory device

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