CN102468830B - 一种利用多相位信号提高频率比较器精度的方法和电路 - Google Patents
一种利用多相位信号提高频率比较器精度的方法和电路 Download PDFInfo
- Publication number
- CN102468830B CN102468830B CN201010546846.7A CN201010546846A CN102468830B CN 102468830 B CN102468830 B CN 102468830B CN 201010546846 A CN201010546846 A CN 201010546846A CN 102468830 B CN102468830 B CN 102468830B
- Authority
- CN
- China
- Prior art keywords
- signal
- count value
- count
- frequency
- effective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Measuring Frequencies, Analyzing Spectra (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
电子系统设计中,一种频率探测器(Frequency?Detector)或频率比较器(Frequency?Comparator)的实现方案是利用异步计数器(Asynchronous?Counter)在被检测信号标定的一段时间内对单相位的计数信号进行计数,利用计数值推算出两个信号的频率关系。该方案的比较精度和期望的计数值成反比,通常通过提高计数信号的频率或增加计数操作时间来提高比较精度,但这有时会受到电路工作频率或应用环境的限制,难以实施。本发明采用多相位的计数信号同时进行计数,并根据算法选出其中一个有效计数值,在不提高信号频率和操作时间的前提下可将这种频率比较器的频率比较精度提高最多到一倍。
Description
技术领域
本发明用于在不提高信号频率和增加操作时间的前提下,提高基于异步计数器的频率探测器或频率比较器的频率比较精度。属于电路设计领域的技术方案。
背景技术
频率探测器(FrequencyDetector)或频率比较器(FrequencyComparator)是宽范围锁频环(Frequency-lockedloop)和锁相环(Phase-lockedloop)电路的重要组成部分,其作用是提取本地振荡器输出时钟信号频率和参考时钟信号频率之间的大小差别。
如图1所示,基于异步计数器11(AsynchronousCounter)的结构是频率探测器或频率比较器通常采用的数字化的结构之一,其有结构简单,数字化输入输出,抗干扰能力强,输入信号不必为周期信号等优点,但其弱点在于频率比较精度会受到计数信号频率和计数时间的限制。
其原理如图2所示,标定信号波形21用来指定异步计数器的计数时间段,假设波形21第一个上升沿标定计数开始,第二个上升沿标定计数结束,在这个期间内计数器对计数信号13进行计数。如图3(A)所示,横坐标表示计数信号频率,纵坐标表示可能得到的计数值,如果计数期间长度为1/f,或者说标定信号频率为f,计数信号的频率为fo=Nf,那么计数值14可能为N,也可能是N-1和N+1,具体是什么取决于计数信号和标定信号的相位关系。反之,当计数值为N时,只能推算出计数信号的频率fo可能是Nf,也可能是(N+1)f和(N-1)f或他们之间的任何一个值,也就是说通过计数值来判断计数信号的频率会存在一个分辨误差,这个频率分辨误差为:
也就是说标定信号频率f和计数信号频率fo之间的关系可以表示为:
(N-1)f<fO<(N+1)f[公式2]
从公式1可以看出,为了减小频率分辨误差需要增大N,增大N的方法通常通过两个方法来实现:1,提高计数信号频率;2,增加计数操作时间。但是这两种方法在如下的情况下却难以实施:1,计数电路自身的操作频率不高,不能处理高频计数信号;2,系统要求有严格的频率比较时间,不能增加计数操作时长。
发明内容
本发明提出一种在不提高信号频率和增加操作时间的前提下,提高基于异步计数器的频率探测器或频率比较器的频率比较精度的技术方案。
以下首先说明本发明的原理,然后再给出一种实现电路的结构及其信号处理过程。
其原理是,如果计数信号频率和计数值的关系从图3(A)的形式变成如图3(B)的形式,尽管异步计数器对于频率的比较精度没有变,但双方向的分辨误差变成了单方向分辨误差,整体误差范围减小了。同时注意到,用异步计数器在一段固定的时间内对一个周期信号进行多次异步计数,如果第一次计数值为N,那么以后的计数值可能是N-1、N或N+1,并且对于固定的频率和计数时间,所有这些计数值的组合只能出现(N和N+1)或(N和N-1)两种中的一种。假设关心其中一种组合(N和N+1)中N和N+1出现的概率,那么就可以得到更多关于频率的信息。如图3(C)所示,对于信号频率在(N-1)f和(N-0.5)f之间的计数信号,其进行计数产生的计数值,细线部分31计数值出现的概率要比粗线部分32计数值出现概率小,也就是说用这个计数信号计数得到计数值N-1的概率要大于得到计数值N的概率。通过一定方法表现出这种概率关系,并通过算法将这种概率信息提取出来后就可以得到类似图3(B)的坐标图3(D),和图3(B)相比,图3(D)中计数器整体误差范围没有变,但却将单方向误差变成了双方向,所以频率的比较精度提高了一倍。
如果对于计数信号任意进行有限多次计数,得到有限多次计数结果是不足以能够表现出以上分析的概率现象的。必须同时对与计数信号同频的多个不同相位信号进行计数,并且这些同频信号的相位必须在一个周期内等分,这样得到的多个计数结果就足以包含了以上分析的概率现象了。
同时基于以上分析得到的,所有计数器计数结果只有两种可能的结论。可以设计如下算法来提取这种概率关系,设k为大于等于1的正整数,则如果计数信号分为2k个相位,那么首先选择得到某个计数值的计数器的数目大于k的那个计数值,如果得到两个计数值的计数器数目相同都是k,那么选择两个计数值中较大的那个;如果计数信号分为2k+1个相位,那么选择得到某个计数值的计数器的数目大于k的那个计数值。下表直观表达了这种算法:
如果计数信号组只有有限多个相位,即计数信号的相位分配是数字化的,那么这种数字化会引入量化误差,反映到频率比较精度就是最终实现的频率分辨误差用以下公式表示:
其中N表示期望的正确计数值,n表示采用计数信号的相位数,f表示标定信号频率。相比图1所示的通常方案,本发明得到的频率比较精度提升可用以下公式表示:
所以本方案可提高频率比较精度最多一倍。而通常方案要达到相同的精度提升,要么需要将计数信号频率提高一倍,要么需要将操作时间增加一倍,这在有些系统设计约束里难以实施,比如在电路自身频率已达极限,无法对更高频率的信号进行响应时;又比如在系统要求的频率判断响应时间很严格时。本方案正是在不提高信号频率和增加操作时间的前提下,通过使用多相位信号来提高基于异步计数器的频率探测器或频率比较器的频率比较精度。
基于以上原理的一种具体电路实现结构如图4所示,包括一个多相位周期信号发生器41,n个异步计数器11,和选择算法电路48。首先,多相位周期信号发生器产生n个同频且在一个周期内均分相位的计数信号,如图4中计数信号Φ1(42),计数信号Φ2(43)和计数信号Φn(44)。这些多相位计数信号被分别送入一个相应的异步计数器的计数端,这些异步计数器是否开始和停止计数受标定信号12的控制。这里标定信号12和各计数信号,如信号42,43和44之间是异步关系。在计数标定信号12给出的计数周期内,各异步计数器分别对各计数信号进行计数,计数完成后会产生n个计数值输出给选择算法电路48。如计数信号Φ1(42)得到计数值1(45),计数信号Φ2(43)得到计数值2(46)以及计数信号Φn(44)得到计数值n(47)。在计数标定信号12给出的非计数周期内,各异步计数器停止计数并保持上一次计数周期的计数值不变。选择算法电路48在此非计数周期内根据算法选择一个输入计数值,如信号45或信号46或信号47,作为其输出的有效计数值49。此算法过程如下:异步计数器11输出的计数值只可能有两种数值,这里设为N和N-1,也就是计数值如45,46或47只可能是N或N-1。如果这时n=2k,即计数信号被分为偶数个相位,那么对于n个计数值只有以下三种可能:1,输出N的异步计数器个数大于输出N-1的异步计数器个数;2,输出N的异步计数器个数小于输出N-1的异步计数器个数;3,输出N的异步计数器个数等于输出N-1的异步计数器个数。对于第一种情况,选择算法会选择得到某个计数值的计数器的数目大于k的那个计数值,即N作为其输出的有效计数值49;同理对第二种情况,算法会选择N-1;对于第三种情况,算法会选择两个计数值中较大的那个,即N。如果n=2k+1,即计数信号被分为奇数个相位,那么对于n个计数值只有以下二种可能:1,输出N的异步计数器个数大于输出N-1的异步计数器个数;2,输出N的异步计数器个数小于输出N-1的异步计数器个数。基于算法会选择得到某个计数值的计数器的数目大于k的那个计数值,所以对于第一种情况,算法会选择N作为其输出的有效计数值49;对于第二种情况,算法会选择N-1作为其输出的有效计数值49。当选择算法给出一个计数周期的有效计数值49后,就可以凭借此有效计数值来判断上一个计数周期内计数信号和标定信号之间的频率关系了。如果标定信号12的计数时长为T,有效计数值49为N,那么根据公式2和公式3可以得到计数信号的频率fo将在以下范围内:
附图说明
图1通常基于异步计数器的频率探测器或频率比较器结构
图2一种通常基于异步计数器的频率探测器或频率比较器信号波形
图3异步计数器计数信号和计数值的关系
图4一种本方案基于异步计数器的频率探测器或频率比较器结构
图5一种本方案基于异步计数器的频率探测器或频率比较器信号波形
图6一种本方案中多相位均分相位周期信号发生器具体实现方式
具体实施方式
本技术方案主体结构如图4所示,包括一个多相位周期信号发生器41,n个异步计数器11,和选择算法电路48。首先,多相位周期信号发生器产生n个同频且在一个周期内均分相位的计数信号,如图4中计数信号Φ1(42),计数信号Φ2(43)和计数信号Φn(44)。一个基于4相位均分相位周期信号的本方案频率探测器或频率比较器信号波形的例子如图5所示,信号2到信号5分别表示4相位均分相位周期信号波形。一个偶数相位均分相位周期信号产生电路的实例见图6,其主体结构采用差分信号环形振荡器,其单元为51,可产生2,4,8三种多相位均分相位周期信号组。奇数相位均分相位周期信号亦可由单端信号环形振荡器的不同抽头获得。回到图4,这些多相位计数信号被分别送入一个相应的异步计数器的计数端,这些异步计数器是否开始和停止计数受标定信号12的控制。这里标定信号12和各计数信号,如信号42,43和44之间是异步关系。异步计数器和选择算法电路由数字电路实现。在计数标定信号12给出的计数周期内,各异步计数器分别对各计数信号进行计数,计数完成后会产生n个计数值输出给选择算法电路48。在计数标定信号12给出的非计数周期内,各异步计数器停止计数并保持上一次计数周期的计数值不变。选择算法电路48在此非计数周期内根据算法选择一个输入计数值作为其输出的有效计数值49。此算法过程如下:根据上节分析,异步计数器11输出的计数值只可能有两种数值,这里设为N和N-1,也就是计数值如45,46或47只可能是N或N-1。如果这时n=2k,即计数信号被分为偶数个相位,那么对于n个计数值只有以下三种可能:1,输出N的异步计数器个数大于输出N-1的异步计数器个数;2,输出N的异步计数器个数小于输出N-1的异步计数器个数;3,输出N的异步计数器个数等于输出N-1的异步计数器个数。对于第一种情况,选择算法会选择得到某个计数值的计数器的数目大于k的那个计数值,即N作为其输出的有效计数值49;同理对第二种情况,算法会选择N-1;对于第三种情况,算法会选择两个计数值中较大的那个,即N。如果n=2k+1,即计数信号被分为奇数个相位,那么对于n个计数值只有以下二种可能:1,输出N的异步计数器个数大于输出N-1的异步计数器个数;2,输出N的异步计数器个数小于输出N-1的异步计数器个数。基于算法会选择得到某个计数值的计数器的数目大于k的那个计数值,所以对于第一种情况,算法会选择N作为其输出的有效计数值49;对于第二种情况,算法会选择N-1作为其输出的有效计数值49。当选择算法给出一个计数周期的有效计数值49后,就可以凭借此有效计数值来判断上一个计数周期内计数信号和标定信号之间的频率关系了。具体如公式5所示。
Claims (2)
1.一种利用多相位信号提高频率比较器精度的电路,包括一个多相位周期信号发生器,多个异步计数器和一个选择算法电路,多相位周期信号发生器产生多个在一个周期内均分相位的同频计数信号,多个计数信号被分别送进同等数目的异步计数器,异步计数器在计数标定信号标定的时间段内进行异步计数,多个计数结果在异步计数完成后由选择算法电路选出其中一个有效计数值用于频率误差提取,其中,所述的选择算法电路选出其中一个有效计数值具体为:设k大于或等于1,如果计数信号分为2k个相位,那么首先选择得到某个计数值的计数器的数目大于k的那个计数值作为有效计数值,如果得到两个计数值的计数器数目相同,那么选择两个计数值中较大的那个作为有效计数值;如果计数信号分为2k+1个相位,那么选择得到某个计数值的计数器的数目大于k的那个计数值作为有效计数值;当选择算法给出一个计数周期的有效计数值后,凭借此有效计数值来判断上一个计数周期内计数信号和标定信号之间的频率关系;计数信号的频率在以下范围内:
T为标定信号标定的计数时长,N为有效计数值,n为同一个周期信号中均分相位个数。
2.一种利用多相位信号提高频率比较器精度的方法,应用于权利要求1中的电路中,其特征是采用同一个周期信号的多个均分相位的波形同时在被检测信号标定的一个时间段内进行计数操作,根据选择算法选出其中一个有效计数值进行频率判断,其中:
所述的选择算法中,设k大于或等于1,如果计数信号分为2k个相位,那么首先选择得到某个计数值的计数器的数目大于k的那个计数值作为有效计数值,如果得到两个计数值的计数器数目相同,那么选择两个计数值中较大的那个作为有效计数值;如果计数信号分为2k+1个相位,那么选择得到某个计数值的计数器的数目大于k的那个计数值作为有效计数值;当选择算法给出一个计数周期的有效计数值后,凭借此有效计数值来判断上一个计数周期内计数信号和标定信号之间的频率关系;计数信号的频率在以下范围内:
T为标定信号标定的计数时长,N为有效计数值,n为同一个周期信号中均分相位个数。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201010546846.7A CN102468830B (zh) | 2010-11-16 | 2010-11-16 | 一种利用多相位信号提高频率比较器精度的方法和电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201010546846.7A CN102468830B (zh) | 2010-11-16 | 2010-11-16 | 一种利用多相位信号提高频率比较器精度的方法和电路 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102468830A CN102468830A (zh) | 2012-05-23 |
CN102468830B true CN102468830B (zh) | 2016-01-20 |
Family
ID=46072081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201010546846.7A Active CN102468830B (zh) | 2010-11-16 | 2010-11-16 | 一种利用多相位信号提高频率比较器精度的方法和电路 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN102468830B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111679118B (zh) * | 2020-06-11 | 2021-07-16 | 同济大学 | 一种考虑电阻阻值漂移的电流信号实时在线检测方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1379929A (zh) * | 1999-10-21 | 2002-11-13 | 富士通株式会社 | 频率测量电路 |
CN1877731A (zh) * | 2005-06-10 | 2006-12-13 | 三星电子株式会社 | 锁相环电路中的频率检测器及频率误差检测方法 |
CN101714875A (zh) * | 2008-10-06 | 2010-05-26 | 奇景光电股份有限公司 | 锁相回路电路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6265902B1 (en) * | 1999-11-02 | 2001-07-24 | Ericsson Inc. | Slip-detecting phase detector and method for improving phase-lock loop lock time |
-
2010
- 2010-11-16 CN CN201010546846.7A patent/CN102468830B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1379929A (zh) * | 1999-10-21 | 2002-11-13 | 富士通株式会社 | 频率测量电路 |
CN1877731A (zh) * | 2005-06-10 | 2006-12-13 | 三星电子株式会社 | 锁相环电路中的频率检测器及频率误差检测方法 |
CN101714875A (zh) * | 2008-10-06 | 2010-05-26 | 奇景光电股份有限公司 | 锁相回路电路 |
Also Published As
Publication number | Publication date |
---|---|
CN102468830A (zh) | 2012-05-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8258831B1 (en) | Method and apparatus for clock generator lock detector | |
CN102045062B (zh) | 一种基于Cordic算法的数字锁相环 | |
CN106772185B (zh) | 一种用于示波器的信号间隔或周期检测方法和装置 | |
US9432009B2 (en) | Circuit delay monitoring apparatus and method | |
CN110011659B (zh) | 分频器及其芯片 | |
JP4166756B2 (ja) | 所定のクロック信号特性を有するクロック信号を生成するための方法および装置 | |
JP2005031073A (ja) | Gps相関ピーク信号の探索方法及びこれのためのシステム。 | |
CN102361456A (zh) | 一种时钟相位对齐调整电路 | |
JP2009065533A (ja) | ジッタ検出回路及び半導体装置 | |
CN101183869B (zh) | 一种数字锁相环 | |
CN103558753A (zh) | 一种高分辨率时钟检测方法和装置 | |
JP2019022237A (ja) | 高分解能の時間−ディジタル変換器 | |
US20140266837A1 (en) | Redundant delay digital-to-time converter | |
JP4951931B2 (ja) | ノイズ測定回路、該測定回路に用いられるノイズ測定方法及び該測定回路が設けられている大規模集積回路 | |
US7859313B2 (en) | Edge-missing detector structure | |
US8686756B2 (en) | Time-to-digital converter and digital-controlled clock generator and all-digital clock generator | |
CN102468830B (zh) | 一种利用多相位信号提高频率比较器精度的方法和电路 | |
CN104079265A (zh) | 高速时钟占空比检测系统 | |
CN205901711U (zh) | 一种基于gps秒脉冲信号的精确数字分频装置 | |
US7643598B2 (en) | Frequency lock detector | |
CN110518907B (zh) | 信号生成电路及其方法、数字时间转换电路及其方法 | |
Perišić et al. | Time recursive frequency locked loop for the tracking applications | |
CN107247183B (zh) | 一种相位测量系统及方法 | |
CN114070267A (zh) | 数字指纹生成电路、生成方法和电子设备 | |
US20120110365A1 (en) | Method for locking frequency of usb device and usb frequency locking device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
CB02 | Change of applicant information |
Address after: 102209 Beijing, Beiqijia, the future of science and technology in the south area of China electronic network security and information technology industry base C building, Applicant after: Beijing CEC Huada Electronic Design Co., Ltd. Address before: 100102 Beijing City, Chaoyang District Lize two Road No. 2, Wangjing science and Technology Park A block five layer Applicant before: Beijing CEC Huada Electronic Design Co., Ltd. |
|
COR | Change of bibliographic data | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |