JP4166756B2 - 所定のクロック信号特性を有するクロック信号を生成するための方法および装置 - Google Patents

Description

本発明は、複数の異なるクロック信号のデジタル合成（ＤＣＳ＝デジタルクロック合成）のためのシステムに関し、特に、所定のクロック信号特性を有するクロック信号を生成するための方法および装置に関する。ここでは特に、ほぼ任意の所望の周波数および所望のデューティサイクルを有するクロック信号を生成するための方法および装置に関する。

従来から、独立した複数のクロック信号が公知のアナログクロック合成を用いて生成されており、そこでは通常、複数のＰＬＬ（ＰＬＬ＝位相ロックループ）が使用されている。このような従来からのアプローチは、通常のアナログＰＬＬが、ＰＬＬ分周素子(PLL divider elements)によって許される離散的な周波数に限られており、全体としてジッタの影響が大きく、クロックの精度に制約があるため、不都合である。従来のアプローチのさらなる不都合は、使用されているアナログ回路が複数の回路ブロックを必要とし、回路の複雑性が高くなるという点にある。さらに、１つのチップ上に実現可能なＰＬＬの数は限られているため、取得できる独立したクロック信号の数も同様に限られたものとなる。また、従来のアプローチのさらなる不都合としては、従来からのアナログのアプローチにて使用される個々のＰＬＬについて、関連する外部のアナログ電源を設けなければならない点がある。アナログ回路の設計には、多大な費用が必要となる。

特許文献１には、デジタルＰＬＬが記載されており、そこでは、多相クロックの個々のパルスのみが選択されて、トグルフリップフロップを制御し、このトグルフリップフロップが５０％のデューティサイクルを有するクロックを生成する。ここでは、デジタル位相比較器を備える「従来の」ＰＬＬループが使用されている。同期信号と合成された同期信号との位相の比較によって、サンプルクロックの位相および周波数の後制御が反復して行なわれる。２進値でプログラム可能な周波数と、同期クロックの任意の精度（整数を含む）の倍数を有するデューティサイクルおよび位相とを備える（複数の）クロックを生成することは不可能である。
特許文献２には、マスタクロック信号の周波数の倍数であるタイミング信号を生成するクロック信号シンセサイザが開示されている。このシンセサイザは、マスタクロック信号の周期内の同期された波形の立ち上がりおよび立ち下りエッジを、プログラム的に調整することができる。このシンセサイザは、複数のタップを持つ遅延ラインを有し、この遅延ラインがマスタクロック信号の繰返しを生成し、この繰返しはマスタクロック信号に対し増分式に遅延される。遅延信号の一部は、複数のマルチプレクサのそれぞれに対する入力信号として供給され、この遅延信号は選択信号に基づいて選択される。選択された遅延信号はフリップフロップ回路への入力信号として送信され、これらフリップフロップ回路の出力は１つの組合せ論理回路へと接続される。この組合せ論理回路は様々なフリップフロップ回路の出力からの信号を組み合わせて、同期されたタイミング信号を生成する。
特許文献３には、１ナノ秒の分解能を持つプログラム可能な信号生成器が開示されている。この生成器は、周波数と位相シフトとクロックサイクルとを有するクロック信号を生成し、このクロック信号は周期的なレファレンス信号に関連している。そのため、電圧制御されたリング発振器の出力信号を直接的に使用し、プログラム可能な論理ゲートの入力を駆動してパルスを生成する。位相シフトは１ナノ秒の分解能を持つ。さらに、生成されたパルスは論理的に接続され、入力周波数の倍数を持つクロック信号が生成されることが可能となる。
ＥＰ１１３７１８８Ａ２ ＵＳ−Ａ−６０３１４０１ ＵＳ−Ａ−５３９４１１１

本発明の目的は、所定のクロック信号特性を有するクロック信号を生成するための改善された方法および改善された装置であって、従来技術における上記欠点を回避することができる方法および装置を提供することにある。

この目的は、請求項１に記載の方法および請求項１４に記載の装置によって達成される。

本発明は、所定のクロック信号特性を有するクロック信号を生成するための方法において、
（ａ）マスタクロック信号に対して実質的に同じ周波数とそれぞれ異なる位相関係とを有する複数のクロック信号を供給するステップと、
（ｂ）制御信号を供給するステップであって、上記制御信号は複数のイネーブル信号を含み、上記複数のクロック信号の各々について上記イネーブル信号を１個ずつ上記マスタクロック信号と同期して供給し、かつ各イネーブル信号と関連する各クロック信号の所定のクロックパルスとが整列するように各イネーブル信号を個々に遅延させるステップと、
（ｃ）上記制御信号に基づき、供給された上記複数のクロック信号から所定のクロックパルスを選択するステップと、
（ｄ）上記選択されたクロックパルスを組み合わせて上記クロック信号を生成するステップと、を含む方法を提供する。

さらに、本発明は、所定のクロック信号特性を有するクロック信号を生成するための装置において、
マスタクロック信号に対して実質的に同じ周波数とそれぞれ異なる位相関係とを有する複数のクロック信号を供給するための多相クロック生成器と、
制御信号を受け取り、この制御信号に基づいて、供給された上記複数のクロック信号から所定のクロックパルスを選択し、上記選択されたクロックパルスを組み合わせて上記クロック信号を生成する位相オーバーレイユニットと、を備え、
上記制御信号は複数のイネーブル信号を含み、上記複数のクロック信号の各々について上記イネーブル信号が１個ずつ上記マスタクロック信号と同期して供給され、かつ各イネーブル信号と関連する各クロック信号の所定のクロックパルスとが整列するように各イネーブル信号は個々に遅延されることを特徴とする装置を提供する。

本発明の好ましい実施形態によれば、選択されたクロック信号を組み合わせるとき、これら選択されたクロック信号のＨｉｇｈ論理レベルのパルス同士が組み合わされ、その結果、Ｈｉｇｈ論理レベルと所定のパルス長とを持つパルスを有するクロック信号が生成される。供給された制御信号を使用し、Ｈｉｇｈ論理レベルの個々のパルスの継続時間と、Ｌｏｗ論理レベルの個々のパルスの継続時間と、生成されるクロック信号のパルス列の形状とが制御される。ここで、Ｈｉｇｈ論理レベルのパルスの最短の継続時間が、マスタクロック信号のＨｉｇｈ論理レベルのパルスの継続時間となるよう決定され、Ｌｏｗ論理レベルのパルスの最短の継続時間が、達成される位相分解能(phase resolution)によって決定される。

好ましくは、制御信号が複数のイネーブル信号(enable signals)を含み、複数のクロック信号の各々に対して１個づつのイネーブル信号が供給され、生成されるクロック信号の所定のクロック信号特性を保証するため、これらイネーブル信号に、そのイネーブル信号のオリエンテーションを設定するための遅延がもたらされる。好ましくは、所定の周波数および所定のデューティサイクルを有する周期的なクロック信号を生成するため、上記イネーブル信号は、イネーブル信号のシーケンスの形態で供給される。イネーブルシーケンスは、プライマリエッジ補間器(interpolator)、セカンダリエッジ算出器、および位相イネーブルユニットを使用して生成され、プライマリエッジ補間器が、生成されるクロック信号における立ち上がりエッジ(leading edge)の時刻または時間的位置（時刻スタンプ）をそれぞれ決定し、セカンダリクロック算出器が、立ち上がりエッジの時刻に基づいて生成されるクロック信号における立ち下がりエッジ(trailing edge)の時刻を生成し、位相イネーブルユニットが、立ち上がりエッジの時刻および立ち下がりエッジの時刻に基づいてイネーブル信号のシーケンスを生成する。

時刻スタンプは、マスタクロックのサイクルの連続番号およびサブサイクル時間（マスタクロックの整数倍＋マスタクロックの一部）によって設定される。

本発明のさらなる好ましい実施形態によれば、同期されたクロック信号が生成され、このとき、生成されるクロック信号に対し、同期信号に対する所定の位相および周波数の関係が関連付けられ、さらに、同期信号における信号状態の変化を検出してエッジパターンを生成するためのエッジ検出ユニットが追加的に設けられている。エッジ位置デコーダを使用して、このエッジパターン内で所定の極性を有するエッジ、すなわち、立ち上がりエッジまたは立ち下がりエッジが決定される。クロックパラメータ算出器を使用し、同期信号の決定されたエッジに基づいて、生成される同期されたクロック信号の周期および位相が決定され、続いて、プライマリエッジ補間器、セカンダリエッジ算出器、および位相イネーブルユニット、ならびに位相オーバーレイユニットを使用して、同期されたクロック信号が生成される。

本発明のさらなる好ましい実施形態によれば、スペクトル拡散クロック信号を得るため、生成されたクロック信号の周期がスペクトル範囲において変調され、ここで、各クロック信号サイクルの後にスペクトル拡散補間器を使用することによって、生成された周期が、上限に達するまで所定の値ずつ増大される。続いて、周期が、下限に達するまで所定の値ずつ減少させられる。これが、周期的に繰り返される。

本発明のさらなる好ましい実施形態によれば、任意のクロックを生成できる可能性（任意のクロック合成）がもたらされる。このより汎用的なアプローチによれば、同じ多相クロック信号によって任意の数のクロックを合成でき、クロック出力の波形を、任意の数の合成信号によって決定できる。この実施形態においては、各マスタクロックサイクルごとに増加するマスタクロックカウンタが設けられ、これにより、共通の時間基準システム(time reference system)が構成される。この基準を使用することによって、クロック生成システム全体におけるすべて現実のイベントに時刻スタンプを関連付けることができ、あるいはすべての仮想のイベント（例えば、立ち上がりエッジまたは立ち下がりエッジ）にも時刻スタンプを関連付けることができる。離散的なマスタクロックイベント間におけるイベントの時間的位置を、ほぼ無制限の精度で表現することができる。

時刻スタンプが、外部同期イベントの立ち上がりエッジおよび立ち下がりエッジと関連付けられる一方で、潜在的に複雑かつ不規則なクロック信号のエッジ位置にも関連づけられる。抽象的な用語「時刻スタンプ」が、イベントの演算処理を可能にする。これによって任意のクロック形状を算出することができ、互いに所定の関係を有し、さらに外部イベントに対して所定の関係を有しているクロック信号を容易に生成することができる。

本発明によれば、ステップ（ａ）にて供給されたクロック信号に基づいて、複数の独立したクロック信号を生成することも可能である。

このように、本発明は、種々の独立クロック信号をデジタル合成（ＤＣＳ＝デジタルクロック合成）するためのシステムを提供する。合成されるすべてのクロック信号の共通の基礎として、固定の周波数を有する多相のクロック信号が使用される。本発明によれば、このようにして合成されたクロック信号は、従来からのアナログクロック合成を使用して得られた類似のクロック信号よりも実質的にはるかに安定している。

上記従来のアプローチと対照的に、デジタルクロック合成（ＤＣＳ）という本発明の概念は、デューティサイクルが可変である所望のクロックパルスを生成するために、クロックの重ね合わせ（オーバーレイ）を可能にする。本発明によれば、従来のループに代えて、同期イベントの時刻が測定され、「仮想的」にのみ存在する理想の同期イベントと比較される。本発明によれば、仮想の同期の比較において位相誤差が量的に正確に決定され、理想のクロックが即座に「算出」され生成される。

普遍的な時刻スタンプという概念が、イベントをシステム全体において純粋に解析的に互いに関連付けることを可能にするが、これは従来技術にない考え方である。この結果、従来のループを有する上記アプローチを省略することができる。

本発明のさらなる利点は、特に、１つのチップにおいて複数のクロックドメインを使用するシステムに存在する。これとは別に、本発明は同じアプローチを使用して同期されたクロック信号をもたらすことができ、特に、アナログ信号のサンプリングのため、デューティサイクルがプログラム可能であり、さらに低周波数の同期信号に対する位相関係がプログラム可能であるクロックを生成することができる。

本発明のさらなる利点によれば、モジュラー構成によるこの技術の実装が実現可能であり、デジタルクロック合成のための簡潔な標準化モジュールの組を使用して、ほぼ任意の用途に供することができ、極めて高い水準の再利用性がもたらされる。

本発明のデジタルクロック合成は、従来からのアナログクロック合成に比較して複数の利点をもたらす。
―クロックジッタの改善：本発明によれば、極めてジッタレベルの低い固定の周波数を有する多相クロックを生成でき、位相の粒度(granularity)によって導入される追加のジッタが存在しても、全体としてのジッタが従来の多周波数ＰＬＬによって達成できるジッタよりも良好である。
―クロック精度の向上：本発明によれば、基準周波数すなわちマスタクロック信号の周波数までの任意の目標周波数を生成でき、平均周波数の精度は使用する補間器のビット幅によってのみ制約される。対照的に、従来のアナログＰＬＬはＰＬＬ分周素子によって許される離散的な周波数に限られていた。
―テストの労苦の低減：本発明によれば、アナログ回路の量を簡単かつ標準化された少数の回路ブロックへと低減でき、回路の複雑性が本発明によるデジタル部へと移され、デジタル部について標準化され自動化されたテスト方法が使用できる。
―チップあたりの合成クロック信号数の増加：従来ではチップ当たりに許されるＰＬＬの数に実際上の制約が存在したが、本発明によれば、独立した複数のクロック信号をただ１つの同じＰＬＬから導き出すことが可能となり、この制約が取り除かれた。
―シリコン面積の低減：回路の複雑性が回路のデジタル部へと移行されたため、従来のアプローチと対照的に、サブミクロンのプロセスを使用して得ることができる高密度の論理回路を好都合に利用することができる。
―ピン数の低減：アナログＰＬＬは相当数の外部アナログ電源を必要とするが、本発明によれば、独立したクロック信号のすべてに対して固定の周波数を有するＰＬＬを１つだけ使用するため、これら電源の数を低減することができる。
―アナログ設計の労苦の低減：少数の比較的簡単なアナログブロックを設計すればよく、さらにそれらを同じ技術の任意のチップに再使用することができる。
―良好なシミュレーション／エミュレーション範囲：回路構成の大部分がデジタル設計領域へと移行したため、デジタルのシミュレーションおよびエミュレーションを使用して、システムの大部分をカバーすることができる。
―回路設計の柔軟性：所定のクロック信号の合成を、ハードウェアに関して極めて柔軟に設計でき、最適な性能または誤差の回避のための正確なクロック特性を事後的に調整することができる。

デジタルクロック信号合成のさらなる利点は、デジタルクロック信号合成によって、デジタル技術の改良または新規なデジタル技術の登場のたびに性能の向上および精度の向上が得られるという点にある。デジタルクロック信号合成における主たるパラメータは、多相クロック信号の位相精度を改善することにある。

デジタルドメインにおけるすべてのクロック信号パラメータを操作した後、クロック信号を固定の必要条件へと極めて柔軟な方法で調節することができる。多数の新規な用途が、例えば位相をずらすことができるクロックでの計時によって信号を正確に遅延させるなど、この特性を好都合に利用できる。

さらに、プライマリエッジに基づいて同じサイクルを有する追加のクロックエッジを簡単に算出できるため、短いクロックサイクルを有する多相クロック信号を使用し、マスタクロック信号よりも高い周波数を有するクロック信号を生成することもできる。より短い多相クロック信号を、２つの位相の論理結合によって導き出すことができる。多相クロック信号の可能な最も短いＨｉｇｈ周期は、位相精度の２倍である。

本発明の望ましい実施例は、添付の図を参照して以下のようにさらに詳しく説明される。
多相クロック発振器を示す。 複数の多相制御信号の波形を示す。 本発明の一実施形態による位相オーバーレイユニットを示す。 図３による位相オーバーレイユニットの信号を示す。 （Ａ）は図３による位相オーバーレイユニットのためのイネーブル信号の遅延の波形を示し、（Ｂ）は（Ａ）の波形を生成するための遅延ユニットの一例を示す。 クロック信号の立ち上がりエッジを決定するためのプライマリエッジ補間器を示す。 クロック信号の立ち下がりエッジを決定するためのセカンダリエッジ算出器を示す。 イネーブル信号を生成するための位相イネーブルユニットを示す。 保持信号の波形を示す。 図３、図６、図７および図８のユニットを備えるクロック生成ユニットの一例を示す。 図１０のクロック生成ユニットにおける信号波形を示す。 実際のクロック信号についてのクロックジッタを示す。 同期信号のエッジを検出するためのエッジ検出ユニットを示す。 同期信号のエッジの位置を検出するためのエッジ位置デコーダを示す。 クロックパラメータ算出ユニットを示す。 ＩＩＲフィルタを示す。 第２の実施形態によるプライマリエッジ補間器を示す。 図３、図７、図８、図１３、図１４、図１５および図１７のユニットを備える、同期クロック信号生成のための同期クロック生成ユニットを示す。 本発明の一実施形態による任意のクロック合成のためのシステムのブロック図を示す。 スペクトル拡散補間器を示す。 スペクトル拡散クロックのスイープ性能を示す。 本発明のクロック生成器のモジュラー構成の一例を示す。

以下に、添付の図面を参照しつつ、好ましい実施形態をより詳細に説明するが、個々の図面の記載において、類似または同様の要素には、同じ参照番号が付されている。

図１は、多相クロック発振器の一例を示しており、発振器クロック信号ＸＣＬＫを出力すべく発振水晶１０２に接続された水晶発振器１００を備える。位相ロックループ（ＰＬＬ）１０４が、発振器クロック信号ＸＣＬＫを受信し、受信した発振器クロック信号に基づいてマスタクロック信号ＣＬＫを生成し、このマスタクロック信号が遅延ロックループ（ＤＬＬ）へと供給される。ＤＬＬ１０６が、印加されたマスタクロック信号ＣＬＫに基づいて複数のクロック信号ＰＣＬＫ［０］・・・ＰＣＬＫ［ｎ−１］を生成する。生成されたクロック信号は周波数がすべて同じであるが、マスタクロック信号ＣＬＫに対してそれぞれ異なる位相関係を有し、すなわち、互いに異なる位相関係を有する。

デジタルクロック信号合成（ＤＣＳ）は、マスタ制御信号ＣＬＫを使用し、このマスタ制御信号ＣＬＫからＤＬＬ１０６を使用して、２^n-1位相を有するクロック信号ＰＣＬＫ［ｎ−１：０］が導き出される。図１を使用して説明したアプローチとは別に、このような多相クロックを、従来からのアプローチおよび図１に示したＰＬＬ＋ＤＬＬのアプローチを含む他の技術を使用して生成することもできる。

図２には、個々のクロック信号ＰＣＬＫおよびマスタクロック信号ＣＬＫの波形が、時間に対して示される。また、個々のクロック信号ＰＣＬＫ［０］〜ＰＣＬＫ［ｎ−１］の間に存在する位相のずれも示される。図２から分かるように、そこに示されている実施形態においては、連続するクロック信号間の位相のずれが常に同じΦであり、したがって、例えば第１のクロック信号ＰＣＬＫ［０］のクロック立ち上がりエッジと、続くクロック信号ＰＣＬＫ［１］の最初の立ち上がりエッジとの間に、位相差Φが存在する。１つのクロック信号については、連続する２つの立ち上がりエッジ間の位相差が、常にｎ×Φである。

すべての合成クロック信号の可能な精度は、主として、これら多相クロック信号ＰＣＬＫの位相分解能Φによって決まる。可能な最大の「位相分解能」はゲート遅延時間の関数であり、ここで、より高い周波数のためにはより少ない遅延タブが使用でき、逆も然りである。Φについて、以下の計算式が成り立つ。

式の中で、
Φは、位相分解能であり、
Ｔ_CLKは、マスタクロック信号の周期であり、
ｆ_CLKは、マスタクロック信号の周波数であり、
ｎは、０、１、２、・・・である。

使用されているＰＬＬ回路１０４および使用されているＤＬＬ回路１０６を最大の安定性へと最適化する可能性を与えるため、マスタクロック信号ＣＬＫを、固定の周波数、または少なくとも狭い範囲内に保つことが望ましい。固定の周波数を有するただ１つのクロック信号をシステムのすべてのクロック信号を生成するために使用するようにした後、すべての努力を、例えば適切なフィルタ、分離させた電源端子、チップ上への最適な配置等により、このただ１つの信号クロックを可能な限り安定にすることに向けることができる。その結果、これから生成されたすべてのクロック信号も、この中央ソースの安定性を呈する。

以下の表に、マスタクロック信号の例、ならびに使用された位相の数ｎの例を、対応するＤＬＬおよびＰＬＬ回路を製造する半導体技術によって与えられる最小の構造寸法に応じて記載する。

以下に、前述のとおり生成されたクロック信号に基づいて、どの独立クロック信号が合成されたかを言及しながら本発明の第１の好ましい実施形態をさらに詳細に説明する。

図３は、本発明の位相オーバーレイユニット（ＰＯＵ）の一実施形態を示す。位相オーバーレイユニットが、ＤＬＬ回路１０６を通じて自身の入力にクロック信号ＰＣＬＫ［０］〜ＰＣＬＫ［ｎ−１］を受け取る。さらに、同じ位相オーバーレイユニットが、マスタクロック信号ＣＬＫ、およびここでは複数のイネーブル信号ＰＥＮ［０］〜ＰＥＮ［ｎ−１］（ＰＥＮ＝位相イネーブル）の形状である制御信号を受け取る。イネーブル信号ＰＥＮ［］は、入力バッファ１０８へと供給され、この入力バッファによってこれらイネーブル信号が、マスタクロック信号ＣＬＫを使用して計時される。さらに、位相オーバーレイユニットは複数の遅延要素１１０を備え、遅延要素１１０の数は印加されるイネーブル信号ＰＥＮ［］の数と一致する。イネーブル信号はそれぞれ遅延要素１１０に供給され、そこでディレイ信号は設定されたディレイΔで遅延され、これに位相のずれに基づいたディレイが追加的に加えられる。図３に示す遅延要素１１０から、それぞれに追加された位相ディレイが結果として生成される。さらに、複数のＡＮＤゲート１１２が設けられており、ＡＮＤゲート１１２のそれぞれが、遅延要素１１０の出力信号、すなわち遅延されたイネーブル信号ＰＥＮ［］と、クロック信号ＰＣＬＫ［］とを受信し、これらに論理ＡＮＤ結合を適用する。ＡＮＤゲート１１２の出力に、出力信号ＣＣ［０］〜ＣＣ［ｎ−１］が与えられる。これらの出力信号はＯＲゲート１１４に供給され、ＯＲゲート１１４の出力信号が、一方は非反転の形式で、他方は反転された形式で、マルチプレクサ１１６に供給される。マルチプレクサ１１６は制御されて、通常の制御モードにおいては、非反転のクロック信号ＣＬＫＯＵＴを出力する。マルチプレクサ１１６が、制御信号ＩＮＶＣＬＫを使用して制御される場合、これは反転されたクロック信号が求められていることを意味し、この場合には、ＯＲゲート１１４の反転された出力がクロック出力信号ＣＬＫＯＵＴとして出力される。

このように、本発明のデジタルクロック信号合成は、マスタクロック信号の複数の位相を互いにオーバーレイし、生成すべきクロックをそれぞれ形成、すなわち重ね合わせる。これは、上述の簡潔なＡＮＤ／ＯＲ回路で実現される。各クロック信号位相ＰＣＬＫ［］について、個々のイネーブル信号ＰＥＮ［］が供給される。アクティブである多相クロック信号の、Ｈｉｇｈ論理レベルのすべての基本的なパルスが、Ｈｉｇｈ論理レベルのより長いパルスを生成するため、ＯＲゲートを使用して結合される。基本的に、最初のアクティブイネーブル信号が、出力信号ＣＬＫＯＵＴの正のエッジを決定し、最初の非アクティブイネーブル信号が、負のエッジを決定する。クロック信号位相のＨｉｇｈ論理レベルの期間が時間的にシフトされた後、充分なセットアップ保持時間を保証するため、それらのイネーブル信号を整列させる必要がある。これは、追加的にイネーブル信号を遅延させることによって達成され、ここで、この遅延を実行するための種々の可能性が存在し、好ましい実施例については後にさらに詳しく説明する。

図３に示した回路を使用して生成できる、Ｈｉｇｈ論理レベルの最も短いパルスは、基本的なクロックパルスの継続時間を有する。Ｌｏｗ論理レベルのパルスは、より狭くすることができ、位相分解能によってのみ制約される。Ｈｉｇｈ論理レベルのより短いパルスが望ましい場合は、上記クロック信号の反転を選択することができる。

図４には、異なる位相を有する４つのクロック信号ＰＣＬＫ［０］〜ＰＣＬＫ［３］についてクロックオーバーレイの一例が示され、対応するイネーブル信号ＰＥＮ［０］〜ＰＥＮ［３］の制御による周期的でないクロック信号の合成が示されている。イネーブル信号ＰＥＮ［］によって決定されるイネーブルパターンが、Ｈｉｇｈ論理レベルの周期およびＬｏｗ論理レベルの周期の個々の長さを制御し、前述のとおり、図示の場合には周期的でないパルス列を形成する。図４にはさらに、ＡＮＤゲート１１２の出力信号ＣＣ［０］〜ＣＣ［３］も示されている。さらに、ＯＲゲート１１４の出力ＣＬＫＯＵＴも示されており、ＩＮＶＣＬＫは０が選択されている。出力クロック信号ＣＬＫＯＵＴの波形から、供給されたとおりのイネーブル信号のパターンに基づいて、出力クロック信号においてＨｉｇｈ論理レベルの期間とＬｏｗ論理レベルの期間とがそれぞれ異なる長さを有し、出力信号も周期的でないことが明らかである。

以下に、図５を使用して、イネーブル信号の遅延の一例をさらに詳しく説明するが、ここで、図５ｂにおいて使用される信号の信号波形が、図５ａに示されている。図５は、位相オーバーレイユニットおよびＤＬＬ１０６内にいずれにせよ存在する遅延要素を使用する例であり、したがって図５ｂにおいては、対応する要素が対応する参照番号で示されている。実際、図５ｂは、容易に理解されるとおり、図３の一部の拡大図である。図５ｂにおいては、個々の要素において生じる遅延時間が示されている。

通常、多相クロック信号を生成するＤＬＬ回路１０６は、遅延が制御されたバッファを使用してすでに実現されている。ＤＬＬバッファ列要素の遅延を制御する信号を、同様にイネーブル信号についてのすべての遅延を再現するために使用してもよい。個々の遅延は、以下の数式に従って定められる。
ｔ_DEL（ａ）＝δ＋ａ・φ＝ｔ_C2P（ａ）−ｔ_C2Q−ｔ_SU
ｔ_C2P（ａ）＝ｔ_C2P（０）＋ａ・φ
δ＝ｔ_C2P（０）−ｔ_C2Q−ｔ_SU
ｔ_HOLD＝ｔ_CLK−ｔ_DUTY−ｔ_SU＝ｔ_CLK−ｔ_DUTY−ｔ_C2P（０）＋ｔ_C2Q＋δ
式中、
ｔ_DEL（ａ）は、イネーブル信号ＰＥＮ［ａ］の遅延であり、
δは、遅延であり、
Ａは、０、１、２、・・・、ｎ−１であり、
φは、位相であり、
ｔ_C2P（ａ）は、ＤＬＬ１０６の遅延であり、
ｔ_C2Qは、入力バッファ１０８による遅延であり、
ｔ_SUは、ＡＮＤゲート１１２のセットアップ時間であり、
ｔ_HOLDは、ＡＮＤゲート１１２の保持時間であり、
ｔ_DUTYは、クロック信号のＨｉｇｈ期間であり、
ｔ_CLKは、マスタクロック信号の周期である。

このアナログ遅延機構の利点は、マスタクロック信号のクロック信号の変化に関し、回路が非常に影響されにくい点にある。ＡＮＤゲート１１２のセットおよび保持時間（ｔ_SU、ｔ_HOLD）が小さいため、遅延の再現が極めて正確である必要がない。

上記アプローチの代案として、クロック信号位相のいくつかを使用するラッチ機構を設けてもよい。しかしながら、この純粋にデジタルなアプローチは、多相クロック信号ラインにより高い負荷容量が加わるという欠点を有する。

以下、周波数およびクロックサイクルに関してほぼ任意にプログラム可能な周期的クロック信号を生成するための本発明の第２の実施形態をさらに詳しく説明する。このクロック信号補間によれば、マスタクロック信号速度までのほぼ任意の周波数およびクロックサイクルを有する周期信号を合成するため、イネーブル信号の適切なシーケンスがもたらされる。適切なイネーブルパターンを生成するため、まず最初に、所望のクロックの立ち上がりエッジの位置が補間される必要があり、このために、図６に詳しく示すプライマリエッジ補間器ＰＥＩが使用される。

プライマリエッジ補間器は、所望のクロック信号の周期を表わす信号ＰＥＲＩＯＤを受け取る。同様に、補間器は、所望のクロック信号のクロックサイクルを表わす信号ＤＵＴＹを受け取る。補間器は、Ｄ‐フリップフロップで構成された複数のラッチメモリ１２０〜１２８を備え、これらがマスタクロック信号ＣＬＫを用いて計時される。

下記表は、以下の図面の説明において使用される符号を記載したものである。

以下に、図６のプライマリエッジ補間器の機能をさらに詳しく説明する。ＣＮＴは、マスタクロック信号サイクルごとに１だけ増加する自走カウンタ(free-running counter)を示す。これが、すべてのマスタクロック信号サイクルに対し、連続する時刻スタンプを供給する。Ｔ＿ＥＤＧＥは、時刻スタンプに従う次の立ち上がりエッジが生じなければならない時刻である。この時刻は、図６に加算器１３０で示されているとおり、前の立ち上がりエッジにクロック周期（ＰＥＲＩＯＤ）を加えることによって補間される。次のカウンタ値と次のエッジ時刻スタンプが等しい整数ビットを有している時はいつでも、次のサイクルが立ち上がりエッジを含まなければならない。アクティブなＥＤＧＥ信号は、エッジ生成時刻Ｔ＿ＥＤＧＥとともに、次のサイクルが出力において立ち上がりエッジを持たなければならないというイベントを示している。図６に示した回路では、すべてのマスタクロック信号について、ただ１つの立ち上がりエッジが生じることができる。信号ＰＥＲＩＯＤは、このように生成されたクロック信号のサイクルの間にこの信号が変化したときの副作用を防ぐため、すべての立ち上がりエッジとともにラッチメモリ１２６内でバッファされる。クロック信号周期と並行して、所望のクロック信号パルスの継続時間Ｔ＿ＬＥＮ、すなわち立ち上がりエッジと立ち下がりエッジとの間の時間が算出され、ラッチメモリ１２８を介して出力に供給される。これは、０から１の範囲にあるクロックサイクルの関数である。さらに、たとえ多相クロックが非作動状態であっても、前のイネーブルクロック信号位相が所定の時間にわたって保持され、以下が成り立つと考えられる。
ｔ_sustain＝ｔ_master,high−φ
上式の中で、
ｔ_sustainは、保持時間であり、
ｔ_master,highは、マスタクロックがHighレベルにある継続時間であり、
φは、位相である。
したがって、クロックサイクルに基づいて算出され、生成されたクロックのパルス継続時間は、保持時間分だけ低減されなければならない。

本発明によれば、所望のクロック信号の周期および／または所望のクロック信号のデューティサイクルを、オンザフライで変更でき、これらの変更が、次の合成クロック信号サイクルに反映される。信号ＰＥＲＩＯＤおよび信号ＤＵＴＹの受け入れは、確認信号ＡＣＫを使用して示される。初期化信号ＩＮＩＴによって、生成されるクロックを速やかに０にすることができる。図６の回路へと信号ＩＮＩＴが出力された後、信号ＰＥＲＩＯＤによる期間の後に、立ち上がりエッジが出力される。

所望のクロック信号のプライマリまたは立ち上がりエッジが算出された後、次いで、この立ち上がり／プライマリエッジに基づいて立ち下がり／セカンダリエッジを算出する必要があるが、これは、ここに示した実施形態においては、セカンダリエッジ算出器ＳＥＣを使用して実行され、その好ましい構成が、図７に詳しく示されている。図から分かるように、ＳＥＣは、上記の表の中で既に説明した複数の入力信号を受け取る。さらに、この回路は、複数のラッチメモリ１３４〜１４０を備える。図７による回路は、図７に加算器１４２によって示されているとおり、所望のパルス長さを、図６の補間器によるエッジの出力の時刻に加算するように動作する。セカンダリエッジが、現在のマスタサイクルのために依然として出力されることを待っている場合には、新しいセカンダリエッジ時間が、１マスタサイクル分だけ遅延される。各サイクルについてただ１つのセカンダリエッジのみが認められているため、新しいセカンダリエッジ時間は、現在のマスタサイクルにおいては必要とされない。

立ち上がりエッジの生成を示す信号ＬＥＡＤ、およびマスタクロックサイクル内における立ち上がりエッジの位置Ｐ＿ＬＥＡＤが、それぞれラッチメモリ１３４または１３８でラッチされる。比較演算操作１４４および１４６によって示されているとおり、次のマスタクロック信号の時刻スタンプが、立ち下がりエッジの算出された位置の整数部分と等しくなると、立ち下がりエッジの生成を示す信号ＴＲＡＩＬが即座に設定される。この比較は、メモリ１４１内でラッチされ遅延されたバージョンを受け取る（比較要素１４６を参照）開始時間の遅延されたバージョンについても実行されなければならない。１つのサイクル内のエッジの位置は、算出されたエッジ位置の非整数部分（サブサイクル位置）によって記述されている。

前述のようにしてエッジ位置および生成フラグが供給された後、図８に示す位相イネーブルユニットＰＥＵを使用して、所望のクロック信号の生成に必要とされるイネーブル信号パターンを導き出すことができる。図８に示すとおり、図８に示した位相イネーブル関数が、ただ１つのエッジについてのみイネーブルパターンを生成し、全体パルスのためのイネーブルパターンは、２つの位相イネーブルパターンの重ね合わせ（オーバーレイ）によってもたらされる。

下記の表に、位相イネーブル関数を再度表す。

エッジ生成フラグが、対応するエッジイネーブルパターンを動作させ、さらに、立ち下がりエッジに関しては、このパターンが反転させられる。信号ＳＵＳＴＡＩＮに応じ、２つのパターンがＯＲ関数１４８またはＡＮＤ関数１５０のいずれかを用いて結合される。ラッチメモリ１５４内で準備された信号ＳＵＳＴＡＩＮによって制御される乗算器１５２を使用して、選択が実行される。イネーブル信号ＰＥＮは、ラッチメモリ１５６内でラッチされ、マスタクロック信号ＣＬＫの制御のもとで出力される。

信号ＳＵＳＴＡＩＮは、最後の出力エッジが立ち上がりエッジであったか、立ち下がりエッジであったかを記憶するために供給される。信号ＳＵＳＴＡＩＮは、１つのＬＥＡＤ信号によってセットされ、１つのＴＲＡＩＬ信号によってリセットされる。信号ＬＥＡＤもＴＲＡＩＬも出力されない場合、図９の波形から分かるように、信号ＳＵＳＴＡＩＮは自身の状態を持続する。１つのマスタクロックサイクル内で両方のエッジが生じた場合、それらの位置が信号ＳＵＳＴＡＩＮの値を決定する。このように、信号ＳＵＳＴＡＩＮによって、エッジの変化が存在しないサイクルにおいて、正確なクロック信号極性が確実に持続することが保証される。

図１０はクロック生成ユニットＣＧＵを示し、上記個々のモジュールがプログラム自在な自走クロックを生成するように組み合わされる。プライマリエッジ補間器が、連続する立ち上がりクロックエッジの位置およびＨｉｇｈ論理レベルのクロック信号のパルス長さを算出する。セカンダリエッジ算出器は、立ち下がりエッジの位置を導出する。位相イネーブルユニットがこの情報から位相イネーブルパターンを組み合わせ、位相オーバーレイユニット内では、アクティブにされた多相サイクルクロック信号が、所望のクロック信号である出力信号ＣＬＫＯＵＴを生成するために、ＯＲ演算を使用してＨｉｇｈ論理レベルのパルスと論理的に組み合わされる。

図１１は、４つの位相ＰＣＬＫ［０］〜ＰＣＬＫ［３］を使用したクロック信号オーバーレイについての波形を示し、図１１において、信号ＰＥＲＩＯＤ、ＤＵＴＹ、およびＴ＿ＬＥＮについての２進値が与えられている。図１１は、４つの位相のみを有する１つの多相マスタクロック信号を使用するクロック信号合成の一例を示しており、これは説明を簡素化するために選ばれたものである。なお、４つの位相間の分別のため、これよりも高い小数精度が補間器に要求されるが、これが平均的に生成される周波数の分解能を増加させるため好都合である。位相格子に合致しない位相位置は、次の低い位相へと丸められる。

上記理由によって実行されるこの丸め処理のため、規則的なジッタが、理想的な出力信号と実際の出力信号の比較から、図１２の結果のように導入される。このジッタのピーク値からピーク値までの量は、位相分解能に等しい。このジッタが、多相クロック信号の固有のジッタに加えられ、次式のようになる。
ｔ_{(jitter,CLKOUT)}＝ｔ_{(jitter,PCLK)}＋φ

マスタクロックサイクルのためのカウンタ（ｉ）の幅は、合成できる最大のクロックサイクル周期によって決定され、ここで最大クロックサイクル周期は、以下のとおり算出される。

したがって、必要とされるカウンタ精度ｉは、以下の通りとなり、

式中、
ｆ_CLKは、マスタクロックサイクルの周波数であり、
ｆ_CLKMINは、合成されるべき最小周波数である。

補間器の分解能が制限されているため、粒度Δｔ_CLKOUTの不連続なクロック周期のみが生成可能である。Δｔは、以下のとおり算出される。

周波数は、Δｆ_CLKOUTの不連続な刻みを使用して生成でき、より高い合成周波数については、可能な値の間の刻みがより大きくなり、次式のようになる。
Δｆ_CLKOUT＝ｆ_CLKOUT ²・Δｔ_CLKOUT

補間器に必要な小数分解能(fraction resolution)を決定するため、合成されるべき最大周波数を考慮する必要があり、補間器に必要な小数分解能ｋについて、次式が与えられる。

最大周波数が、マスタクロック信号周波数に等しいとき、ｋについての方程式は、次のとおり簡略化される。

一例として、３２の位相を有する周波数２５０ＭＨｚのマスタクロックを想定する。このマスタクロックに基づき、１．０ＭＨｚからマスタクロック周波数までの周波数範囲を含むクロックを、２０ｐｐｍの精度で生成する。この例について、次式が与えられる。

したがって、この例においては、補間器は、８つの整数ビットおよび１６の小数ビットを有する必要があり、すなわち合計２４個のビットを有する必要がある。

以下に、本発明のさらなる好ましい実施形態を説明する。多くの用途において、同期信号に対し所定の位相関係と所定の周波数関係とを含むクロック信号を生成することが望ましい。この典型的な一例が、アナログビデオインターフェイスのサンプルクロックである。この状況では、通常は水平同期信号がそれぞれのラインに供給される。ピクセル周波数は、このサンプルクロックの所定の整数倍である。同期信号とピクセルクロックとは、必ずしも位相が一致しておらず、位相もユーザによって設定できる必要がある。

ここに説明する実施形態によれば、まず最初に、エッジパターンを得るため同期信号内のエッジを決定する必要がある。このため、エッジ検出ユニットＥＤＵが設けられており、これが好ましい実施形態に従って図１３に示される。エッジ検出ユニットは、複数のラッチメモリ１６０へと供給される同期信号ＳＹＮＣを受け取る。ラッチメモリ１６０の各々は、クロック信号ＰＣＬＫ［］のうちの１つを受け取る。図３と同様、ここでも遅延要素１６２が設けられており、メモリ１６０から出力された信号を所定の遅延に従って遅延させ、それらを出力バッファ１６４へと渡すが、出力バッファ１６４は、さらにマスタクロック信号ＣＬＫを受け取る。出力バッファ１６４は、自身の出力に信号ＥＤＰ［］を供給する。多相クロック信号によって、同期信号内の信号変化の時間的位置を簡単に測定することができる。各マスタクロック信号サイクルについて、メモリ１６０で同期信号がすべてのクロック信号とともにラッチされ、このラッチされた結果が、遅延要素１６２を使用して時間的配置に整列させられる。遅延要素１６２は、例えば、図３で参照番号１１０によって示される要素と同じであってよい。

ラッチされたパターンは、供給された位相分解能を使用して、先行するマスタクロックサイクル内の信号の挙動を反映する。このパターンは、自走しているマスタクロック信号カウンタとともに、時刻スタンプを信号変更の発生に組み合わせることを可能にする。図１４に例として示したエッジ位置デコーダＥＰＤを使用し、エッジ検出ユニットＥＤＵが生成したエッジパターンを、所望の極性ＰＯＬを有するエッジに関して調べることができる。エッジ位置デコーダは、一方では、エッジパターン［］を受信し、他方では、極性を示す信号ＰＯＬを受け取る。図１４に示すエッジ位置関数は、正のエッジについてのみ検索するが、入力パターンの単純な反転を使用し、負のエッジを検索することもできる。スパイク抑制は、入力信号の時間的変化が所定のしきい値を下回る限りは、これらの入力信号の時間的変化を抑制する。これは、先行するサイクルの信号の波形が周知であることを必要とし、これは、レジスタ１６６によって保証される。ラッチ１６８および１７０を経由し、信号ＤＥＴまたはＰ＿ＤＥＴがそれぞれ出力される。

下記の表に、エッジ位置関数の一例を示す。

同期信号の連続するエッジの正確な時刻スタンプが知られるとすぐに、同期出力クロックのための適切なパラメータを、図１５に示すクロックパラメータ算出器ＣＰＣを使用して算出することができる。

同期エッジの測定は、３サイクル前に行なわれており、したがって、現在のカウント値を補正しなければならない。先行する同期イベントについての時刻スタンプが、Ｔ＿ＳＹＮＣとしてレジスタ１７２に記憶される。新しい同期イベントごとに、時刻スタンプ間の差、すなわち同期信号の周期が算出され、信号ＤＴ＿ＳＹＮＣとしてメモリ１７４に記憶される。さらに、フィルタ出力信号ＤＴ＿ＦＩＬＴを得るため、測定された周期が無限インパルス応答フィルタ１７６を使用してフィルタ処理される。これは、同期信号内のジッタに対する回路の感度を低減させる。

同期イベントの正確な位置（Ｔ＿ＳＹＮＣ）が、測定された同期周期と理想的な（フィルタ処理された）同期周期との間の差によって補正される。最初のクロック信号は、理想の（補正された）同期イベント時刻スタンプからの確定されたずれ（信号ＯＦＳＥＴ）とともに合成されなければならない。

フィルタ処理された同期周期（信号ＤＴ＿ＦＩＬＴ）は、合成するクロック信号の周期（信号ＰＥＲＩＯＤ）を決定するためにも使用される。これは、図１５にブロック１７８および１８０で示されているとおり、同期周期が、連続する同期イベント（信号ＳＡＭＰＬＥＳ）の間に生じる合成されたクロック信号の数によって分割されることによって、効果的に達成される。

図１５に示すクロック信号パラメータ算出器の回路を参照し、それが高いマスタクロック信号速度に最適化されていない点に注意すべきである。特に、２つの乗算器１８０および１８２がかなりの遅延を引き起こす。しかしながら、出力フリップフロップ１８４が後のサイクルにおいてそれらの結果をラッチすることができ、あるいはそれらをパイプライン処理することができる。同期周期が穏やかにしか変化しない用途においては、前の測定の信号ＤＴ＿ＦＩＬＴを、算出のためにより多くの時間を得るために使用することができる。サンプル（信号ＳＡＭＰＬＥＳ）の逆数は、ソフトウェア内で予め算出することができる。

同期周期を得るためのフィルタ１７６は、周期測定の手順を使用する種々の形態で構成することができる。必要なフィルタの種類は、用途および受信同期信号の安定性に大きく依存する。図１６は、ＩＩＲフィルタ１７６の一例を示し、以下の方程式に従って、フィルタ処理した測定値および現在の測定値の重み付け加算を実行するフィルタの簡単な構成を説明する。

測定された周期が、プログラム可能なしきい値ＴＨＲＥＳＨＯＬＤよりも大きく変化したとき、フィルタ１７６がすみやかに作動し、その結果、ジッタが抑制され、周波数変化が遅延なく追従されるようになる。

ここに説明した実施形態によれば、図６を使用して説明したプライマリエッジ補間器の代わりに、クロック信号同期のための新しいプライマリエッジ補間器ＰＥＩ２が使用される。回路は、時刻スタンプＰＨＡＳＥを受け取った時は常にプライマリエッジを生成し、次いで、新しいクロック信号周期へと切り替わる。この時刻スタンプが受け取られる前は、先行するクロック信号周期がアクティブである。さらに、連続するクロックエッジが信号ＰＨＡＳＥの値と比較される。時刻スタンプＰＨＡＳＥを受け取る直前に、より短いクロック周期が挿入されることを防止するために、そのようなエッジは除外される。なお、この同期可能位相エッジ補間器は、５０％の固定のデューティサイクルを有するクロック信号を生成することに注意すべきである。

図１７と図６との比較から分かるように、この新しい補間器によって、図６からの補間器によるものと同じ出力信号が生成され、続いてクロック信号ＣＬＫＯＵＴを生成するため、既述のユニットＳＥＣ、ＰＥＵ、およびＰＯＵへと供給される。

図１８は、上記実施形態による同期クロック信号生成ユニットＳＣＧＵの一例を示す。先の図において説明した各要素は、総合ユニットＳＣＧＵへと要約され、図１８においては、これらの各要素またはユニットのそれぞれの受信信号および出力信号が示されている。上記ブロックまたはユニットが、図１８に示すデジタル同期クロック生成器に組み合わされる。同期エッジが検出され、時刻スタンプが同期イベントに割り当てられる。続いて、同期イベント間の期間が算出される。この情報により、合成されるべきクロックのためのパラメータを決定することができる。これらのパラメータを知ることで、自走クロック生成器のための上記回路を、プライマリエッジ補間器の使用に関するわずかの変更とともに使用することができる。

いくつかの用途においては、合成されたクロック信号と完全に整列してジッタがない理想的な同期信号を再構成することがさらに求められる。これは、さらなる位相オーバーレイユニットを、デジタル処理とともに使用することによって達成される。同期時刻スタンプ、周期、およびサンプルオフセットを使用し、合成同期信号を他のクロックと同様に生成できる。

２つの同期イベント間のすべての時刻スタンプは固有でなければならず、したがって、補間器の整数精度は、最小の同期周波数によって決定される。

２つの同期イベントの間において、同期クロックは自走であり、このクロックは補間されたクロック周期の数と補間器の小数分解能との関数である位相誤差（Δｔ）に曝される。

小数補間精度は、以下のとおり決定できる。

一例として、グラフィクス用途を考える。ここで、ピクセルサンプルクロック（ＡＣＫＬ、２５．．．２１０ＭＨｚ）を、水平同期信号（ＨＳＹＮＣ、１５．．．１１５ｋＨｚ）から生成するものとし、３２の位相を有する２５０ＭＨｚのマスタクロックを使用する。次式が成り立つ。

したがって、エッジ補間器は、１５の整数ビットおよび１９の小数ビットを含む必要があり、すなわち合計３４個のビットを含む必要がある。

図１９は、本発明の一実施形態による任意のクロック合成のためのシステムのブロック図である。このシステムは、複数の任意のクロックを生成する（任意クロック合成）可能性をもたらす。

このシステムは、外部同期信号ＳＹＮＣ［］と、マスタクロック信号に基づいてＤＬＬ（図１）によって生成されたクロック信号ＰＣＬＫ［］とをそれぞれ受け取る、複数のエッジ検出ユニットＥＤＵを備える。エッジ検出ユニットＥＤＵの出力信号は、クロック算出回路ＣＣＣに供給され、クロック算出回路ＣＣＣは、さらにマスタクロックＣＬＫを受け取る。ＣＣＣは、マスタクロックカウンタＭＣＣを含む。ＣＣＣは、生成した出力信号を複数の位相オーバーレイユニットＰＯＵへ出力し、位相オーバーレイユニットＰＯＵが、これらの信号ならびにクロック信号ＰＣＬＫ［］に基づいて、所望のクロック信号ＣＬＫＯＵＴ［］（１つまたは複数）を生成する。

このより一般的なアプローチによれば、同じ多相クロック信号ＣＬＫによって任意の数のクロックＣＬＫＯＵＴ［］を合成でき、クロック出力の時間的経過は、任意の数の同期信号ＳＹＮＣ［］に依存できる。この実施形態においては、マスタクロックサイクルごとに増加するマスタクロックカウンタＭＣＣが設けられ、これにより、共通時間基準システムが構成される。この基準を使用することによって、時刻スタンプを、クロック生成システム全体内におけるすべての実際のイベント、あるいはすべての仮想のイベント（例えば、立ち上がりまたは立ち下がりエッジ）にさえも関連付けることができる。離散的なマスタクロックイベント間のイベントの時間的位置を表現するため、ほぼ無制限の精度を有する小数を使用できる。

時刻スタンプが、外部同期イベントの立ち上がりエッジおよび立ち下がりエッジに関連付けられる一方で、潜在的に複雑かつ不規則なクロック信号のエッジ位置に関連付けられる。抽象的な用語「時刻スタンプ」が、イベントの演算処理を可能にする。これによって任意のクロック形状を算出することができ、互いに所定の関係を有し、さらに外部イベントに対して所定の関係を有しているクロック信号を、容易に生成することができる。

以下に、図２０および図２１を使用して、本発明のさらなる実施形態を説明する。この実施形態によれば、スペクトル拡散クロック信号合成が実行される。生成されたクロック信号の周期は、デジタルレンジにおいて簡潔な方法で変調できる。図２０に示すように、合成クロック信号周期を定義可能な増分を使用して２つの極値の間で変化させるために機能する回路が設けられる。図２０に示す回路はスペクトル拡散補間器であり、入力信号として、クロック信号ならびに範囲を示す信号ＲＡＮＧＥ、傾斜を示す信号ＳＬＯＰＥ、および平均値を示す信号ＭＥＡＮを受け取る。生成された各クロックサイクルの後、周期は上限（ＭＥＡＮ＋ＲＡＮＧＥ）に達するまで周期デルタ値（ＳＬＯＰＥ）だけ増分される。上限に達した後、現在のクロック周期が下限（ＭＥＡＮ−ＲＡＮＧＥ）に達するまで再び増分される。これがサイクルにおいて繰り返され、図２１に示したスイープ性能が得られる。

周波数が時間に対して非線形な変化を示しているが、これは変調範囲が小さい場合（ＲＡＮＧＥ≪ＭＥＡＮ）であり、この変化がほぼ線形である場合、以下の数式が成り立つ。

図２２を使用し、本発明の方法および本発明の装置の考えられる構成を、モジュラー構成についてさらに詳細に説明する。デジタルクロック信号合成は、モジュラーアプローチを使用すると最も良好に実現できる。ＤＬＬ回路１０６、位相オーバーレイユニットＰＯＵ、およびエッジ検出ユニットＥＤＵは、それらのカスケード配置を可能にするため、互いに整列されるべきである。ＤＬＬ回路１０６は遅延要素のために多相クロック信号および制御電圧を供給する。すべてのモジュールは共通の電源レールを使用する。

多相クロック信号および遅延制御電圧について最大負荷が存在し、その結果、複数の位相オーバーレイユニットＰＯＵおよびエッジ検出ユニットＥＤＵを接続するため、リカバリユニットＲＵを挿入することができる。さらに、ＤＬＬ１０６の反対側に追加のモジュールを設けることができる。

位相オーバーレイユニットＰＯＵおよびエッジ検出ユニットＥＤＵは、基本的にデジタルユニットであるが、正確な遅延制御のために、アナログ設計ルールに従ってＤＬＬ回路１０６を適切に調節するのが好都合である。

Claims (19)

1. 所定のクロック信号特性（ＰＥＲＩＯＤ、ＤＵＴＹ、ＰＨＡＳＥ）を有するクロック信号（ＣＬＫＯＵＴ）を生成するための方法において、
   （ａ）マスタクロック信号（ＣＬＫ）に対して実質的に同じ周波数とそれぞれ異なる位相関係（φ）とを有する複数のクロック信号（ＰＣＬＫ［ｎ−１：０］）を供給するステップと、
   （ｂ）制御信号（ＰＥＮ［］）を供給するステップであって、上記制御信号は複数のイネーブル信号（ＰＥＮ［ｎ−１：０］）を含み、上記複数のクロック信号（ＰＣＬＫ［］）の各々について上記イネーブル信号（ＰＥＮ［］）を１個ずつ上記マスタクロック信号と同期して供給し、かつ各イネーブル信号（ＰＥＮ［］）と関連する各クロック信号の所定のクロックパルスとが整列するように各イネーブル信号（ＰＥＮ［］）を個々に遅延させるステップと、
   （ｃ）上記制御信号に基づき、供給された上記複数のクロック信号（ＰＣＬＫ［］）から所定のクロックパルスを選択するステップと、
   （ｄ）上記選択されたクロックパルスを組み合わせて上記クロック信号（ＣＬＫＯＵＴ）を生成するステップと、を含む方法。
2. 上記ステップ（ｂ）において、上記選択されたクロック信号（ＰＣＬＫ）のＨｉｇｈ論理レベルのパルスを組み合わせて、Ｈｉｇｈ論理レベルでかつ所定のパルス継続時間を持つパルスを有する上記クロック信号（ＣＬＫＯＵＴ）を生成することを特徴とする、請求項１に記載の方法。
3. 上記供給された制御信号（ＰＥＮ）に応じて、Ｈｉｇｈ論理レベルの個々のパルスの継続時間と、Ｌｏｗ論理レベルの個々のパルスの継続時間と、生成される上記クロック信号（ＣＬＫＯＵＴ）のパルス列の形状とが制御されることを特徴とする、請求項１または２に記載の方法。
4. Ｈｉｇｈ論理レベルのパルスの最短の継続時間は、上記マスタクロック信号（ＣＬＫ）のＨｉｇｈ論理レベルのパルスの継続時間によって決定され、Ｌｏｗ論理レベルのパルスの最短の継続時間は、上記複数のクロック信号（ＰＣＬＫ［ｎ−１：０］）の位相分解能によって決定されることを特徴とする、請求項１〜３のいずれか１項に記載の方法。
5. 所定の周波数および所定のデューティサイクルを有する周期的なクロック信号を生成するため、上記ステップ（ｂ）は、イネーブル信号のシーケンス（ＰＥＮ）を供給するステップを含むことを特徴とする、請求項１〜４のいずれか１項に記載の方法。
6. 上記イネーブル信号のシーケンス（ＰＥＮ）を供給するステップは、
   −生成される上記クロック信号における立ち上がりエッジの位置を決定するステップと、
   −上記立ち上がりエッジの位置に基づき、生成される上記クロック信号における立ち下がりエッジの位置を決定するステップと、
   −上記立ち上がりエッジの位置および立ち下がりエッジの位置に基づいて、上記イネーブル信号のシーケンス（ＰＥＮ）を生成するステップとを含むことを特徴とする、請求項５に記載の方法。
7. 生成されるクロック信号（ＣＬＫＯＵＴ）は、同期信号（ＳＹＮＣ）に対し所定の位相と周波数関係とを有し、
   上記立ち上がりエッジの位置を決定する前に、
   −上記同期信号（ＳＹＮＣ）における信号状態の変化を検出してエッジパターンを生成するステップと、
   −上記エッジパターンにおいて所定の極性（ＰＯＬ）を有するエッジを決定するステップと、
   −上記同期信号（ＳＹＮＣ）の決定されたエッジに基づき、生成される上記同期クロック信号の周期および位相を決定するステップとを含むことを特徴とする、請求項６に記載の方法。
8. スペクトル拡散クロック信号を得るため、上記生成されたクロック信号（ＣＬＫＯＵＴ）の周期が変調され、
   生成されたクロック信号サイクルの各々の後に、
   −上限に到達するまで上記周期を所定の値ずつ増加させるステップと、
   −下限に到達するまで上記周期を所定の値ずつ減少させるステップと、
   −上記増加および減少を周期的に繰り返すステップとを含むことを特徴とする、請求項１〜７のいずれか１項に記載の方法。
9. 上記クロック信号を生成する際、１つまたは複数の時刻スタンプが生成されることを特徴とする、請求項１〜８のいずれか１項に記載の方法。
10. 上記生成されたクロック信号の立ち上がりエッジおよび／または立ち下がりエッジにおいて時刻スタンプが生成されることを特徴とする、請求項９に記載の方法。
11. 上記マスタクロック信号に基づき、１つまたは複数の外部同期信号および／または上記生成されたクロック信号に関連付けられた１つまたは複数の時刻スタンプが生成されることを特徴とする、請求項９または１０に記載の方法。
12. 上記生成されたクロック信号の１つまたは複数のエッジと、上記外部同期信号のエッジとの間の関係は、これらの信号に関連付けられた時刻スタンプに基づいて決定されることを特徴とする、請求項１１に記載の方法。
13. 上記ステップ（ａ）で供給されるクロック信号に基づき、複数の独立したクロック信号が生成されることを特徴とする、請求項１〜１２のいずれか１項に記載の方法。
14. 所定のクロック信号特性（ＰＥＲＩＯＤ、ＤＵＴＹ、ＰＨＡＳＥ）を有するクロック信号（ＣＬＫＯＵＴ）を生成するための装置において、
    マスタクロック信号（ＣＬＫ）に対して実質的に同じ周波数とそれぞれ異なる位相関係（φ）とを有する複数のクロック信号（ＰＣＬＫ［ｎ−１：０］）を供給するための多相クロック生成器（１０６）と、
    制御信号（ＰＥＮ［］）を受け取り、この制御信号に基づいて、供給された上記複数のクロック信号（ＰＣＬＫ［］）から所定のクロックパルスを選択し、上記選択されたクロックパルスを組み合わせて上記クロック信号（ＣＬＫＯＵＴ）を生成する位相オーバーレイユニット（ＰＯＵ）と、を備え、
    上記制御信号は複数のイネーブル信号（ＰＥＮ［ｎ−１：０］）を含み、上記複数のクロック信号（ＰＣＬＫ［］）の各々について上記イネーブル信号（ＰＥＮ［］）が１個ずつ上記マスタクロック信号と同期して供給され、かつ各イネーブル信号（ＰＥＮ［］）と関連する各クロック信号の所定のクロックパルスとが整列するように各イネーブル信号（ＰＥＮ［］）は個々に遅延されることを特徴とする装置。
15. 生成される上記クロック信号における立ち上がりエッジの位置を決定するためのプライマリエッジ補間器（ＰＥＩ；ＰＥＩ２）と、
    上記立ち上がりエッジの位置に基づき、生成される上記クロック信号における立ち下がりエッジの位置を決定するためのセカンダリエッジ算出器（ＳＥＣ）と、
    上記立ち上がりエッジの位置および立ち下がりエッジの位置に基づき、イネーブル信号のシーケンスを生成するための位相イネーブルユニット（ＰＥＵ）と、を備えることを特徴とする請求項１４に記載の装置。
16. 生成される上記クロック信号は同期信号（ＳＹＮＣ）に対し所定の位相と周波数関係とを有し、
    エッジパターンを生成するため、上記同期信号（ＳＹＮＣ）における信号状態の変化を検出するためのエッジ検出ユニット（ＥＤＵ）と、
    上記エッジパターンにおいて所定の極性（ＰＯＬ）を有するエッジを決定するためのエッジ位置デコーダ（ＥＰＤ）と、
    上記決定された同期信号（ＳＹＮＣ）のエッジに基づき、生成される上記同期クロック信号の周期および位相を決定するためのクロックパラメータ算出器（ＣＰＣ）とを備えることを特徴とする、請求項１５に記載の装置。
17. スペクトル拡散クロック信号を得るため、上記生成されたクロック信号の周期が変調され、
    生成されたクロック信号サイクルのそれぞれの後で、上限に到達するまで上記周期を所定の値ずつ増加させ、下限に到達するまで上記周期を所定の値ずつ減少させるスペクトル拡散補間器を備えることを特徴とする、請求項１４〜１６のいずれか１項に記載の装置。
18. １つまたは複数の時刻スタンプを生成するための手段（ＣＣＣ）を備える、請求項１４〜１７のいずれか１項に記載の装置。
19. 上記１つまたは複数の時刻スタンプを生成するための手段（ＣＣＣ）は、マスタクロック（ＣＬＫ）を受け取りかつマスタクロックカウンタ（ＭＣＣ）を有するクロック算出回路（ＣＣＣ）を含み、上記クロック算出回路（ＣＣＣ）は、マスタクロック信号に基づいて、１つまたは複数の外部同期信号（ＳＹＮＣ［］）および／または生成されたクロック信号（ＣＬＫＯＵＴ）に関連付けられた１つまたは複数の時刻スタンプを生成することを特徴とする、請求項１８に記載の装置。

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