[go: up one dir, main page]

CN102109868B - 电压调节电路 - Google Patents

电压调节电路 Download PDF

Info

Publication number
CN102109868B
CN102109868B CN201010587419.3A CN201010587419A CN102109868B CN 102109868 B CN102109868 B CN 102109868B CN 201010587419 A CN201010587419 A CN 201010587419A CN 102109868 B CN102109868 B CN 102109868B
Authority
CN
China
Prior art keywords
threshold value
value device
control signal
drop
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201010587419.3A
Other languages
English (en)
Other versions
CN102109868A (zh
Inventor
P·普拉哈特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ARM Ltd
Original Assignee
Advanced Risc Machines Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Risc Machines Ltd filed Critical Advanced Risc Machines Ltd
Publication of CN102109868A publication Critical patent/CN102109868A/zh
Application granted granted Critical
Publication of CN102109868B publication Critical patent/CN102109868B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)

Abstract

本发明提供一种电压调节电路，其包含将电源电压节点连接到输出电压节点的上拉p型阈值器件，该上拉p型阈值器件被配置成根据控制信号关断。下拉栈将输出电压节点连接到参考电压节点，该下拉栈包含串联连接的下拉p型阈值器件和下拉n型阈值器件。反相器被配置成从输出电压节点接收输入且被配置成产生断开信号，其中该下拉n型阈值器件被配置成根据该控制信号接通且该下拉p型阈值被配置成根据该断开信号关断。

Description

电压调节电路
技术领域
本发明涉及电压调节电路。更具体而言，本发明涉及使用连接在电源电压(supply voltage)和参考电压之间的上拉和下拉阈值器件提供与电源电压相关的输出电压，所述阈值器件根据控制信号进行切换。
背景技术
已知提供连接在电源电压节点和参考电压节点之间以产生输出电压和中间输出电压节点的电压调节电路，其中电压调节电路的阈值器件根据控制信号进行切换。这使得输出电压电平能够根据控制信号进行控制。其中可以使用这种电压调节电路的一个环境是在为存储器阵列的位单元(bitcell)提供电源电压的背景中。示例性已知位单元在图1A中被示意性示出。位单元10包含反向耦合的反相器12和14，它们使得能够在每个位单元节点16和18保持逻辑值。在所示的示例中，在位单元节点16保持逻辑值“1”而在位单元节点18保持逻辑值“0”。每个位单元反相器12和14由位单元电源电压VDDCE供电且连接到参考电压VSSE。位单元10经由传输门20和22连接到位线BL和NBL，每个传输门由字线信号WL控制。
在用先进处理技术的这种位单元(其例如可以是SRAM单元)中可能出现的问题在于：当位单元正以当代集成电路中希望的低操作电压操作时，可能难以在正保持原先存储的逻辑值“1”的位单元节点写入逻辑“0”。参考图1B进一步示出该问题的发生，图1B示意性示出保持逻辑值“1”的位单元节点16。为了把该值重写为逻辑值“0”，字线产生电路30使控制传输门20的字线信号WL有效(assert)，以便经由字线BL对位单元节点16进行放电。然而，当传输门20相对弱时，传输门20可能难以克服位单元内的上拉器件24。
该问题的已知解决方案是在写过程中临时降低位单元电源电压VDDCE以便使位单元上拉器件24更弱且更容易克服。假设这种存储器阵列典型地针对其操作利用各种自定时信号，常用方法是产生用于下拉位单元电源电压VDDCE的自定时脉冲。然而，必须提供额外的控制电路以产生可以相对于存储器阵列中的主自定时路径偏离(skew)的该自定时脉冲。而且，当下拉位单元电源电压时，必须确保不允许位单元电源电压下降得太低，因为否则位单元内容(具体而言，共享该位单元电源电压的其他位单元的内容)可能遭到破坏。另外，存在与下降到必要程度以下的位单元电源电压相关联的功率和循环时间(cycle time)开销。此外，位单元电源电压的下降速度中的可变性(由于工艺、温度变化等)意味着当产生用于下拉的自定时脉冲时，需要保留额外的余量(margin)以确保可靠的操作，而不管这些变化如何。这些因素使得难以提供将在期望的工艺、温度、脉冲宽度和位单元列尺寸变化的全部范围上工作的单个电路。
因此，将希望的是提供一种用于提供这种电压调节电路的改善技术。
发明内容
从第一方面看，本发明提供电压调节电路，该电压调节电路包含：上拉p型阈值器件，将电源电压节点连接到输出电压节点，所述上拉p型阈值器件被配置成根据控制信号关断；下拉栈，将所述输出电压节点连接到参考电压节点，所述下拉栈包含串联连接的下拉p型阈值器件和下拉n型阈值器件；以及反相器，被配置成从所述输出电压节点接收输入且被配置成产生断开(cut-off)信号，其中所述下拉n型阈值器件被配置成根据所述控制信号接通且所述下拉p型阈值器件被配置成根据所述断开信号关断。
因此，提供电压调节电路，其中输出电压节点经由根据控制信号关断的上拉p型阈值器件而连接到电源电压节点，换句话说，当控制信号无效(not asserted)时，上拉p型阈值器件接通且导致输出电压节点被上拉到由电源电压节点提供的电压。输出电压节点也经由下拉栈连接到参考电压节点，该下拉栈包含串联连接的下拉p型阈值器件和下拉n型阈值器件。下拉n型阈值器件也根据控制信号进行切换，被配置成根据控制信号接通。因此，当控制信号有效时，下拉n型阈值器件接通且上拉p型阈值器件关断，导致输出电压节点处的电压被拉下到参考电压节点的电压。
然而，下拉栈也包含被配置成根据断开信号关断的下拉p型阈值器件，该断开信号由接收来自输出电压节点的电压作为其输入的反相器产生。因此，当控制信号有效且输出电压节点开始下降时，反相器产生相应上升的断开信号。最终，上升的断开信号导致下拉栈中的下拉p型阈值器件关断，使输出电压节点与参考电压节点隔离且防止输出电压节点处提供的电压的进一步下降。
尤其有益的是下拉栈中的下拉p型阈值器件的切换依赖于输出电压节点处的电压而不是例如依赖于控制信号的定时，因为这意味着电压调节电路不像(in the manner that)自定时电路那样对诸如工艺和温度变化的因素敏感。而且，下拉栈中使用p型阈值器件使得能够提供来自输出电压节点的快速反馈信号，避免对在(如正常可能预期在这种下拉栈中使用的)n型阈值器件用于这种反馈切换器件的情况下将要求的额外反相级的需要。另外，下拉栈中包括p型阈值器件意味着输出电压的下降速度将在它接近p型阈值器件的阈值电压时减小。缓慢下降有利于反馈环路的控制。然而，也应当注意，p型阈值器件用作断开器件也使得该器件能够更快速地关断，因为其源电压(即，输出电压节点处的电压)正在下降而其栅电压(即，断开信号)同时正在上升。照此，该器件的Vsg比n型阈值器件(其源固定到地)的情况下降得更快。
可以以多种方式提供反相器，但是在一个实施例中，所述反相器包含在所述电源电压节点和所述参考电压节点之间串联连接的另一p型阈值器件和另一n型阈值器件，所述另一p型阈值器件将所述电源电压节点连接到断开节点而所述另一n型阈值器件将所述断开节点连接到所述参考电压节点，其中所述另一p型阈值器件被配置成在来自所述输出电压节点的所述输入低于阈值电压时接通，所述另一n型阈值器件被配置成根据所述控制信号的反相版本(version)接通，且所述断开信号被提供在所述断开节点。
因此，反相器基本由另一p型阈值器件提供，该p型阈值器件在来自输出电压节点的输入为高(阈值电压之上)时关断而在来自输出电压节点的输入较低(阈值电压之下)时接通。同时，另一n型阈值器件根据控制信号的反相版本将断开节点连接到参考电压节点，意味着当控制信号无效(且反相版本因此有效)时，断开节点处的电压被下拉到参考电压。相反，当控制信号有效(且控制信号的反相版本因此无效)时，另一n型阈值器件关断且允许断开节点处的电压被另一p型阈值器件控制。因此，提供动态反相器，其通过在控制信号关断时使断开节点与参考电压节点隔离而避免静态电流泄露。
电压调节电路可以被实施在很多背景中，但是有利地，所述输出电压节点为至少一个存储器位单元提供位单元电源电压。这是由于这样的事实：尽管(例如在写过程期间)减小存储器位单元的位单元电源电压是有用的，但是必须不允许位单元电源电压降得太低，因为这将冒着破坏位单元内容的风险。提供的电压调节电路在用于至少一个存储器位单元的位单元电源电压的背景中是更加有益的，因为电压调节电路不像与用于下拉输出电压的自定时脉冲相关的布置那样对工艺、温度、脉冲宽度和位单元列尺寸变化敏感。
在为至少一个存储器位单元提供位单元电源电压的背景中，由电压调节电路提供的输出电压的临时下拉可以以许多方式使用，具体而言在一个实施例中所述控制信号被配置成在所述至少一个存储器位单元的写过程期间有效。例如，在存储器位单元的写过程期间，位单元电源电压的临时减小可以通过临时弱化连接到位单元中位单元电源电压的上拉器件来辅助写过程，因而使得更容易克服和“重写”与该上拉器件相关联保持的值。
在一个这种实施例中，电压调节电路还包含被配置成根据写过程控制信号产生所述控制信号的控制信号产生电路，其中所述控制信号产生电路被配置成响应于功率选通(gating)信号使所述控制信号有效，而不管所述写过程控制信号如何。因此，功率选通信号确保上拉p型阈值器件关断且下拉n型阈值器件接通，使输出电压节点保持低值因而减小位单元泄露。尽管通过以这种方式使能电压调节电路中从输出电压节点到参考电压节点的路径将消耗一些功率，但是如果存储器位单元旨在对于相对长的时间段不起作用(inactive)，则这种折衷将是值得的。相反，如果存储器位单元仅需要对于相对短的时间段不起作用，则这种折衷可能不大值。
在一个这种实施例中，所述输出电压节点为多个存储器位单元提供所述位单元电源电压，且所述写过程控制信号包含被配置成在所述多个存储器位单元之间进行选择的复用器信号和写屏蔽控制信号。因此，可以为(例如在较大存储阵列内以模块化方式提供的)很多存储器位单元提供位单元电源电压且可以提供复用器信号以在存储器位单元之间进行选择(例如选择模块内一组存储器位单元)。功率选通信号使得这些写过程控制信号能够被重载(override)且因而减小位单元泄露。
在一个实施例中，所述至少一个存储器位单元是至少一个SRAM存储器位单元。例如，SRAM存储器位单元可以受益于如上所述的位单元电源电压的“写辅助”减少。要理解，尽管SRAM位单元通常是6晶体管单端口位单元，但是本发明的技术不限于此且可应用于具有其他数目的晶体管的所有单端口或者双端口位单元。
在一个实施例中，所述输出电压节点为一列存储器单元提供位单元电源电压。电压调节电路可能在为一列存储器位单元提供位单元电源电压的背景中尤其有益，因为当列中的一个存储器位单元正被写入时该列中的其他存储器位单元必须保持它们的内容不受在所选位单元上进行的写过程的影响。可靠地防止位单元电源电压下降得太低确保了其他位单元的内容得到保护。
在一个实施例中，所述反相器的切换阈值被配置为使得在所述控制信号有效之后所述断开信号导致所述下拉p型阈值器件在所述控制信号失效(deassert)之前关断。因此，在控制信号有效和然后失效之间的周期期间，已经达到反相器的切换阈值，使得所得到的断开信号导致下拉p型阈值器件关断且因而防止输出电压的进一步下降。因此，电压调节电路可以被配置成使得输出电压的下降在控制信号有效的周期期间受到限制。
当反相器由另一p型阈值器件和另一n型阈值器件提供时，在控制信号有效的周期期间输出电压的下降的这种限制可以由所述另一p型阈值器件的切换阈值提供，该所述另一p型阈值器件被配置成使得在所述控制信号有效之后所述断开信号导致所述下拉p型阈值器件在所述控制信号失效之前关断。
在一个实施例中，所述反相器的切换阈值被配置成使得所述断开信号导致所述下拉p型阈值器件在达到来自所述输出电压节点的所述输入的阈值电压时关断。因此，反相器可以被布置为防止输出电压节点处的电压下降到该阈值电压之下。要意识到，尽管可能针对在已知条件下操作的特定公知电路预先定义该阈值电压，但是一般而言，反相器的切换阈值将依赖于诸如电源电压、环境温度等因素且因此可以不由系统设计者预先定义。
在由另一p型阈值器件和另一n型阈值器件提供反相器的实施例中，所述另一p型阈值器件的切换阈值可以被配置为使得所述断开信号导致所述下拉p型阈值器件在达到来自所述输出电压节点的所述输入的所述阈值电压时关断。如上所述，要意识到，尽管可以针对在已知条件下操作的特定公知电路预先定义该阈值电压，但是一般而言，另一p型阈值器件的切换阈值将依赖于诸如电源电压、环境温度等因素且因此可以不由系统设计者预先定义。
要明白，可以使用很多技术来提供p型和n型阈值器件，但是在一个实施例中，所述上拉p型阈值器件和所述下拉p型阈值器件是PMOS阈值器件且所述下拉n型阈值器件是NMOS阈值器件。类似地，在一个实施例中，所述另一p型阈值器件是PMOS阈值器件且所述另一n型阈值器件是NMOS阈值器件。
在一个实施例中，所述上拉p型阈值器件大于所述下拉n型阈值器件和所述下拉p型阈值器件。尽管下拉n型阈值器件和下拉p型阈值器件可以被有利地以所提供工艺的最小尺寸(即，在给定工艺尺度的给定集成电路中被定制为该工艺尺度的下限)配置，但如果上拉p型阈值器件较大(例如大一个量级)则是有利的，因为这使得输出电压能够在控制信号失效时朝电源电压快速上拉。
从第二方面看，本发明提供包含根据第一方面的电压调节电路的存储器件。
从第三方面看，本发明提供电压调节电路，该电压调节电路包含：上拉p型阈值装置，用于将电源电压节点连接到输出电压节点，所述上拉p型阈值装置被配置成根据控制信号关断；下拉栈装置，用于将所述输出电压节点连接到参考电压节点，所述下拉栈装置包含串联连接的下拉n型阈值器件和下拉p型阈值器件；以及反相装置，用于从所述输出电压节点接收输入且产生断开信号，其中所述下拉n型阈值器件被配置成根据所述控制信号接通且所述下拉p型阈值器件被配置成根据所述断开信号关断。
尽管参考为下降的输出电压提供断开来描述了本发明的上述方面和实施例，但是应当注意，本发明的技术同样可应用于互补布置，即为上升的输出电压提供断开的布置。因此，从第四方面看，本发明提供电压调节电路，该电压调节电路包含：下拉n型阈值器件，将参考电压节点连接到输出电压节点，所述下拉n型阈值器件被配置成根据控制信号切换；上拉栈，将所述输出电压节点连接到电源电压节点，所述上拉栈包含串联连接的上拉p型阈值器件和上拉n型阈值器件；以及反相器，被配置成从所述输出电压节点接收输入且被配置成产生断开信号，其中所述上拉p型阈值器件被配置成根据所述控制信号切换且所述上拉n型阈值器件被配置成根据所述断开信号切换。
附图说明
将参考附图中示出的实施例，仅以举例的方式进一步描述本发明，在附图中：
图1A示意性示出已知存储器位单元，而图1B示意性示出在向保持逻辑“1”的位单元节点写入逻辑“0”中涉及的该已知存储器位单元的子部件；
图2示意性示出根据一个实施例的电压调节电路；
图3示意性示出根据一个实施例的电压调节电路；
图4A示意性示出一个实施例中以模块化列布置的存储器位单元阵列以及相关存取控制电路；
图4B示意性示出用于诸如图4A中示出的存储器位单元阵列的控制信号和反相控制信号的产生；
图5A和5B示意性示出根据一个实施例的电压调节电路中的各种信号的时间变化；
图6示意性示出根据一个实施例的电压调节电路；
图7示意性示出根据一个实施例的电压调节电路和相关控制信号产生电路；以及
图8示意性示出图7中示意性示出的电压调节电路中的各种信号的模拟。
具体实施方式
图2示意性示出根据一个实施例的电压调节电路。电压调节电路100包含串联连接在电源电压节点(VDDCE)和参考电压节点(VSSE)之间的两个p型阈值器件102、104以及一个n型阈值器件106。上拉p型阈值器件102是由控制信号CTL控制的PMOS晶体管且(根据控制信号CTL)把电源电压节点VDDCE连接到输出电压节点(VDDC)。下拉p型阈值器件104和下拉n型阈值器件106形成将输出电压节点VDDCE连接到参考电压节点VSSE的下拉栈。下拉p型阈值器件104是根据断开信号(CUTOFF)控制的PMOS晶体管且下拉n型阈值器件106是也由控制信号CTL控制的NMOS晶体管。反相器108从输出电压节点(VDDC)接收其输入且产生控制下拉PMOS 104的断开信号CUTOFF。
在设定阶段控制信号CTL无效，使得NMOS 106关断且PMOS 102接通。因此，PMOS 102把输出节点连接到电源节点，且VDDC被上拉到VDDCE。而且，反相器108的输入处的VDDC的高值导致CUTOFF信号的低值以接通PMOS 104，但是VDDC和VSSE之间的路径当然被关断的NMOS 106阻隔。
在操作中，控制信号CTL有效，切断PMOS 102且导通NMOS 106。因此，VDDC下降，被下拉到VSSE。反相器108的输入处的VDDC的该下降值然后在某一时刻经过反相器108的切换阈值，且信号CUTOFF有效。断开信号的有效关断PMOS 104，防止VDDC向VSSE的进一步下降。p型阈值器件用作断开器件(PMOS 104)意味着该器件可以快速关断(比在此位置处的相应NMOS器件更快速)，因为其源电压(即输出电压节点处的电压)正在下降而其栅电压(即断开信号)同时正在上升。照此，该p型器件的Vsg比n型阈值器件(其源固定到地)的情况下降得更快。反相器108的切换阈值被最有用地配置为使得在控制信号CTL有效的周期期间断开信号CUTOFF将导致PMOS 104在控制信号CTL失效之前关断。
图3示意性示出一个实施例中的电压调节电路120，其中输出电压节点VDDC为存储器阵列中的存储器位单元提供位单元电源电压。如图3中可以看出，PMOS晶体管102、104和NMOS晶体管106如参考图2所描述的那样以相同的方式连接在电源电压节点VDDCE和参考电压节点VSSE之间。然而，在图3示意性示出的实施例中，静态反相器108被包含PMOS晶体管122和NMOS晶体管124的动态反相器所代替。PMOS晶体管122根据输出电压节点处的电压进行切换，而NOMS晶体管124根据控制信号CTL的反向版本即NCTL进行切换。
类似于参考图2描述的实施例，在图3中示意性示出的实施例中，在设定阶段，控制信号失效(CTL＝0)且因此其反相版本有效(即NCTL＝1)。因此，NMOS 124导通且在断开节点126处的电压经由NMOS 124放电。断开信号的低值接通PMOS 104，但是到VSSE的路径由于CTL＝0切断NMOS106这一事实而自然被阻隔。同时，CTL的低值接通PMOS 102且输出节点处的VDDC被上拉到电源节点处的VDDCE。
在电压调节电路120为其提供输出电压VDDC作为位单元电源电压的存储器位单元之一的写过程期间，相应的写过程控制信号(下面参考图4A、4B、5A和5B更详细地描述)导致控制信号CTL有效且其反相版本NCTL失效。因此，PMOS 102关断且NMOS接通，导致VDDC开始通过PMOS 104和NMOS 106放电。同时，NCTL的失效关断NMOS 124，释放CUTOFF且允许其浮空。因为CUTOFF原先保持为低，PMOS 104暂时保持接通。然后，当VDDC下降时，PMOS 122开始导通且将断开节点126处的电压朝VDDCE上拉。当VDDC下降且CUTOFF上升时，PMOS 104开始切断且VDDC的下拉减缓。最终，PMOS 104切断，VDDC的下降停止，且VDDC保持浮空，CUTOFF被拉高。这样，位单元电源电压VDDC响应于控制信号CTL的有效被下拉，但是该下拉在某一电平之后自动断开。可以通过选择PMOS 122的切换阈值来确定这种断开何时发生。下面参考图5A和5B讨论图3中的各个信号的相关定时。最后，一旦CTL失效，VDDC通过PMOS 102再次上拉到VDDCE(而同时，通过NMOS 106到VSSE的路径由于NMOS 106关断而禁用)。为了使得VDDC的这种上拉快速地发生，PMOS 102典型地尺寸定制为比电压调节电路中的其他PMOS/NMOS器件大。例如，在所示出的实施例中，PMOS 102的尺寸为1μm，而PMOS器件104和122以及NMOS器件106和124的尺寸为0.104μm。CTL的失效对应于NCTL的有效，这接通NMOS 124以将断开节点126放电到VSSE。
参考图4A和4B进一步示出图3中示意性示出的为存储器阵列的存储器位单元提供位单元电源电压的电压调节电路120的背景。图4A示意性示出存储器阵列200及其相关控制电路205。存储器阵列200包含4个位单元模块210、212、214和216。每个模块包含4列位单元(见模块210中示意性示出的位单元列0-3)。在存储阵列200的写过程期间，写屏蔽控制信号WEN(0-3)提供模块210、212、214和216之间的选择机制，而复用器HDREN信号在给定模块中的位单元列之间进行选择。也提供功率选通信号PG，它使得写过程控制信号被重载且因而使存储器阵列200的存储器位单元保持低功率状态。存储器控制电路205产生控制信号CTL(及其反相版本NCTL)从而为每个位单元列适当地提供位单元电源电压VDDC。因此，电压调节电路将被发现在控制电路205内，针对需要的每个单独VDDC位单元电源被重复。图中，示意性示出被提供到模块214的VDDC[2](为该模块内的位单元列2提供位单元电源)。
参考图4B示出存储器控制电路205中的控制信号CTL和NCTL的产生。注意，CTL和NCTL中的每一个被提供为4个位值，每个位值控制每个模块中的位单元列之一。对于待写入的给定位单元列中的存储器位单元，针对该列的相应复用器信号HDREN以及针对该模块的写屏蔽控制信号WEN必须有效。当然，功率选通信号PG也必须无效。对应于特定位单元列和模块的HDREN和WEN的组合使相应NCTL信号失效且使相应CTL信号有效。然而注意，功率选通信号具有重载WEN和HDREN以迫使NCTL失效且使CTL有效的能力。
在图5A和5B中给出诸如图3中示出的电压调节电路中的信号的相对定时。图5A和5B表示相同的时标，图5A和5B之间的信号分隔仅为了说明清晰。图5A和5B中给出的示例性信号对应于诸如参考图4A和4B中描述的模块化实施例中的第四位单元列(位单元列3)。在图5A中，可以看出，HDREN[3]的有效导致NCTL[3]失效且导致CTL[3]有效。相应的位单元电源电压VDDC[3]然后开始下降，而断开信号CUTOFF[3]开始上升。最终，CUTOFF[3]的上升值关断下拉PMOS晶体管(例如图3中的PMOS 104)，防止VDDC[3]进一步下降。在写过程结束时，HDREN[3]失效，导致NCTL[3]重新有效且导致CTL[3]失效。因此，VDDC[3]再次快速上拉，而CUTOFF[3]被下拉回到VSSE的值。
尽管上面描述的实施例牵涉到在断开该下降之前下拉输出电压VDDC，但是本发明的技术同样可应用于其中上升电压信号被调节即防止其上升得太多的互补实施例。这种示例性实施例在示出电压调节电路300的图6中被示意性示出。此处，下拉n型阈值器件(NMOS 302)将参考电压节点VSSE连接到输出电压节点VSS。输出电压节点VSS经由包含上拉p型阈值器件(PMOS 306)和上拉n型阈值器件(NMOS 304)的上拉栈而连接到电源电压节点VDDCE。PMOS 306和NMOS 302根据控制信号NCTL切换。因此，在操作中，当(在设定阶段中)NCTL为高时，输出电压节点VSS被下拉到VSSE。然后，在操作中，当NCTL失效时，NMOS 302关断且PMOS 306接通，导致输出节点VSS被朝VDDCE上拉。输出节点VSS处的上升值导致断开信号CUTOFF下降(因为被反相器308反相)，最终关断NMOS 304且防止输出节点VSS处的电压的进一步上升。最后，当NCTL再次有效时，输出节点VSS被下拉回到VSSE。
参考图7和8，在下面的附录中描述本发明的实施例以及其相对于现有技术的背景的各种特征。
尽管本文描述了本发明的特定实施例，但是将显而易见的是，本发明不限于此且可以在本发明的范围内做出很多修改和添加。例如，可以做出所附从属权利要求的特征与独立权利要求的特征的各种组合而不背离本发明的范围。
附录
用于自动调节SRAM位单元电源进行写辅助的电路。
对于用先进工艺技术的SRAM单元，由于低电源电压和高NMOS传输门阈值电压，难以在低电压下写入“0”。一种解决方法是降低位单元电源，这使得位单元PMOS上拉器件更弱且更容易克服。但是必须不允许位单元电源降得太低；否则，位单元内容可能遭到破坏。此外，功耗和循环时间将增加。该电路下拉位单元电源。当到达某一电压电平时，该下拉自动停止，这保持了保留余量、写余量且限制了功率和循环时间处罚。
调节位单元电源的一种解决方法是产生用于下拉的自定时脉冲。这要求可以相对于主自定时路径偏离的额外控制电路。这也要求很多余量以考虑脉冲宽度变化和位单元电源下降速度的变化。难以具有在工艺、温度、脉冲宽度和位单元列尺寸变化的全部范围上工作的单个电路。
公开的电路不需要自定时路径，因为它直接感测位单元电源且根据位单元电源电平来调节下拉脉冲。公开的电路用来基于位单元电源电压电平而不是下降速度来断开该下拉。因此，它可以针对任意列尺寸进行工作。而且，公开的电路反馈是由不消耗任何静态电流的动态反相器完成的。此外，在下拉栈中使用PMOS器件使得下降的位单元电源一旦其接近PMOS阈值电压则逐渐减少(tail off)。这通过使得最终的断开电压较少依赖于反馈路径的速度来改善保留余量。使用PMOS器件也通过从反馈路径中去除反相级而允许来自位单元电源的更快反馈。
本发明的实施例的示意图在图7中被示出且在下面的段落中被进一步讨论。
一个这种电路可以被放置在每个存储器I/O列中。
HDREN信号由解码的列复用选择信号和存储器的中央控制块中的写时钟形成。PG信号控制功率选通且WEN信号控制该列的写屏蔽。这些被作为因素计入(factor)起动下拉的CTL/NCTL信号中。
在正常操作中，PG＝0。在设定阶段期间，HDREN0/1/2/3＝0。所以NCTL＝1且CTL＝0。CUTOFF由N1释放为0。位单元电源VDDC由PHD上拉到VDDCE。N0和P0断开。
在写循环期间，HDREN信号之一变高。N0导通。预先放电的节点CUTOFF被释放且浮空。因为CUTOFF＝0，P1保持导通。PHD切断且VDDC开始通过P1和N0放电。当VDDC下降时，P0开始导通且上拉CUTOFF。当CUTOFF上升时，P1开始切断且下拉减缓。最终，P1切断，VDDC保持浮空且CUTOFF被拉高。
图8中示出的波形。
这样，位单元电源VDDC被下拉且该下拉在某一电平之后自动断开。为了较早的断开，器件P0可以被制成低VT。
使用PG信号允许位单元电源在功率选通模式中被拉得很低。这减小位单元泄露。
如果特定静态电流可接受，则动态反相器(P0+N1)可以被静态反相器代替。
该电路可以用于缓慢下降的信号必须被调节的任何地方。互补版本可以用于缓慢上升的信号。

Claims (17)

1.电压调节电路，包含：
上拉p型阈值器件，将电源电压节点连接到输出电压节点，所述上拉p型阈值器件被配置成根据控制信号关断；
下拉栈，将所述输出电压节点连接到参考电压节点，所述下拉栈包含串联连接的下拉p型阈值器件和下拉n型阈值器件；以及
反相器，被配置成从所述输出电压节点接收输入且被配置成产生断开信号，
其中所述下拉n型阈值器件被配置成根据所述控制信号接通且所述下拉p型阈值器件被配置成根据所述断开信号关断。
2.根据权利要求1所述的电压调节电路，其中所述反相器包含在所述电源电压节点和所述参考电压节点之间串联连接的另一p型阈值器件和另一n型阈值器件，所述另一p型阈值器件将所述电源电压节点连接到断开节点且所述另一n型阈值器件将所述断开节点连接到所述参考电压节点，
其中所述另一p型阈值器件被配置成在来自所述输出电压节点的所述输入低于阈值电压时接通，所述另一n型阈值器件被配置成根据所述控制信号的反相版本接通，且所述断开信号被提供在所述断开节点处。
3.根据权利要求1所述的电压调节电路，其中所述输出电压节点为至少一个存储器位单元提供位单元电源电压。
4.根据权利要求3所述的电压调节电路，其中所述控制信号被配置成在所述至少一个存储器位单元的写过程期间有效。
5.根据权利要求4所述的电压调节电路，还包含被配置成根据写过程控制信号而产生所述控制信号的控制信号产生电路，
其中所述控制信号产生电路被配置成响应于功率选通信号使所述控制信号有效，而不管所述写过程控制信号如何。
6.根据权利要求5所述的电压调节电路，其中所述输出电压节点为多个存储器位单元提供所述位单元电源电压，且所述写过程控制信号包含被配置成在所述多个存储器位单元之间进行选择的复用器信号和写屏蔽控制信号。
7.根据权利要求3所述的电压调节电路，其中所述至少一个存储器位单元是至少一个SRAM存储器位单元。
8.根据权利要求3所述的电压调节电路，其中所述输出电压节点为一列存储器位单元提供位单元电源电压。
9.根据权利要求1所述的电压调节电路，其中所述反相器的切换阈值被配置为使得在所述控制信号有效之后所述断开信号导致所述下拉p型阈值器件在所述控制信号失效之前关断。
10.根据权利要求2所述的电压调节电路，其中所述另一p型阈值器件的切换阈值被配置为使得在所述控制信号有效之后所述断开信号导致所述下拉p型阈值器件在所述控制信号失效之前关断。
11.根据权利要求1所述的电压调节电路，其中所述反相器的切换阈值被配置为使得所述断开信号导致所述下拉p型阈值器件在达到来自所述输出电压节点的所述输入的阈值电压时关断。
12.根据权利要求2所述的电压调节电路，其中所述另一p型阈值器件的切换阈值被配置为使得所述断开信号导致所述下拉p型阈值器件在达到来自所述输出电压节点的所述输入的所述阈值电压时关断。
13.根据权利要求1所述的电压调节电路，其中所述上拉p型阈值器件和所述下拉p型阈值器件是PMOS阈值器件且所述下拉n型阈值器件是NMOS阈值器件。
14.根据权利要求2所述的电压调节电路，其中所述另一p型阈值器件是PMOS阈值器件且所述另一n型阈值器件是NMOS阈值器件。
15.根据权利要求1所述的电压调节电路，其中所述上拉p型阈值器件的尺寸大于所述下拉n型阈值器件和所述下拉p型阈值器件。
16.一种包含根据权利要求1所述的电压调节电路的存储器件。
17.电压调节电路，包含：
下拉n型阈值器件，将参考电压节点连接到输出电压节点，所述下拉n型阈值器件被配置成根据控制信号切换；
上拉栈，将所述输出电压节点连接到电源电压节点，所述上拉栈包含串联连接的上拉p型阈值器件和上拉n型阈值器件；以及
反相器，被配置成从所述输出电压节点接收输入且被配置成产生断开信号，
其中所述上拉p型阈值器件被配置成根据所述控制信号切换且所述上拉n型阈值器件被配置成根据所述断开信号切换。
CN201010587419.3A 2009-12-11 2010-12-10 电压调节电路 Active CN102109868B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US28555409P 2009-12-11 2009-12-11
US61/285,554 2009-12-11
US12/926,499 US8456939B2 (en) 2009-12-11 2010-11-22 Voltage regulation circuitry
US12/926,499 2010-11-22

Publications (2)

Publication Number Publication Date
CN102109868A CN102109868A (zh) 2011-06-29
CN102109868B true CN102109868B (zh) 2014-09-03

Family

ID=44142748

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010587419.3A Active CN102109868B (zh) 2009-12-11 2010-12-10 电压调节电路

Country Status (5)

Country Link
US (1) US8456939B2 (zh)
JP (1) JP5498928B2 (zh)
KR (1) KR101719494B1 (zh)
CN (1) CN102109868B (zh)
TW (1) TWI474148B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI459173B (zh) * 2012-01-31 2014-11-01 Fsp Technology Inc 參考電壓產生電路及參考電壓產生方法
WO2013147848A1 (en) * 2012-03-30 2013-10-03 Intel Corporation Memory cell with improved write margin
US8964452B2 (en) * 2012-12-26 2015-02-24 Applied Micro Circuits Corporation Programmable resistance-modulated write assist for a memory device
US9542994B1 (en) * 2015-09-15 2017-01-10 Arm Limited Retention control in a memory device
KR102394726B1 (ko) * 2015-10-26 2022-05-09 에스케이하이닉스 주식회사 내부전압생성회로
US10403384B2 (en) 2016-06-22 2019-09-03 Darryl G. Walker Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor
US9940999B2 (en) 2016-06-22 2018-04-10 Darryl G. Walker Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on voltage detection and/or temperature detection circuits
CN114690823B (zh) * 2020-12-25 2024-06-18 圣邦微电子（北京）股份有限公司 电源监控芯片的输出级电路
US11955171B2 (en) 2021-09-15 2024-04-09 Mavagail Technology, LLC Integrated circuit device including an SRAM portion having end power select circuits

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1774768A (zh) * 2002-03-27 2006-05-17 加利福尼亚大学董事会 低功率高性能存储电路及相关方法
US7286417B2 (en) * 2005-06-21 2007-10-23 Micron Technology, Inc. Low power dissipation voltage generator
US7330047B2 (en) * 2004-01-16 2008-02-12 Infineon Technologies Ag Receiver circuit arrangement having an inverter circuit
CN101599460A (zh) * 2009-06-17 2009-12-09 上海宏力半导体制造有限公司 一种sram双位单元布线方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910004735B1 (ko) * 1988-07-18 1991-07-10 삼성전자 주식회사 데이타 출력용 버퍼회로
US5432463A (en) * 1993-10-15 1995-07-11 Advanced Micro Devices, Inc. High speed NOR gate with small output voltage swings
KR19980041914U (ko) * 1996-12-24 1998-09-25 박병재 리어 뷰 미러
JP2003101399A (ja) * 2001-09-20 2003-04-04 Ricoh Co Ltd 半導体装置
US20050248977A1 (en) * 2004-05-10 2005-11-10 Taiwan Semiconductor Manuafacturing Co., Ltd. Resistive cell structure for reducing soft error rate
US7064529B2 (en) * 2003-09-17 2006-06-20 Atmel Corporation Dual stage voltage regulation circuit
KR100687867B1 (ko) * 2004-07-21 2007-02-27 주식회사 하이닉스반도체 저전력 고성능 인버터 회로
JP5100035B2 (ja) * 2005-08-02 2012-12-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7956421B2 (en) * 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US7852061B2 (en) * 2007-10-01 2010-12-14 Silicon Laboratories Inc. Band gap generator with temperature invariant current correction circuit
US7804345B2 (en) * 2008-01-15 2010-09-28 Omnivision Technologies, Inc. Hybrid on-chip regulator for limited output high voltage

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1774768A (zh) * 2002-03-27 2006-05-17 加利福尼亚大学董事会 低功率高性能存储电路及相关方法
US7330047B2 (en) * 2004-01-16 2008-02-12 Infineon Technologies Ag Receiver circuit arrangement having an inverter circuit
US7286417B2 (en) * 2005-06-21 2007-10-23 Micron Technology, Inc. Low power dissipation voltage generator
CN101599460A (zh) * 2009-06-17 2009-12-09 上海宏力半导体制造有限公司 一种sram双位单元布线方法

Also Published As

Publication number Publication date
US20110141837A1 (en) 2011-06-16
KR20110066874A (ko) 2011-06-17
JP2011125021A (ja) 2011-06-23
KR101719494B1 (ko) 2017-03-24
TW201140275A (en) 2011-11-16
CN102109868A (zh) 2011-06-29
TWI474148B (zh) 2015-02-21
US8456939B2 (en) 2013-06-04
JP5498928B2 (ja) 2014-05-21

Similar Documents

Publication Publication Date Title
CN102109868B (zh) 电压调节电路
EP3280051B1 (en) Electronic circuit
EP2954528B1 (en) Write driver for write assistance in memory device
US9330751B2 (en) SRAM wordline driver supply block with multiple modes
US20080130380A1 (en) Single-port SRAM with improved read and write margins
US20140010002A1 (en) Memory circuit and word line control circuit
EP1780727A1 (en) Memory device with improved writing capabilities
GB2482044A (en) A voltage level shifter pulling-up to a first and then a second voltage rail
TWI616882B (zh) 控制字元線上之電壓位準以維持效能並減少存取干擾
GB2516546A (en) Memory having power saving mode
US9071235B2 (en) Apparatuses and methods for changing signal path delay of a signal path responsive to changes in power
US9734891B2 (en) Overvoltage protection for a fine grained negative wordline scheme
US20110292754A1 (en) Memory word-line driver having reduced power consumption
US20230105283A1 (en) System and method of power management in memory design
CN109273030B (zh) 包括辅助电路的静态随机存取存储器
US20140119132A1 (en) Control gate word line driver circuit for multigate memory
US20060268630A1 (en) Semiconductor memory device having sense amp over-driving structure and method of over-driving sense amplifier thereof
US11362627B1 (en) Process tracking pulse generator
JP5587221B2 (ja) 半導体装置
US8068371B2 (en) Methods and systems to improve write response times of memory cells
CN103137189A (zh) 分布式自定时电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant