CN102097325A - 半导体装置及其制造方法、显示装置 - Google Patents
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Abstract
本发明提供半导体装置的制造方法，该制造方法包括：在绝缘基板上形成栅电极的第一工序，以覆盖上述栅电极的形式形成栅极绝缘膜的第二工序，形成半导体层和做为包含杂质的半导体层的杂质层的第三工序，蚀刻上述半导体层形成激活层的第四工序，通过蚀刻上述杂质层形成源极区域及漏极区域的第五工序；上述第三工序中，包括以覆盖上述栅极绝缘膜的形式形成第一非晶膜的工序、和以覆盖上述第一非晶膜的形式形成包含晶相的结晶膜的工序。
Description
本申请是2007年8月3日提出的申请号为200780033227.4的同名申请的分案申请
技术领域
本发明，涉及半导体装置及其制造方法，以及具有这个半导体装置的显示装置。
背景技术
做为半导体装置，薄膜晶体管(TFT＝Thin-Film Transistor)已为所知，这个薄膜晶体管(TFT)适合于驱动液晶显示装置或有机EL显示装置等的显示装置而为使用。
特别是，沟道区域只由非晶硅(a-Si)等的非晶膜形成的非晶硅薄膜晶体管(a-SiTFT)使用的最为普遍。在此，所谓的沟道高型薄膜晶体管(以前结构1)，参照放大剖面图的图17说明。薄膜晶体管(TFT)100，具有形成在基板101上的栅电极102、覆盖栅电极102的栅绝缘膜103、形成在栅绝缘膜103上构成沟道区域的非晶硅层104、在非晶硅层104上图案形成的n+硅层的源极区域105及漏极区域106、覆盖源极区域105的源电极107、和覆盖漏极区域106的漏电极108。
然而，这个以前的结构1的非晶硅薄膜晶体管，由于沟道区域为非晶膜，移动度为0.2-0.5Gm2/Vs，导通性较差。相反，通过将栅极绝缘膜用硅氮化膜形成，可以得到与沟道区域得非晶硅层104之间的良好界面特性，提高接通电流的上升特性(S值)。再有，因为非结晶硅层104的带宽间隙宽，所以漏电流(非导通电流)小。还有，在非结晶硅层104和源极区域105以及漏极区域106之间的界面同样降低了漏电流。
另一方面，沟道区域只由结晶层膜(微结晶硅膜)形成的薄膜晶体管(TFT)2也已为所知。这个薄膜晶体管(TFT)，是在上述非结晶硅薄膜晶体管(TFT)结构中，具有沟道区域由微结晶硅膜形成的结构。还有，栅极绝缘膜是由硅氮化膜或氧化硅膜形成的。根据这个薄膜晶体管(TFT)，因为沟道区域具有结晶性，移动度为1-3cm2/Vs，导通性得到提高。
然而，由于微结晶硅膜(沟道区域)中欠陷能级数多，在与n+硅层(源极区域及漏极区域)的接合界面特性差。也就是，与非结晶硅层(a-Si层)相比电阻低带宽间隙窄，所以非导通电流变大。
再有，微结晶硅膜(沟道区域)，由于具有结晶硅和非结晶硅的混合结构，即便是由硅氧化膜及硅氮化膜的任何一种形成，也无法得到良好的界面。也就是，固定电荷密度及界面能级密度非常高，薄膜晶体管(TFT)的阈值电压的极端负移动和S值恶化成为问题。还有，制造工序非常不安定，所以控制阈值电压是困难的。
在此，参照表示电压电流特性的曲线的图19说明上述以前结构1及以前结构2。图19中的实线，是表示在以前结构1(沟道区域为非结晶硅层、且栅极绝缘膜是SiNx的结构)的薄膜晶体管(TFT)中，表示对应于施加电压的增大所产生的电流值的变化。施加电压在-40V--10V的范围中，电流值约在10-12A以下值大偏差变化。这样做，施加电压如果大于-10V的话，导通电流竖直上升急增大。其后，伴随着施加电压的增大导通电流渐渐接近10-2A程度。
图19中的点划线，以前结构2(沟道区域是微结晶硅层，且栅极绝缘膜为SiNx结构)的薄膜晶体管(TFT)，与以上所述相同，表示了施加电压的增大产生的电流值的变化。施加电压在-40V--22V范围内，电流值只是减少。其后，伴随着施加电压的增大而增大，导通电流竖直上升渐渐接近10-2A程度。
图19中的波线，以前结构2(沟道区域是微结晶硅层，且栅极绝缘膜为SiOx结构)的薄膜晶体管(TFT)，与以上所述相同，表示了施加电压的增大产生的电流值的变化。施加电压在-40V--25V范围内，电流值只是减少。其后，伴随着施加电压的增大而增大，导通电流竖直上升渐渐接近10-3A程度。
这样，得知以前结构2中，无论栅极绝缘膜是SiNx或SiOx的哪一种，在非导通电流增加的同时，电流的竖立上升的特性比以前结构1恶化了。
对此，如剖面图的图18所示，使非结晶硅层104介于微结晶硅层110和源极区域105及漏极区域106之间以为所知(例如，参照专利文献1及专利文献2)。也就是，在栅极绝缘膜103上形成微结晶硅层104。这样做，非结晶硅层104上分别形成了源极区域105及漏极区域106。通过这样，要解决沟道区域中移动能力低的上述以前结构1的问题点。
(专利文献1)日本专利公开昭62-295465号公报
(专利文献2)日本专利公开2001-217424号公报
(发明所要解决的课题)
但是，上述专利文献1及专利文献2的结构中，无论栅极绝缘膜103是SiNx或SiOx的哪一种，也无法得到这个栅极绝缘膜103和构成沟道区域的微结晶硅层110之间的良好界面，固定电荷密度及界面能级密度变得非常高。其结果，薄膜晶体管(TFT)的阈值电压的极端负移动和S值恶化成为问题。还有，制造工序非常不安定，所以控制阈值电压是困难的。
还有，因为源极区域105一侧及漏极区域106一侧设置了高电阻的非结晶硅层104，由这个非结晶硅层104可以降低泄漏电流，另外又因为栅极绝缘膜103一侧设置了微结晶硅层110，由于界面引起的泄漏电流不减少，非导通电流变高，这成为问题。
发明内容
本发明，是鉴于上述诸点发明的，其目的为在包含沟道区域的层和栅极绝缘膜之间形成良好的界面的同时，提高沟道区域内的载流子的移动能力。
(为解决课题的方法)
为了达成上述目的，这个发明中，将具有沟道区域的半导体层和与栅极绝缘膜直接叠层了的第一非晶膜以及结晶膜叠层形成。
具体的讲，本发明所涉及的半导体装置，是包括：具有沟道区域的半导体层、具有源极区域及漏极区域的杂质层、和隔着栅极绝缘膜与上述半导体层相对设置的栅电极的半导体装置，上述半导体层，具有至少叠层了第一非晶膜、和包含晶相的结晶膜的叠层结构，上述第一非晶膜，直接叠层在上述栅极绝缘膜上。
上述结晶膜和上述杂质层之间，最好的是至少形成一层第二非晶膜。
上述栅电极形成在绝缘性基板上，还可以具有上述绝缘性基板上形成上述半导体层覆盖上述栅电极及上述栅极绝缘膜的至少一部分的底栅(bottom gate)结构。
上述半导体层最好的是由硅构成。
上述结晶膜，最好的是由相对于该结晶膜表面垂直延伸的柱状结晶形成的微结晶硅构成的。
上述柱状结晶的断面直径，最好的是在10nm以上且在40nm以下。
上述第一非晶层，最好的是由非晶硅构成。
上述栅极绝缘膜，还可以由硅氮化膜构成。
上述第一非晶膜的膜厚，最好的是在5nm以上且在30nm以下。
上述杂质层，最好的是具有至少叠层了非晶的第一层、和包含晶相的第二层的叠层结构。
上述杂质层，最好的是具有至少叠层了低浓度杂质层、和高浓度杂质层的叠层结构。
上述第一非晶膜，最好的是由傅立叶红外光谱学(FT-IR)法检测具有2000cm-1的吸收峰值和2100cm-1的吸收峰值，2000cm-1的吸收峰值的比率为75％以上的光谱(法：spectre)。
一种显示装置，包括形成了多个薄膜晶体管的第一基板、和隔着显示媒体与上述第一基板相对设置的第二基板，上述薄膜晶体管包括：具有沟道区域的半导体层、具有源极区域及漏极区域的杂质层、和隔着栅极绝缘膜与上述半导体层相对设置的栅电极，上述半导体层，具有至少叠层了第一非晶膜、和包含晶相的结晶膜的叠层结构，上述第一非晶膜，直接叠层在上述栅极绝缘膜上。
上述结晶膜和上述杂质层之间，最好的是至少形成了一层第二非晶膜。
上述栅电极形成在绝缘性基板上，最好的是具有上述绝缘性基板上形成上述半导体层覆盖上述栅电极及上述栅极绝缘膜的至少一部分的底栅结构。
上述半导体层最好的是由硅构成。
上述结晶膜，最好的是由相对于该结晶膜表面垂直延伸的柱状结晶形成的微结晶硅构成的。
上述柱状结晶的断面直径，最好的是在10nm以上且在40nm以下。
上述第一非晶层，最好的是由非晶硅构成。
上述栅极绝缘膜，最好的是由硅氮化膜构成。
上述第一非晶膜的膜厚，最好的是在5nm以上且在30nm以下。
上述杂质层，最好的是具有至少叠层了非晶的第一层、和包含晶相的第二层的叠层结构。
上述杂质层，还可以具有至少叠层了低浓度杂质层、和高浓度杂质层的叠层结构。
上述第一非晶膜，最好的是由傅立叶变换红外光谱(FT-IR)法检测具有2000cm-1的吸收峰值和2100cm-1的吸收峰值，2000cm-1的吸收峰值的比率为75％以上的光谱(法：spectre)。
本发明所涉及的半导体装置的制造方法，是包括：在绝缘基板上形成栅电极的第一工序，以覆盖上述栅电极的形式形成栅极绝缘膜的第二工序，形成半导体层和包含杂质的半导体层的杂质层的第三工序，蚀刻上述半导体层形成激活层的第四工序，通过蚀刻上述杂质层形成源极区域及漏极区域的第五工序的制造方法，上述第三工序中，包括以覆盖上述栅极绝缘膜的形式形成第一非晶膜的工序、和以覆盖上述第一非晶膜的形式形成包含晶相的结晶膜的工序。
上述第三工序中，最好的是包括以覆盖上述结晶膜的形式形成第二非晶膜的工序。
上述第三工序中，在上述半导体层上形成蚀刻阻止部，以覆盖上述半导体层及上述蚀刻阻止部的形式形成上述杂质层。
上述第三工序中，最好的是由等离子体化学气相沉积(CVD＝Chemical Vapor Deposition)法形成上述半导体层。
上述第三工序中，最好的是由高密度等离子体化学气相沉积(CVD)法形成上述结晶膜。
上述高密度等离子体化学气相沉积(CVD)法，还可以是电感耦合等离子体(ICP＝Inductively coupled plasma)方式。还有，上述高密度等离子体化学气相沉积(CVD)法，可以是表面波等离子体方式。再有，上述高密度等离子体化学气相沉积(CVD)法，还可以是电子回旋共振(ECR＝Electron Cyclotron Resonance)方式。
上述等离子体化学气相沉积(CVD)法中，最好的是沉积压力在0.133Pa以上且在13.3Pa以下。
上述等离子体化学气相沉积(CVD)法中，最好的是做为原料气体应用SiH4及H2，上述SiH4及H2的流量比SiH4/H2，在1/30以上且在1/1以下。
上述等离子体化学气相沉积(CVD)法中，做为原料气体还可以只应用SiH4。
在形成上述结晶膜之前，最好的是对上述第一非晶膜进行用H2等离子体的表面处理。
-作用-
本发明所涉及的半导体装置，因为具有沟道区域的半导体层具有结晶膜，提高了沟道区域载流子的移动度。也就是，增大导通电流成为可能。再有，上述半导体层具有第一非晶膜，这个第一非晶膜直接叠层在栅极绝缘膜上，所以，半导体层和栅极绝缘膜之间形成了良好的界面。其结果，固定电荷密度及界面能级密度降低，所以，阈值电压的极端负移动被抑制的同时，提高了表示导通电流竖立上升特性的S值。还有，安定的进行制造工序成为可能，所以，控制阈值电压也变得容易。再有，通过将电阻较大的第一非晶膜直接叠层在栅极绝缘膜上，从半导体层向栅极绝缘膜的泄漏电流减少，非导通电流降低。
特别是，结晶膜和杂质层之间形成了第二非结晶膜的情况，这个第二非结晶膜电阻较大，所以，在半导体层和杂质层之间减少了泄漏电流降低了非导通电流。这样，具有上述半导体装置的显示装置，它的显示品位和信赖性提高了。
上述半导体装置，例如是由底栅结构最适合形成的。还有，半导体层，例如由硅最合适的形成。还有，结晶膜最合适的是硅。由此，与一般的非结晶硅薄膜晶体管(TFT)同样的制造工序进行制造成为可能。
特别是，只要柱状结晶的断面直径在10nm以上且在40nm以下，与元件的大小相比充分的小，元件的特性就被均一。另一方面，第一非晶膜，由例如非晶硅最合适的形成。还有，栅极绝缘膜，最好的是例如硅氮化膜。
然而，假设，当第一非晶膜的膜厚小于5nm的情况，得不到良好的界面特性的同时，而厚于30nm的情况，只使结晶膜起到沟道区域的作用又不容易，得不到良好的导通特性。也就是，第一非晶膜的膜厚，例如在5nm以上且在30nm以下，导通特性及界面特性的提高这一点最好。
还有，杂质层，例如可以由非晶的第一层、含晶相的第二层构成的叠层结构构成，还可以由低杂质层和高杂质层的叠层结构构成。由此，源极区域和漏极区域附近的电场分别得到缓和，非导通电流降低。
制造上述半导体装置的情况，进行上述的第一工序至第四工序。第一工序中，在绝缘基板上形成栅电极。接下来，第二工序中，以覆盖栅电极的形式形成栅极绝缘膜。其后，第三工序中，形成包含半导体层和杂质的半导体层。这个第三工序中，进行以覆盖栅极绝缘膜的形式形成第一非晶膜的工序，和以覆盖第一非晶膜的形式形成含晶相的结晶膜的工序。其后，蚀刻半导体层形成激活层。因此，与非结晶硅薄膜晶体管(TFT)的一般的工序例如沟道蚀刻工序等同样适用，制造半导体装置成为可能。
其后，第四工序中，蚀刻半导体层形成激活层。接下来，第五工序中，通过蚀刻杂质层，形成源极区域及漏极区域。这样，制造半导体装置。
特别是，第三工序中，只要进行以覆盖结晶膜的形式形成第二非结晶膜的工序，在电阻较大的第二非晶膜上叠层杂质层就成为可能。其结果，在半导体层和杂质层之间也可以降低非导通电流。
还有，第三工序中，在半导体层上形成蚀刻阻止部，只要以覆盖半导体层及蚀刻阻止部的形式形成杂质层，由蚀刻阻止部保护半导体层的同时，只蚀刻杂质层成为可能。其结果，提高了元件的导通特性及信赖性。还有，非结晶硅薄膜晶体管(TFT)的一般的工序例如蚀刻阻止工序等同样适用，制造上述半导体装置成为可能。
上述结晶膜，只要是由等离子体化学气相沉积(CVD)法(最好的是高密度等离子体化学气相沉积(CVD)法)形成，低温成膜成为可能，不适合高温处理的玻璃基板或塑料基板等都可适用于上述绝缘基板的同时，提高它的生产性也成为可能。还有，根据等离子体化学气相沉积(CVD)法，例如提高了微结晶硅膜等的结晶膜的结晶率，特别是在成膜初期显著。换句话讲，根据等离子体化学气相沉积(CVD)法，从成膜初期起，就能够形成结晶率及密度高的结晶膜。
还有，SiH4及H2的流量比SiH4/H2，即便是在1/30以上且在1/1以下也可能形成结晶膜。还有，等离子体化学气相沉积(CVD)法中，做为原料气体可以只应用SiH4，由此，形成良好的结晶硅膜，由于膜的致密化提高了耐药液性，同时，膜中的氢含量降低信赖性提高。
还有，形成结晶膜前，只要对第一非晶膜进行氢(H2)的表面处理，就可以提高从成膜初期开始的结晶性。
-发明的效果-
根据本发明，具有沟道区域的半导体层，是由直接叠层在栅极绝缘膜上的第一非晶膜、和结晶膜叠层形成的，所以，在包含沟道区域的半导体层的第一非晶膜和栅极绝缘膜之间形成了良好的界面的同时，还可以提高沟道区域中的载流子的移动度。其结果，由良好的界面，抑制了阈值电压的极端负移动，能够提高导通电流的竖立上升特性的同时，还可以提高导通特性。
附图的简单说明
图1，是扩大表示实施方式1的薄膜晶体管(TFT)1的构成的剖面图。
图2，是表示形成在玻璃基板上的栅电极的剖面图。
图3，是表示再形成栅极绝缘膜、半导体层及杂质层的状态的剖面图。
图4，是表示图案形成活性区域的状态的剖面图。
图5，是表示形成了光敏抗蚀剂、源电极及漏电极的状态的剖面图。
图6，是表示形成源极区域及漏极区域状态的剖面图。
图7，是表示液晶显示装置的概略构成的剖面图。
图8，是表示实施方式2的薄膜晶体管(TFT)1的构成的扩大剖面图。
图9，是表示再形成栅极绝缘膜、半导体层、杂质层及硅氮化物层的状态的剖面图。
图10，是表示图案形成高限制部(H-stopper)状态的剖面图。
图11，是表示图案形成活性区域状态的剖面图。
图12，是表示形成源电极、漏电极、源极区域及漏极区域状态的剖面图。
图13，是一部分扩大表示其它实施方式中的活性区域的剖面图。
图14，是一部分扩大表示其他实施方式中的活性区域的剖面图。
图15，是扩大表示参差结构的薄膜晶体管(TFT)的构成的剖面图。
图16，是扩大表示沟道蚀刻·共面型薄膜晶体管(TFT)的构成的剖面图。
图17，是扩大表示以前的薄膜晶体管(TFT)构成的剖面图。
图18，是扩大表示以前的薄膜晶体管(TFT)构成的剖面图。
图19，是表示以前薄膜晶体管(TFT)的电压电流特性的曲线图。(符号说明)
1薄膜晶体管(TFT)
2沟道区域
3半导体层
4源极区域
5漏极区域
6激活层
11玻璃基板(绝缘基板)
12栅电极
13栅极绝缘膜
14第一非晶膜(第一a-Si膜)
15微结晶硅膜(结晶膜)
17n+硅层(杂质层)
18电极层
19源电极
20漏电极
30高限制部
31硅氮化膜
33第一层
34第二层
35低杂质层
36高杂质层
42有源矩阵基板(半导体装置)
具体实施方式
以下，基于附图详细说明本发明的实施方式。尚，本发明中，不为以下实施方式所限定。
《发明的实施方式1》
图1至图12，表示本发明的实施方式1。图7，是概略表示液晶显示装置S的主要部位的剖面图。图1，是扩大表示薄膜晶体管(TFT)1的剖面图。图2至图6，是为说明薄膜晶体管(TFT)1的制造方法的扩大剖面图。
液晶显示装置S，如图7所示，包括：是半导体装置的且是第一基板的有源矩阵基板42、隔着显示媒体层的液晶层44与上述有源矩阵基板42相对设置的第二基板的相对基板43。
有源矩阵基板42中，设置了多个像素(省略图示)，如图1所示的开关元件的薄膜晶体管(TFT)1形成在每个像素中。还有，有源矩阵基板42，在液晶层44一侧的表面设置了定向膜45的同时，在与液晶层44相反一侧的表面上叠层了偏光板46。还有，有源矩阵基板42上，组装了为驱动控制各薄膜晶体管(TFT)1的驱动器IC(省略图示)。这样，半导体装置的有源矩阵基板42，就成为多个NMOS晶体管的薄膜晶体管(TFT)1制造在同一半导体基板上的结构。
相对基板43上，尽管省略了图示，形成了由彩色滤光片或ITO形成的共通电极。还有，相对基板43，在液晶层44一侧的表面设置了定向膜47的同时，在与液晶层44相反一侧的表面上叠层了偏光板48。还有，上述液晶层44，由夹在有源矩阵基板42和相对基板43之间的密封部件49密封。这样做，液晶显示装置S，由薄膜晶体管(TFT)1使液晶层44中的液晶分子的定向状态在每个像素中受到控制，进行所希望的显示。
接下来，详细说明薄膜晶体管(TFT)1。尚，说明一个NMOS晶体管。
上述薄膜晶体管(TFT)1，如图1所示，包括：具有沟道区域2的半导体层3、具有源极区域4及漏极区域5的杂质层17、与半导体层3相对的隔着栅极绝缘膜13的栅电极12。
也就是，绝缘基板的玻璃基板11表面上，凸状形成栅电极12的同时，以覆盖栅电极12的形式形成栅极绝缘膜13。栅极绝缘膜13，例如由硅氮化膜构成。栅极绝缘膜13的表面，沿着栅电极12的表面形成凸状。栅极绝缘膜13上，以覆盖这个凸状部分的形式形成了半导体层3。再有，半导体层3上叠层了例如包含磷等杂质的杂质层17。半导体层3及杂质层17，分别沿着上述栅极绝缘膜13的表面形成。
半导体层3，由硅构成，具有至少由第一非晶膜14和包含晶相的结晶膜15叠层的叠层结构。再有，结晶膜15和杂质层17之间，至少形成了一层第二非晶膜16。也就是，半导体层3，是由第一非晶膜的第一非结晶硅层14、结晶膜的微结晶硅膜15、和第二非晶膜的第二非结晶硅层16构成。尚，微结晶硅膜15和杂质层17之间，还可以叠层多层非晶膜。
第一非结晶硅层14，由非晶半导体的非晶硅(amorphoussilicon)形成，直接叠层在栅极绝缘膜13的表面上。第一非晶膜14，形成为5nm以上且30nm以下的膜厚。
微结晶硅膜15，是由相对于这个微结晶硅膜15的表面垂直延伸的柱状结晶形成微结晶硅构成的。上述柱状结晶的断面直径，在10nm以上且在40nm以下。
第二非结晶硅层16，与第一非晶膜14一样是由非晶硅构成，叠层在微结晶硅膜15的表面上。还有，杂质层17，是由导入了n型杂质的半导体层的n+硅层17形成的。n+硅层17，在栅电极12的上方，由后述的开口部21分断源极区域4和漏极区域5。这样，n+硅层17的源极区域4及漏极区域5，直接叠层在上述第二非结晶硅层16的表面上。还有，上述源极区域4和漏极区域5之间的微结晶硅膜15上，形成了沟道区域2。
n+硅层17上叠层了金属材料形成的电极层18。电极层18，形成为覆盖与n+硅层17一起的栅极绝缘膜13。并且，以贯通电极层18、及n+硅层17的形式形成开口部21。也就是，第一非晶硅膜16的上侧表面，以构成开口部21的底部的形式成为凹状。
这样，电极层18，由开口部21分断源极区域19和漏极区域20。源极区域19叠层在源极区域4上的同时，漏极区域20叠层在漏极区域5上。
电极层18(源极区域19及漏极区域20)，由钝化膜22覆盖。钝化膜22，例如由硅氮化膜构成，也覆盖开口部21的内部。再有，这个钝化膜22，由透明树脂膜的平整膜23覆盖。
上述平整膜23及钝化膜22上，形成了贯通它们的接线孔24。接线孔24到达漏极区域5的表面。这样，平整膜23的表面上，形成了通过接线孔24连接于漏极区域5的透明电极25。透明电极25，由例如纳米铟锡金属氧化物(ITO＝Indium Tin Oxides)等形成。
这样，上述薄膜晶体管(TFT)1，对于玻璃基板，具有半导体层3至少以覆盖栅电极12及栅极绝缘膜13的一部分的形式形成底部栅极结构。
-制造方法-
接下来，说明上述半导体装置的有源矩阵基板42的制造方法。有源矩阵基板42，是在玻璃基板11上形成上述薄膜晶体管(TFT)1或未图示的布线等后，形成定向膜45，粘贴偏光板46的同时组装驱动器IC(省略图示)进行制造。
本实施方式的有源矩阵基板42的制造方法，因为在薄膜晶体管(TFT)1的制造工序中具有特征，所以参照图1-图6特别详细说明薄膜晶体管(TFT)1的制造工序。
首先，第一工序中，如图2所示，在玻璃基板11上形成栅电极12。也就是，在玻璃基板11的表面上通过喷镀法，按照TaN膜、Ta膜及TaN膜的顺序形成，再通过蚀刻它形成图案的栅电极12。蚀刻使用干蚀刻法。这时，通过在蚀刻气体中加入氧气，边使光敏抗蚀剂后退边进行蚀刻，使栅电极12的断面相对于玻璃基板11的表面成45°的角度成为喇叭状。
接下来，第二工序中，如图3所示，以覆盖栅电极12的形式形成栅极绝缘膜13。栅极绝缘膜13，通过等离子体化学气相沉积(CVD)法形成膜厚为400nm的硅氮化物(SiNx)而形成。
其后，第三工序中，如图3所示，形成半导体层3、和杂质层(n+硅层)17。半导体层3，由等离子体化学气相沉积(CVD)法形成。这个第三工序中，包含使第一非结晶硅层14覆盖栅极绝缘膜13而形成的工序、以覆盖第一非结晶硅层14的形式形成微结晶硅膜15的工序。再有，以覆盖微结晶硅膜15的形式形成第二非结晶硅层16的工序。
栅极绝缘膜13的硅氮化膜、第一非结晶硅层14及第二非结晶硅层16，分别由平行平板型等离子体化学气相沉积(CVD)装置形成。另一方面，微结晶硅膜15，由高密度等离子体化学气相沉积(CVD)法(电感耦合等离子体(IPC)方式、表面波等离子体方式或电子回旋共振(ECR)方式)形成。这些膜14、15、16，由多重箱型装置，在真空中连续进行成膜处理。
栅极绝缘膜13、第一非结晶硅层14及第二非结晶硅层16、n+硅层17，可以由和一般的非结晶硅薄膜晶体管(TFT)的制造工序相同的条件形成。另一方面，做为微结晶硅膜15的成膜条件，使沉积压力在0.133Pa以上且在13.3Pa以下。例如，最好的是使沉积压力为1.33Pa(10mTorr)。再有，做为等离子体化学气相沉积(CVD)法的原料气体使用SiH4及H2，使SiH4和H2的流量比SiH4/H2，在1/30以上且在1/1以下。例如，最好的是使SiH4/H2为约1/20。这时，使玻璃基板11的温度约为300℃。做为等离子体化学气相沉积(CVD)法使用的气体，由于可以同时导入输运气体的Ar，可以使等离子体安定。还有，在形成微结晶硅膜15前，进行对上述第一非结晶硅层14的H2等离子体的表面处理。这时的沉积压力为1.33Pa。
这样，使第一非结晶硅层14的膜厚约为10nm，微结晶硅膜15的膜厚约为30nm，第二非结晶硅层16的膜厚为100nm。再有，使n+硅层17的膜厚为60nm。n+硅层17，既可以是微结晶硅也可以是非结晶硅。
尚，等离子体化学气相沉积(CVD)法中，做为原料气体可以只使用SiH4，由此，形成良好结晶性的硅膜，由于膜的致密提高了耐药液性的同时，还可以降低膜中的含氢量提高信赖性。
接下来，第四工序中，如图4所示，蚀刻半导体层3形成激活层6。也就是，通过平版印刷法图案形成半导体层3(第一非结晶硅层14、微结晶硅膜15及第二非结晶硅层16)及n+硅层17，岛状形成激活层6。蚀刻用干蚀刻。由此，就能够形成精细的形状。蚀刻气体中，使用与栅极绝缘膜13的硅氮化物选择比容易取得的氯气(Cl2)。并且，蚀刻中，用边界探测器(EPD)监视蚀刻部分，到栅极绝缘膜13露出为止进行蚀刻。
其后，如图5所示，形成源电极19及漏电极20。首先，由喷镀法形成Al/Mo膜，以它为电极层18。电极层18的膜厚，分别为Al＝100nm，Mo＝100nm。接下来，光敏抗蚀剂27中，在栅电极12的上方位置以露出电极层18的形式形成开口28。再以这个光敏抗蚀剂27为掩模蚀刻电极层18，通过在电极层18上形成开口部21，在开口部21的两侧形成源电极19及漏电极20。蚀刻通过湿蚀刻进行，可以有选择的只蚀刻除去电极层18。
接下来，第五工序中，如图6所示，通过蚀刻n+硅层17，形成源极区域4及漏极区域5。也就是，在残留上述光敏抗蚀剂27的状态下进行干蚀刻，由此蚀刻从上述光敏抗蚀剂27露出的n+硅层17除去。由此，开口部21，形成为从电极层18贯通n+硅层17，到达第二非结晶硅层16。也就是，不只是n+硅层17，第二非结晶硅层16的一部分也被蚀刻。由此，利用为形成上述源电极19及漏电极20而使用的光敏抗蚀剂27的源极区域4及漏极区域5(沟道高工序)。
其后，如图1所示，形成透明电极25。首先，以覆盖上述源电极19及漏电极20的形式，由等离子体化学气相沉积(CVD)法形成硅氮化膜，以它为钝化膜22。这时，开口部21的内部也形成钝化膜22，源极区域4和漏极区域5之间由钝化膜22遮断。
接下来，以覆盖钝化膜22的形式形成树脂膜(JAS膜)，以它为平整膜23。接下来，在漏电极20的上方位置，贯通平整膜23和钝化膜22形成接线孔24。其后，对接线孔24及平整膜23的表面由喷镀法形成纳米铟锡金属氧化膜(ITO)。通过图案形成它，形成透明电极25。由以上各工序，制造液晶显示装置的有源矩阵基板42上设置的多个薄膜晶体管(TFT)1。
-实施方式1的效果-
在此，微结晶硅膜15，具有结晶硅和非结晶硅混合的结构，可以由喇曼分光测定进行测定。结晶硅在520cm-1的波长下有尖锐的峰值的同时，非晶硅在480cm-1的波长下有较宽大的峰值。微结晶硅膜15是两者混合，所以具有在520cm-1的波长达到最高峰值的同时在它的低波长一侧具有较长的较宽大的峰值的光谱。还有，根据520cm-1和480cm-1的峰值强度比可以比较结晶比率，由高密度等离子体化学气相沉积(CVD)法，峰值比(520cm-1/480cm-1)为2-8的程度。由高密度等离子体化学气相沉积(CVD)法可以提高结晶硅的比率，但是不能使其全部成为结晶硅，所以结晶硅与非晶硅混合存在。
还有，由固层成长(SPC)或激光结晶的多晶硅中，这个峰值强度比成为15-80的程度，形成了的膜上实际上不再存在非晶成分。这样的结晶硅膜，硅氧化膜时可以形成良好的界面，微结晶硅膜15，因为结晶硅和非晶硅混合，硅氧化膜及硅氮化膜的任何一个都无法得到良好的界面特性。特别是，成膜初期结晶比率低(特别是峰值强度比为2以下的情况)，这样不良的界面在底部栅极结构中成为致命的问题。
对此，本实施方式1中，在栅极绝缘膜13上直接叠层了第一非结晶硅层14、微结晶硅膜15，形成具有沟道区域2的半导体层3的第一非结晶硅层14和栅极绝缘膜13之间形成良好的界面的同时，还可以提高由微结晶硅膜15的在沟道区域2中的载流子的移动度。其结果，降低了固定电荷密度及界面能级密度，所以就可以控制阈值电压的极端的负移动的同时，还可以提高表示导通电流的竖立上升特性的S值。还有，因为安定制造工序进行成为可能，所以控制阈值电压也变得容易。再有，因为电阻较大的第一非结晶硅层14直接叠层在栅极绝缘膜13上，所以减少了从半导体层3向栅极绝缘膜13的泄漏电流，也就可以降低非导通电流。
再有，微结晶硅膜15和n+硅膜17之间形成第二非结晶硅层16，所以这个第二非结晶硅层16电阻较大，所以即便是在半导体层3和n+硅层17之间也可以减少泄漏电流降低非导通电流。
还有，做为结晶膜15使用了微结晶硅膜15，由与一般的非结晶硅薄膜晶体管(TFT)同样的制造工序可以容易的进行制造。再有，微结晶硅膜15所具有的柱状结晶的断面直径在10nm以上且在40nm以下，这个结晶断面与元件的大小相比充分的小，所以能够使元件的特性均一。
然而，假设第一非结晶硅层14的膜厚薄于5nm，不能得到良好的界面特性的同时，而如果厚于30nm，只用微结晶硅膜15做为沟道区域2也不容易，因此，就不能得到良好的导通特性。对此，本实施方式中，规定第一非结晶硅层14的膜厚在5nm以上30nm以下，所以就可以分别提高导通特性及界面特性。
再有，根据本实施方式的制造方法，使用非结晶硅薄膜晶体管(TFT)的一般的工序的沟道H工序，容易的制造薄膜晶体管(TFT)1及有源矩阵基板42就成为可能。
还有，微结晶硅膜15，是由等离子体化学气相沉积(CVD)法(最好的是高密度等离子体化学气相沉积(CVD)法)形成的，所以，低温成膜成为可能，使用于显示装置的同时还可以使用于无法适应于高温处理的玻璃基板或塑料基板等使用于上述绝缘基板11。还有，提高了它的生产性。再有，由高密度等离子体化学气相沉积(CVD)法，可以提高微结晶硅膜15的结晶率，特别在成膜初期得到显著的提高。换句话说，根据高密度等离子体化学气相沉积(CVD)法，从成膜初期的阶段，可以形成结晶率及密度高的微结晶硅膜15。
在此，所谓的平行平板型的一般的等离子体化学气相沉积(CVD)装置中，从成膜初期阶段得到结晶性是困难的，初期的厚度50nm程度部分成了潜伏层。
尚，上述潜伏层，是到微结晶硅膜开始成长为止的前驱体，与本发明的栅极绝缘膜13界面一侧使用的第一非晶膜(第一非结晶硅膜)14结构不同。潜伏层因为在膜中含有大量的空(void)，所以，无法得到与栅极绝缘膜良好的界面，还有移动度也非常低。两者的不同，可以由FT-IR法容易的判别。大量包含FT-IR空的情况下，在波数为2100cm-1附近由Si-H2、(Si-H2)n的光谱的峰值观察。另一方面，空少的情况下，在波数为2000cm-1附近由Si-H的光谱的峰值观察。也就是，潜伏层的光谱，在波数2000cm-1及波数2100cm-1中具有吸收峰值，在波数2100cm-1附近吸收峰值的比率为75％以上，对此，本发明所用的第一非晶膜(第一非结晶硅膜)14的光谱，在波数2000cm-1及波数2100cm-1中具有吸收峰值，在波数2000cm-1附近吸收峰值的比率为75％以上。
还有，为了由这个平行平板型的等离子体化学气相沉积(CVD)装置得到微结晶硅膜15，使SiH4/H2比在1/300-1/100的范围是必要的，若SiH4的供给速度极端的低，那么，成膜的速度就会变得非常慢。
对此，本实施方式1中，SiH4及H2的流量比SiH4/H2即便是在1/30以上1/1以下形成微结晶硅膜15是可能的。再有，形成微结晶硅膜15前，通过对第一非结晶硅层14进行H2的等离子体表面处理，可以从成膜初期更提高结晶性。
这样，具有上述薄膜晶体管(TFT)1及有源矩阵基板42的液晶显示装置S，提高了它的显示品位及信赖性。
《发明的实施方式2》
图8-图12，表示本发明的实施方式2。图8，是扩大表示薄膜晶体管(TFT)1的剖面图。图9-图12，是为说明薄膜晶体管(TFT)1制造方法的扩大剖面图。尚，以下各实施方式中，与图1-图7相同的部分标注相同的符号，省略其详细说明。
本实施方式2，是在上述实施方式1中形成了蚀刻阻止部30。也就是，如图8所示，在半导体层3上，栅电极12的上方位置形成了蚀刻阻止部30。也就是，蚀刻阻止部30形成在第二非结晶硅膜16的表面上，在它的侧面及上表面的一部分由源极区域4及漏极区域5覆盖。在蚀刻阻止部30的上方，以贯通电极层18及n+硅层17的形式形成开口部21。在这个开口部21的内部，与上述实施方式1同样形成了钝化膜22。
然而，针对上述实施方式1中除去第二非结晶硅膜16的一部分构成了开口部21的底部的做法，这个实施方式2中是由蚀刻阻止部30保护，不除去而原样保留。薄膜晶体管(TFT)1的其它部分的结构，与上述实施方式1同样。
-制造方法-
接下来，说明本实施方式2的制造方法。
首先，与上述实施方式1同样进行第一工序及第二工序。由此，在玻璃基板11上形成栅电极12及栅极绝缘膜13。接下来，第三工序中，形成半导体层3及n+硅层17，但是，特别的是在半导体层3上形成蚀刻阻止部30，以覆盖半导体层3及蚀刻阻止部30的形式形成n+硅层17。
也就是，如图9所示，首先，以覆盖栅极绝缘膜13的形式形成第一非结晶硅膜14。接下来，以覆盖第一非结晶硅膜14的形式形成微结晶硅膜15。接下来，以覆盖微结晶硅膜15的形式形成第二非结晶硅膜16。其后，以覆盖第二非结晶硅膜16的形式形成硅氮化膜13。硅氮化膜13，由平行平板型等离子体化学气相沉积(CVD)装置形成。
使第一非结晶硅膜14的膜厚为约5nm，微结晶硅膜15的膜厚为约20nm，第二非结晶硅膜16的膜厚为约25nm。再有，使硅氮化膜31的膜厚为约150。
接下来，使硅氮化膜31从玻璃基板11的背面一侧(也就是栅电极12一侧)曝光，如图10所示，对栅电极12用自定位(self-alignment)图案形成。其后，以覆盖上述第二非结晶硅膜16及硅氮化膜31的形式由等离子体化学气相沉积(CVD)法形成例如是含磷等杂质层的n+硅层17。接下来，第四工序中，如图11所示，蚀刻半导体层3岛状形成激活层6。
其后，以覆盖上述n+硅层17及栅极绝缘膜13的形式形成电极层18。电极层18，是在n+硅膜17及栅极绝缘膜13上通过喷镀法堆积Mo膜而形成的。电极层18的膜厚为200nm。通过隔着光敏抗蚀剂蚀刻这个电极层18，在栅电极12的上方位置形成开口部21。这时，通过进行湿蚀刻，可以有选择的只蚀刻Mo膜的电极层18。腐蚀剂使用SLA腐蚀剂。这样，分割电极层18，形成源电极19及漏电极20。
接下来，在原样残留上述光敏抗蚀剂的状态下，干蚀刻n+硅层17。由此，如图12所示，分割n+硅层17形成源极区域4及漏极区域5。这时，在n+硅层17和第二非结晶硅膜16之间形成蚀刻阻止部30，因此对沟道区域2不会有蚀刻影响，可以期待导通特性及信赖性的提高。
其后，与上述实施方式1同样，通过形成钝化膜22、平整膜23、以及透明电极25制造薄膜晶体管(TFT)1。
-实施方式2的效果-
然而，根据这个实施方式2，通过蚀刻阻止部30保护半导体层3的同时，可以有选择的只蚀刻n+硅层17。因此，由于能够使半导体层3的厚度比沟道蚀刻工序的薄，所以可以更降低非导通电流，提高导通特性及信赖性。
还有，使用非结晶硅薄膜晶体管(TFT)的一般工序的蚀刻阻止部工序，就可以容易的制造薄膜晶体管(TFT)1及有源矩阵基板42。
《其他实施方式》
本发明，上述实施方式1还可以是以下的结构。
上述实施方式1及2中，是用一层n+硅层17构成了杂质层17，但是，本发明并不为此所限，还可以由多数层构成。例如，如图13所示，将上述杂质层17，叠层为在非晶的第一层33的高电阻非晶硅n+硅33上，至少叠层含晶相的第二层34的低电阻微结晶n+硅34而成为的叠层结构。也就是，第二非结晶硅膜16的表面上形成20nm厚的非结晶n+硅33，再在它的表面上形成厚度为40nm的微结晶n+硅34。由此，可以缓和漏极区域5等的杂质层17中的电场，所以，在降低非导通电流的同时可以增大导通电流。在此，通过使非晶n+硅的薄膜电阻在5×107Ω/cm2以上且在5×108Ω/cm2以下，使微结晶n+硅的薄膜电阻在5×104Ω/cm2以上且在5×106Ω/cm2以下，可以得到这个效果。
还有，如图14所示，将上述杂质层17，叠层为具有至少叠层了杂质浓度降低的低杂质层35、以及杂质浓度较高的高杂质层36的叠层结构。由此，分别缓和了源极区域4及漏极区域5附近的电场，可以降低非导通电流。
还有，上述实施方式1及2中，以底栅结构的半导体装置为例进行了说明，但是，本发明并不限于此，图15及图16所示的顶层栅极结构的半导体装置同样适用。
也就是，图15，是表示具有参差结构的薄膜晶体管(TFT)1的剖面图。这个薄膜晶体管(TFT)1，是在玻璃基板11上源电极19及源极区域4的n+硅层17按照这个顺序叠层形成的同时，在所规定的间隔中，漏电极20及漏极区域5的n+硅层17按照这个顺序叠层形成。源极区域4及漏极区域5上，在这些源极区域4及漏极区域5之间，形成半导体层3。这样，在源极区域4和漏极区域5之间，形成了沟道区域2。
半导体层3，是由第二非结晶硅膜16、微结晶硅膜15、及第一非结晶硅膜14按照这个顺序叠层构成的。再有，以覆盖这个半导体层3的形式形成栅极绝缘膜13。也就是，半导体层3的与栅极绝缘膜13的界面，由第一非结晶硅膜14构成。
栅极绝缘膜13上，以相对沟道区域2的形式设置栅电极12的同时，形成为通过接线孔39源电极19及漏电极20延伸出来。并且，这些栅电极12、源电极19、及漏电极20，由保护膜36覆盖。
还有，图16，是扩大表示沟道蚀刻·共面型薄膜晶体管(TFT)的构成的剖面图。这个薄膜晶体管(TFT)1，是在玻璃基板11上形成半导体层3。半导体层3，是由微结晶硅膜15及第一非结晶硅膜14按照这个顺序叠层构成。半导体层3上，源极区域4及漏极区域5间隔所规定的间隔形成。再有，栅极绝缘膜13，以覆盖源极区域4、漏极区域5、及半导体层3的形式形成。也就是，半导体层3的与栅极绝缘膜13的界面，由第一非结晶硅膜14构成。
栅极绝缘膜13上，在源极区域4及漏极区域5之间相对沟道区域2设置栅电极12。再有，栅极绝缘膜13上，设置了源电极19和漏电极20，它们分别通过接线孔19与源极区域4及漏极区域5连接。并且，这些栅电极12、源电极19及漏电极20由保护膜36覆盖。
这样，即便是将本发明适用于顶栅型结构，半导体层3的与栅极绝缘膜13的界面也由第一非结晶硅膜14构成，所以，可以得到与上述实施方式1同样的效果。再有，微结晶硅膜15在膜厚增加的同时有结晶率增加的倾向，它的结晶率高的区域设置在接近与栅极绝缘膜的界面一侧，相对于底栅结构提高移动度成为可能。
还有，上述实施方式1及2中，做为半导体装置，例举了液晶显示装置的有源矩阵基板42进行了说明，但是，本发明并不只限于此，有机EL显示装置的有源矩阵基板等同样能够适用。还有，薄膜晶体管(TFT)1，不只是做为像素的开关元件的薄膜晶体管(TFT)1，还可以做为其它的例如栅极驱动器或有机EL显示装置的开关元件。
-产业上的利用可能性-
正如以上说明的那样，本发明，对于半导体装置及其制造方法以及显示装置是有用的，特别是，适用于包含沟道区域的层和栅极绝缘膜之间形成良好的界面的同时，提高沟道区域中的载流子的移动度的情况。
Claims (12)
1.一种半导体装置的制造方法，其特征在于：
包括：
在绝缘基板上形成栅电极的第一工序，
以覆盖上述栅电极的形式形成栅极绝缘膜的第二工序，
形成半导体层和做为包含杂质的半导体层的杂质层的第三工序，
蚀刻上述半导体层形成激活层的第四工序，
通过蚀刻上述杂质层形成源极区域及漏极区域的第五工序；
上述第三工序中，包括以覆盖上述栅极绝缘膜的形式形成第一非晶膜的工序、和以覆盖上述第一非晶膜的形式形成包含晶相的结晶膜的工序。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于：
上述第三工序中，包括以覆盖上述结晶膜的形式形成第二非晶膜的工序。
3.根据权利要求1或2所述的半导体装置的制造方法，其特征在于：
上述第三工序中，在上述半导体层上面形成蚀刻阻止部，以覆盖上述半导体层及上述蚀刻阻止部的形式形成上述杂质层。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于：
上述第三工序中，由等离子体化学气相沉积法形成上述半导体层。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于：
上述第三工序中，由高密度等离子体化学气相沉积法形成上述结晶膜。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于：
上述高密度等离子体化学气相沉积法，是电感耦合等离子体方式。
7.根据权利要求5所述的半导体装置的制造方法，其特征在于：
上述高密度等离子体化学气相沉积法，是表面波等离子体方式。
8.根据权利要求5所述的半导体装置的制造方法，其特征在于：
上述高密度等离子体化学气相沉积法，是电子回旋共振方式。
9.根据权利要求5所述的半导体装置的制造方法，其特征在于：
上述等离子体化学气相沉积法中，沉积压力在0.133Pa以上且在13.3Pa以下。
10.根据权利要求5所述的半导体装置的制造方法，其特征在于：
上述等离子体化学气相沉积法中，做为原料气体应用SiH4及H2，上述SiH4及H2的流量比SiH4/H2，在1/30以上且在1/1以下。
11.根据权利要求5所述的半导体装置的制造方法，其特征在于：
上述等离子体化学气相沉积法中，做为原料气体只应用SiH4。
12.根据权利要求1所述的半导体装置的制造方法，其特征在于：在形成上述结晶膜之前，对上述第一非晶膜进行用氢气等离子体的表面处理。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (14)
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|---|---|---|---|---|
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| JP5182993B2 (ja) * | 2008-03-31 | 2013-04-17 | 株式会社半導体エネルギー研究所 | 表示装置及びその作製方法 |
| US8431496B2 (en) * | 2010-03-05 | 2013-04-30 | Semiconductor Energy Labortory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9166055B2 (en) * | 2011-06-17 | 2015-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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| US8865517B2 (en) * | 2012-09-26 | 2014-10-21 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Method for manufacturing thin-film transistor active device and thin-film transistor active device manufactured with same |
| CN103913917B (zh) * | 2014-03-27 | 2017-02-22 | 上海天马微电子有限公司 | 一种tft阵列基板及显示面板 |
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| TWI595669B (zh) * | 2014-05-19 | 2017-08-11 | 群創光電股份有限公司 | 半導體結構、顯示面板及其控制方法 |
| CN104992982A (zh) * | 2015-05-28 | 2015-10-21 | 福州大学 | 一种具有超晶格结构的薄膜晶体管 |
| US20210234048A1 (en) * | 2018-06-07 | 2021-07-29 | Sakai Display Products Corporation | Thin-film transistor and manufacturing method therefor |
| JP2020004859A (ja) * | 2018-06-28 | 2020-01-09 | 堺ディスプレイプロダクト株式会社 | 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 |
| CN108615771A (zh) * | 2018-07-02 | 2018-10-02 | 惠科股份有限公司 | 一种薄膜晶体管及其制造方法、以及显示面板 |
| CN112823423A (zh) * | 2018-10-11 | 2021-05-18 | 堺显示器制品株式会社 | 薄膜晶体管及其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0380569A (ja) * | 1989-08-23 | 1991-04-05 | Oki Electric Ind Co Ltd | 薄膜トランジスタ |
| US5728610A (en) * | 1994-03-31 | 1998-03-17 | Sony Corporation | Method for producing a thin film transistor having improved carrier mobility characteristics and leakage current characteristics |
| CN1455441A (zh) * | 2002-03-26 | 2003-11-12 | 索尼公司 | 制造非晶金属氧化物膜的方法以及制造具有非晶金属氧化物膜的电容元件和半导体器件的方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0671083B2 (ja) | 1986-06-16 | 1994-09-07 | 株式会社日立製作所 | 薄膜半導体装置 |
| TW237562B (zh) * | 1990-11-09 | 1995-01-01 | Semiconductor Energy Res Co Ltd | |
| JPH05226656A (ja) | 1992-02-13 | 1993-09-03 | Hitachi Ltd | 薄膜半導体装置及びその製造方法 |
| JPH07193249A (ja) | 1993-12-27 | 1995-07-28 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| JPH07263698A (ja) | 1994-03-17 | 1995-10-13 | Hitachi Ltd | 薄膜トランジスタ及びその製造方法 |
| US6150251A (en) * | 1999-01-22 | 2000-11-21 | United Microelectronics Corp | Method of fabricating gate |
| US6506635B1 (en) * | 1999-02-12 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method of forming the same |
| JP2001217424A (ja) | 2000-02-03 | 2001-08-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよびそれを用いた液晶表示装置 |
| US6743700B2 (en) * | 2001-06-01 | 2004-06-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor film, semiconductor device and method of their production |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0380569A (ja) * | 1989-08-23 | 1991-04-05 | Oki Electric Ind Co Ltd | 薄膜トランジスタ |
| US5728610A (en) * | 1994-03-31 | 1998-03-17 | Sony Corporation | Method for producing a thin film transistor having improved carrier mobility characteristics and leakage current characteristics |
| CN1455441A (zh) * | 2002-03-26 | 2003-11-12 | 索尼公司 | 制造非晶金属氧化物膜的方法以及制造具有非晶金属氧化物膜的电容元件和半导体器件的方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115835682A (zh) * | 2022-11-25 | 2023-03-21 | 合肥京东方卓印科技有限公司 | 封装材料、封装膜层、显示面板和显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090309100A1 (en) | 2009-12-17 |
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| US8174013B2 (en) | 2012-05-08 |
| WO2008029582A1 (en) | 2008-03-13 |
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