CN102034531A - 一种减少读取干扰的静态随机存储器 - Google Patents
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Abstract
本发明提供了一种减少读取干扰的静态随机存储器，包括：第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管和第二PMOS管，其中所述第一PMOS管、所述第一NMOS管和所述第二PMOS管、所述第二NMOS管组成两个COMS倒相器，交叉耦合形成双稳态触发器，所述第三NMOS管的源极和所述第一PMOS管的漏极、所述第一NMOS管的源极均相连，所述第四NMOS管的源极和所述第二PMOS管的漏极、所述第二NMOS管的源极均相连；所述静态随机存储器还包括第五NMOS管，所述第五NMOS管的源极和所述第一NMOS管的漏极相连，所述第五NMOS管的漏极连接低电平。本发明在静态随机存储器中加入第五NMOS管，在执行读取任务时将第五NMOS管关闭，从而避免了读取干扰现象的发生，提高了静态随机存储器读取状态的稳定性。
Description
技术领域
本发明涉及一种半导体器件，尤其涉及一种减少读取干扰的静态随机存储器。
背景技术
集成电路之内的元件密度可以利用缩减空间的集成电路设计(reducedgeometry integrated circuit designs)原则，来增加集成电路的性能以及降低其实际成本。包含Flash、SRAM(静态随机存取存储器)、OUM、EEPROM、FRAM、MRAM等的现代集成电路存储器件都是利用此存数单元(memory cell)的原则的明显实例。集成电路存储器件内的密度正持续地增加，而与之伴随的是这类器件的单位存储成本的相应降低。密度的增加是利用在器件内制作较小的结构，以及利用缩减元件之间或构成元件的结构之间的分隔空间而完成的。通常，这类较小尺寸的设计准则(design rules)会伴随有布局，设计以及构造的修正，当使用这类较小尺寸的设计准则时，这些修正改变要通过缩减元件的大小才能实现，而且还要维持器件性能。作为一种实例，在多种现有的集成电路之中其操作电压的降低，是由于诸如缩减栅极氧化物厚度，以及增进微影程序控制上的误差才可能完成的。另一方面，缩减尺寸的设计准则也使得降低操作电压变成必要，以便小尺寸元件若以已有的较高操作电压操作时，得以限制所会产生的热载流子(hot carriers)。第一代SRAM模块采用大尺寸DIP封装，该封装具有一定的高度，因为电池和RAM芯片叠放于DIP封装之中。DIP封装的优点在于器件可以插入DIP插座，方便替换和存储，或从一个印制板转移到另一个。虽然这些优点至今仍非常有用，但相比之下，更有必要发展表面贴装技术，以及将工作电压由5V变为3.3V。第二代SRAM模块采用两片式方案——PowerCap模块(PCM)，即由直接焊接到印刷板的基座(包含SRAM)以及PowerCap(也就是锂电池)两部分组成。与DIP模块相比，这类器件具有两个主要优点：它们采用表面贴装，并且具有标准引脚配置。换句话说，无论多大容量的SRAM，其封装和引脚数是相同的。因此，设计人员可以加大系统存储容量，而无须担心需要改变PCB布局。电池更换起来也很容易。第三代也就是最新的SRAM模块，它不但解决了先前产品所存在的问题，同时增加了更多功能。这类新型SRAM是单片BGA模块，内置可充电锂电池。和PCM一样，采用这种封装形式的所有SRAM无论其容量大小，封装尺寸和引脚配置都是相同的。此类模块采用表面贴装，并且是单片器件。因此设计更加坚固可靠，较上一代器件可承受更强的机械震动。由于电池是可充电的，因此数据保存时间的概念有了另外一层含义。用等效使用寿命一词来描述更为恰当，这类器件等效使用寿命可高达200年。另外，这种模块能承受+230℃的回流焊温度，而提供的无铅封装器件可承受+260℃的温度。
单元面积和单元稳定性是SRAM设计的两个重要方面。单元面积在很大程度上决定了存储器芯片的尺寸；单元稳定性决定了存储器的数据可靠性，这里所述的稳定性包括读取稳定性和写入稳定性。SRAM的主流单元结构包含6个MOS晶体管，其构成可以是全CMOS平面结构，也可以是叠层式三维结构。请参考图1，图1是现有技术中六晶体管的SRAM的结构示意图，图中，所述SRAM由六个晶体管构成，所述六个晶体管中，包括四个NMOS管N1、N2、N3、N4和两个PMOS管P1和P2，其中第一PMOS管P1、第一NMOS管N1和第二PMOS管P2、第二NMOS管N2组成两个COMS倒相器，交叉耦合形成双稳态触发器；选通管第三NMOS管N3、第四NMOS管N4提供数据输入和输出的途径和控制；图中BL、
为位线控制信号，WL为该单元的字线，在读取操作中，V1电压增加时，就可能会引起当前锁定状态的改变。而当CMOS技术进入超深亚微米之后，三维SRAM的稳定性变差，尤其是读取状态的稳定性变差，其主要原因是2个PMOS负载管是由非对准的背栅工艺技术制造的，当对存储器内的同一个区块所储存的资料进行多次读取时，例如十万至百万次间的读取次数，很有可能会发生所读取的资料是错误的，甚至此被多次读取区块内所存储的资料会发生异常或遗失。而此类现象以本发明领域具有通常知识者惯称为“读取干扰”(read-disturb)，也因有着这样的现象存在着，无不驱使各家厂商必须发展出防止读取干扰的技术，借以来有效地抑制读取干扰发生的几率。请参考图2，图2是现有技术中改进的静态随机存储器的结构示意图，图2中的SRAM比图1中SRAM增加了两个NMOS管N6和N7，当要对存储期内的一区块所存储的资料进行读取时，将会使用额外增加的两个NMOS管，从而避免在读取的过程中产生读取干扰，保证读取的准确性，然而，原本SRAM的缺点便是集成度低，功耗较大，相同的容量体积较大，增加了两个NMOS管，势必会很大程度上增加SRAM的体积，不利于提高SRAM的使用效率。
发明内容
本发明要解决的技术问题是提供一种静态随机存储器，解决静态随机存储器在读取时候容易发生读取干扰的问题。
为了实现上述目的，本发明提出一种减少读取干扰的静态随机存储器，包括：第一CMOS倒相器，由第一NMOS管和第二PMOS管组成；第二CMOS倒相器，由第二NMOS管和第二PMOS管组成，所述第一CMOS倒相器和所述第二CMOS倒相器交叉耦合形成双稳态触发器；第三NMOS管，所述第三NMOS管的源极和所述第一PMOS管的漏极、所述第一NMOS管的源极均相连；第四NMOS管，所述第四NMOS管的源极和所述第二PMOS管的漏极、所述第二NMOS管的源极均相连；所述静态随机存储器还包括第五NMOS管，所述第五NMOS管的源极和所述第一NMOS管的漏极相连，所述第五NMOS管的漏极连接低电平。
可选的，所述第一PMOS管的源极和所述第二PMOS管的源极相连。
可选的，所述第一PMOS管的源极和所述第二PMOS管的源极均连接高电平。
可选的，所述第三MOS管的源极和所述第二PMOS管的栅极相连。
可选的，所述第三MOS管的源极和所述第二NMOS管的栅极相连。
可选的，所述第二PMOS管的漏极和所述第二NMOS管的源极相连。
可选的，所述第二NMOS管的漏极连接低电平。
本发明一种减少读取干扰的静态随机存储器的有益技术效果为：本发明在静态随机存储器中加入第五NMOS管，在执行读取任务时将第五NMOS管关闭，从而避免了读取干扰现象的发生，提高了静态随机存储器读取状态的稳定性。
附图说明
图1是现有技术静态随机存储器的结构示意图。
图2是现有技术中改进的静态随机存储器的结构示意图。
图3是本发明一种减少读取干扰的静态随机存储器的结构示意图。
图4是本发明一种减少读取干扰的静态随机存储器的操作表格。
图5是本发明一种减少读取干扰的静态随机存储器的第一实施例分析图表。
图6是本发明一种减少读取干扰的静态随机存储器的第二实施例分析图表。
具体实施方式
以下结合附图和具体实施方式对本发明作进一步的详细说明。
请参考图3，图3是本发明一种减少读取干扰的静态随机存储器，该静态随机存储器是在现有的六晶体管的静态随机存储器的基础上增加了一个NMOS管，现有的SRAM由六个晶体管构成，所述六个晶体管中，包括四个NMOS管N1、N2、N3、N4和两个PMOS管P1和P2，其中第一PMOS管P1、第一NMOS管N1和第二PMOS管P2、第二NMOS管N2组成两个COMS倒相器，交叉耦合形成双稳态触发器，第一CMOS倒相器，由第一NMOS管和第二PMOS管组成；第二CMOS倒相器，由第二NMOS管和第二PMOS管组成；选通管第三NMOS管N3、第四NMOS管N4提供数据输入和输出的途径和控制，所述第三NMOS管的源极和所述第一PMOS管的漏极、所述第一NMOS管的源极均相连，所述第四NMOS管的源极和所述第二PMOS管的漏极、所述第二NMOS管的源极均相连；图3中BL、
为位线控制信号，WL为该单元的字线，所述静态随机存储器还包括第五NMOS管，所述第五NMOS管的源极和所述第一NMOS管的漏极相连，所述第五NMOS管的漏极连接低电平。
本发明SRAM存储单元的工作原理是：当字线控制信号WL为高电平时，选通管第三NMOS管Mn3、第四NMOS管Mn4导通，由第一PMOS管Mp1、第一NMOS管Mn1和第二PMOS管Mp2、第二NMOS管Mn2组成的交叉耦合触发器可从位线BL、
输出或输入信号，当使用第二NMOS管和第四NMOS管进行读取操作时，关闭第五NMOS管，截断该线路的电流，从而避免了读取干扰的发生，提高了静态随机存储器读取状态的稳定性。所述第五NMOS管的源极和所述第一PMOS管的源极或者漏极相连，关于源极和漏极的连接，实际使用时，也是可以互换使用的。
读出的信号经过灵敏放大器后输出，晶体管构成的放大器要做到不失真地将信号电压放大，就必须保证晶体管的发射结正偏、集电结反偏，即应该设置它的工作点。所谓工作点就是通过外部电路的设置使晶体管的基极、发射极和集电极处于所要求的电位(可根据计算获得)。这些外部电路就称为偏置电路(可理解为，设置PN结正、反偏的电路)，偏置电路向晶体管提供的电流就称为偏置电流。以常用的共射放大电路说吧，主流是从发射极到集电极的IC，偏流就是从发射极到基极的IB，相对与主电路而言，为基极提供电流的电路就是所谓的偏置电路。
接着，请参考图4，图4是本发明一种减少读取干扰的静态随机存储器的操作表格，在进行读取操作时，图3中RWL上的信号为“1”，对RBL继续预充电，WL上的信号为“0”，BL上无操作，WLx上的信号为“0”；在进行写入操作时，图3中RWL上的信号为“1”，RBL上的信号为“0”或者“1”，WL上的信号为“1”，BL上的信号为“0”或“1”，WLx上的信号为“1”；存储器进行状态保持时，图3中RWL上的信号为“0”，RBL上的信号为“1”，WL上的信号为“0”，BL上的信号为“1”，WLx上的信号为“1”。
请参考图5，图5是本发明一种减少读取干扰的静态随机存储器的第一实施例分析图表，图5中，初始条件为：点1(参见图3)处的电压(图5中曲线C)为“0V”，即信号为“0”，点2(参见图3)处的电压(图5中曲线D)为“1.2V”，即信号为“1”，在1ns至大概4.4ns之间，WLx上的信号(图5中曲线A)为“0”，RWL上的信号(图中曲线B)为“1”。最后，请参考图6，图6是本发明一种减少读取干扰的静态随机存储器的第二实施例分析图表，图6中，初始条件为：点1(参见图3)处的电压(图6中曲线C)为“1.2V”，即信号为“1”，点2(参见图3)处的电压(图6中曲线D)为“0V”，即信号为“0”，在1ns至大概4.4ns之间，WLx上的信号(图6中曲线A)为“0”，RWL上的信号(图6中曲线B)为“1”。上述两种情况均是在读取操作情况下发生，WLx上的信号均为“0”，即在读取过程中，使用第二NMOS管和第四NMOS管进行读取操作时，关闭第五NMOS管，截断该线路的电流，从而避免了读取干扰的发生。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所述技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
Claims (7)
1.一种减少读取干扰的静态随机存储器，包括：
第一CMOS倒相器，由第一NMOS管和第二PMOS管组成；
第二CMOS倒相器，由第二NMOS管和第二PMOS管组成，所述第一CMOS倒相器和所述第二CMOS倒相器交叉耦合形成双稳态触发器；
第三NMOS管，所述第三NMOS管的源极和所述第一PMOS管的漏极、所述第一NMOS管的源极均相连；
第四NMOS管，所述第四NMOS管的源极和所述第二PMOS管的漏极、所述第二NMOS管的源极均相连；
其特征在于：
所述静态随机存储器还包括第五NMOS管，所述第五NMOS管的源极和所述第一NMOS管的漏极相连，所述第五NMOS管的漏极连接低电平。
2.根据权利要求1所述的减少读取干扰的静态随机存储器，其特征在于：所述第一PMOS管的源极和所述第二PMOS管的源极相连。
3.根据权利要求1或2所述的减少读取干扰的静态随机存储器，其特征在于：所述第一PMOS管的源极和所述第二PMOS管的源极均连接高电平。
4.根据权利要求1所述的减少读取干扰的静态随机存储器，其特征在于：所述第三MOS管的源极和所述第二PMOS管的栅极相连。
5.根据权利要求1所述的减少读取干扰的静态随机存储器，其特征在于：所述第三MOS管的源极和所述第二NMOS管的栅极相连。
6.根据权利要求1所述的减少读取干扰的静态随机存储器，其特征在于：所述第二PMOS管的漏极和所述第二NMOS管的源极相连。
7.根据权利要求1所述的减少读取干扰的静态随机存储器，其特征在于：所述第二NMOS管的漏极连接低电平。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102117653A (zh) * | 2011-03-15 | 2011-07-06 | 上海宏力半导体制造有限公司 | 静态随机存取存储器 |
| CN102157195A (zh) * | 2011-05-05 | 2011-08-17 | 北京大学 | 低电压静态随机存储器单元、存储器和写操作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1408118A (zh) * | 2000-03-03 | 2003-04-02 | 睦塞德技术公司 | 一种改进的高密度存储单元 |
| WO2005041203A1 (ja) * | 2003-10-27 | 2005-05-06 | Nec Corporation | 半導体記憶装置 |
-
2010
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1408118A (zh) * | 2000-03-03 | 2003-04-02 | 睦塞德技术公司 | 一种改进的高密度存储单元 |
| WO2005041203A1 (ja) * | 2003-10-27 | 2005-05-06 | Nec Corporation | 半導体記憶装置 |
Non-Patent Citations (1)
| Title |
|---|
| HIEP TRAN: "Demonstration of 5T SRAM And 6T Dual-Port RAM Cell Arrays", 《IEEE1996 SYMPOSIUM ON VLSL CIRCUITS DIGEST OF TECHNICAL PAPERS》 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102117653A (zh) * | 2011-03-15 | 2011-07-06 | 上海宏力半导体制造有限公司 | 静态随机存取存储器 |
| CN102157195A (zh) * | 2011-05-05 | 2011-08-17 | 北京大学 | 低电压静态随机存储器单元、存储器和写操作方法 |
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