CN102017129B

CN102017129B - 非易失性半导体存储装置

Info

Publication number: CN102017129B
Application number: CN200980117627.2A
Authority: CN
Inventors: 浅见良信
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2008-05-09
Filing date: 2009-04-24
Publication date: 2013-10-23
Anticipated expiration: 2029-04-24
Also published as: CN102017129A; US20090278188A1; US8193574B2; KR20110010762A; TW200952160A; JP2009295971A; WO2009136615A1; TWI482269B; JP5479773B2; KR101508492B1

Abstract

目的是在没有增加存储单元的面积的情况下减小存储晶体管的写入和擦除电压，以及目的是在没有增加写入和擦除电压的情况下减小存储单元的面积。存储单元包括具有第一岛状半导体区、浮栅和控制栅的存储晶体管。另外，第二岛状半导体区隔着绝缘膜在浮栅之下形成。由于第二岛状半导体区电连接到控制栅，所以电容在第二岛状半导体区与浮栅之间形成。这个电容促进存储晶体管的耦合比的增加，这使得能够在没有增加存储单元的面积的情况下增加耦合比。此外，可在没有减小耦合比的情况下减小存储单元的面积。

Description

非易失性半导体存储装置

技术领域

本发明涉及其中可写入、读取和擦除数据的非易失性半导体存储装置。

背景技术

作为非易失性半导体存储装置，EEPROM(电可擦可编程只读存储器)、闪速存储器等是已知的。这些非易失性半导体存储装置用作例如数字照相机、便携音频播放器和蜂窝电话等的各种产品的记录介质。已经积极地进行非易失性半导体存储装置的研发，以便满足市场需要，例如产品尺寸的进一步减小、存储器容量的增加、写入和读取数据的速度的增加以及功耗的降低。

作为满足上述市场需要的方式之一，近年来，已经积极地研制所谓的SOI(绝缘体上硅)类型的非易失性半导体存储装置，其中元件在硅膜上形成，硅膜隔着绝缘膜设置在衬底之上。

例如，专利文献1公开一种具有SOI结构的非易失性存储晶体管，它制作成以便降低成本和例如擦除电压等工作电压。在专利文献1中，玻璃衬底或塑料衬底用作衬底以降低成本。具有在玻璃衬底之上形成的SOI结构的非易失性存储晶体管例如在专利文献2中公开，专利文献2是一个专利申请，其发明人之一是本发明的发明人。

[专利文献1]日本已公开专利申请No.2006-013534

[专利文献2]日本已公开专利申请No.2007-288176

但是，在专利文献1和2所公开的具有SOI结构的非易失性存储元件中，在不增加存储单元的面积的情况下很难降低写入电压和擦除电压。下面说明其原因。在这里，将描述非易失性存储晶体管(下文中又缩写成存储晶体管)用作非易失性存储元件的情况。首先描述存储单元的结构，然后描述用于写入、读取和擦除数据的方法。

下面参照图15、图16A和图16B来描述存储单元的结构。图15是示出常规存储单元的结构的一个示例的平面图，以及图16A和图16B是分别沿图15的截线A1-A2和B1-B2截取的截面图。

在存储单元中，提供作为存储元件的一个存储晶体管，并且该存储晶体管电连接到源线(SL)、位线(BL)和字线(WL)。

如图16A和图16B所示，绝缘膜1130在衬底1100之上形成，并且岛状半导体区1102设置在绝缘膜1130之上。岛状半导体区1102包括采用n型或p型杂质元素掺杂的第一杂质区1103和1104、采用n型或p型杂质元素掺杂的第二杂质区1105和1106以及夹在第二杂质区1105与1106之间的沟道形成区1107。第二杂质区1105和1106可作为杂质浓度低于第一杂质区1103和1104的LDD(轻掺杂漏极)区来形成；可具有基本上等于第一杂质区1103和1104杂质浓度的杂质浓度；可具有与未采用杂质元素掺杂的沟道形成区1107的杂质浓度基本相等的杂质浓度。第二杂质区1105和1106可按照存储元件的特性来形成。

绝缘膜1108设置在岛状半导体区1102之上。导电膜1109设置在绝缘膜1108之上，以便与岛状半导体膜1102重叠。导电膜1109形成存储晶体管的浮栅(FG)。绝缘膜1110设置在导电膜1109之上。导电膜1111设置在绝缘膜1110之上，以便与岛状半导体区1102重叠。导电膜1111形成存储晶体管的控制栅(CG)和电连接到控制栅的字线。通过使用导电膜1111来形成控制栅和字线，控制栅和字线相互电连接。

绝缘膜1112设置在导电膜1111之上，并且导电膜1113和1114在绝缘膜1112之上形成。导电膜1113形成电连接到存储晶体管的源线(SL)，并且导电膜1114形成电连接到存储晶体管的位线(BL)。通过在绝缘膜1112中形成的开口1119和1120，导电膜1113和1114分别电连接到第一杂质区1103和1104。由图15的一长二短交替虚线所包围的区域1121是由一个存储单元所占据的区域。

使用浮栅的非易失性存储晶体管是一种存储元件，其中数据按照浮栅中积聚的电荷量来存储。通过控制电荷量来写入或擦除数据，并且通过检测电荷量来读取数据。下面描述用于写入、读取和擦除数据的方法。

在图15的存储晶体管中，浮栅(导电膜1109)处于电浮动状态。相应地，当电压从控制栅(导电膜1111)间接施加在岛状半导体区1102与浮栅之间时，存储晶体管用作晶体管。当电子在浮栅中积聚时，与电子没有积聚时相比，已经施加到控制栅的电压较不太可能施加在岛状半导体区1102与浮栅之间；因此，存储晶体管的阈值电压向正方向偏移。因此，存储晶体管中存储的数据可通过检测存储晶体管的阈值电压的变化来读取。如果第一杂质区1103和第一杂质区1104具有相同电位，则浮栅中积聚的电荷量与阈值电压之间的关系可由下式(1)和(2)来表示。

V_{FG} = \frac{C_{2}}{C_{1} + C_{2}} (V_{CG} - ΔVtm) . . . (1)

ΔVtm = - \frac{Q_{FG}}{C_{2}} . . . (2)

在公式(1)和(2)中，V_FG是浮栅的电位；V_CG是控制栅的电位；C₁是岛状半导体区与浮栅之间的电容；C₂是浮栅与控制栅之间的电容；Q_FG是浮栅中的电荷量；以及ΔV_tm是存储晶体管的阈值电压的变化。注意，公式(1)中的C₂/(C₁+C₂)一般称作耦合比。如公式(1)所示，随着耦合比增加，施加在岛状半导体区1102与浮栅之间的电压与控制栅的电位V_CG之比增加。

当数据将要写入存储晶体管时，高电压(例如正高电压)施加到控制栅，使得电压间接地施加在岛状半导体区1102与浮栅之间。然后，电子通过F-N(Fowler-Nordheim)隧穿电流或热电子注入浮栅。当数据将要从存储晶体管擦除时，高电压(例如负高电压)施加到控制栅，使得电压间接地施加在岛状半导体区1102与浮栅之间，由此电子从浮栅退出。

因此，施加到控制栅的电压可通过增加耦合比有效地施加在岛状半导体区1102与浮栅之间，使得写入电压和擦除电压可减小。换言之，耦合比显著影响写入电压和擦除电压。

下面描述存储单元的面积与写入和擦除电压之间的关系以及存储单元的面积与耦合比之间的关系。

如公式(1)所示，为了增加耦合比，增加浮栅与控制栅之间的电容C₂是有效的。电容C₂可通过减小绝缘膜1110的厚度或者增加浮栅和控制栅在图15的平面图(布局)中相互重叠的面积来增加。

但是，绝缘膜1110的最小厚度根据存储晶体管的上述操作原理自动判定，并且对绝缘膜1110的厚度的减小存在限制。这是因为如果浮栅中积聚的电荷易于泄漏，则很难令使用浮栅的存储晶体管保持所存储的数据。因此，绝缘膜1110的厚度不能小于预定厚度。由于类似原因，绝缘膜1108的厚度不能小于预定厚度。绝缘膜1108的厚度优选地为大约8nm至10nm，以及绝缘膜1110的厚度优选地为大约10nm至20nm。

由于绝缘膜1110设置在浮栅之上，同时绝缘膜1108设置在岛状半导体区1102之上，所以与绝缘膜1108相比，绝缘膜1110作为绝缘膜较不太可靠。相应地，一般来说，绝缘膜1110的厚度需要比绝缘膜1108的厚度更大，以便防止电荷从浮栅泄漏。另外，在当耦合比很低时而绝缘膜1110太薄的情况下，浮栅中将要积聚的电子隧穿通过绝缘膜1110，并且逸出到处于写入的控制栅。相应地，数据无法写入或擦除，这可导致作为存储元件的不正确功能。此外，在除了存储单元之外的功能电路在相同衬底1100之上形成的情况下，绝缘膜1110的厚度在某些情况下取决于形成功能电路的晶体管的制造过程而无法充分减小。

因此，增加浮栅和控制栅在图15的平面图中重叠的区域的面积是增加耦合比的简易方法，因为没有特别损坏存储晶体管的操作。但是，增加这个面积的不利之处在于，存储元件所需的存储单元的面积增加以减小存储单元的集成度，从而导致非易失性半导体存储装置更高的位成本。

此外，当存储单元的面积在图15的平面图中减小时，浮栅和控制栅相互重叠的面积也减小，这导致更低的耦合比和更高的写入及擦除电压。

发明内容

鉴于上述问题，本发明的一个实施例的目的是提供一种非易失性半导体存储装置，其中可在没有增加存储单元的面积的情况下减小写入电压和擦除电压。

本发明的一个实施例的另一个目的是提供一种非易失性半导体存储装置，其中可在没有增加写入电压和擦除电压的情况下减小存储单元的面积。

本发明的一个实施例可适用于EEPROM(电可擦可编程只读存储器)、闪速存储器等等。

本发明的一个实施例的非易失性半导体存储装置包括多个存储单元，它们各包括：第一岛状半导体区，在绝缘表面上形成，并且具有沟道形成区和用作漏区或漏区的一对杂质区；第二岛状半导体区，在绝缘表面上形成；浮栅，与第一岛状半导体区和第二岛状半导体区重叠；控制栅，与浮栅重叠，并且电连接到第二岛状半导体区；第一绝缘膜，在第一和第二岛状半导体区与浮栅之间形成；以及第二绝缘膜，在浮栅与控制栅之间形成。

在上述实施例中，与第一岛状半导体区重叠的第一绝缘膜的一部分的厚度可选择性地减小。另外，与第二岛状半导体区重叠的第一绝缘膜的一部分的厚度也可选择性地减小。厚度选择性减小的这种第一绝缘膜可通过例如下列步骤来获得：在厚度将要减小的一部分处形成具有开口的绝缘膜，并且然后在绝缘膜之上形成另一个绝缘膜。

在上述实施例中，可提供电连接到控制栅的导电膜来代替第二岛状半导体区。。

在本发明的一个实施例的非易失性半导体存储装置中，岛状半导体区或者导电膜(电连接到控制栅)隔着绝缘膜设置在浮栅之下。相应地，在岛状半导体区或导电膜与浮栅之间添加电容。

因此，根据本发明的一个实施例，耦合比可增加，而无需增加存储单元的面积。也就是说，根据本发明的一个实施例，写入电压和擦除电压可减小，而无需增加存储单元的面积；因此，本发明在减小非易失性半导体存储装置的功耗方面是有效的。

此外，根据本发明的一个实施例，存储单元的面积可减小，而无需减小耦合比。也就是说，根据本发明的一个实施例，存储单元的面积可减小，而无需增加写入电压和擦除电压；因此，本发明的一个实施例对于存储单元的更高集成度是有效的。

附图说明

附图包括：

图1是示出根据本发明的一个实施例的非易失性半导体存储装置的存储单元的结构的一个示例的平面图；

图2A至图2C是分别沿图1的截线A1-A2、B1-B2和C1-C2所截取的截面图；

图3是示出根据本发明的一个实施例的非易失性半导体存储装置的存储单元的结构的一个示例的框图；

图4是示出根据本发明的一个实施例的存储单元的结构的一个示例的电路图；

图5是示出根据本发明的一个实施例、用于制造非易失性半导体存储装置的方法的平面图；

图6A至图6C是分别沿图5的截线A1-A2、B1-B2和C1-C2所截取的截面图；

图7是示出根据本发明的一个实施例、用于制造非易失性半导体存储装置的方法的平面图；

图8A至图8C是分别沿图7的截线A1-A2、B1-B2和C1-C2所截取的截面图；

图9是示出根据本发明的一个实施例的非易失性半导体存储装置的存储单元的结构的一个示例的平面图；

图10A至图10C是分别沿图9的截线A1-A2、B1-B2和C1-C2所截取的截面图；

图11是示出根据本发明的一个实施例的非易失性半导体存储装置的存储单元的结构的一个示例的平面图；

图12A至图12C是分别沿图11的截线A1-A2、B1-B2和C1-C2所截取的截面图；

图13是示出根据本发明的一个实施例的非易失性半导体存储装置的存储单元的结构的一个示例的平面图；

图14A至图14C是分别沿图13的截线A1-A2、B1-B2和C1-C2所截取的截面图；

图15是示出常规非易失性半导体存储装置的存储单元的结构的一个示例的平面图；以及

图16A和图16B是分别沿图15的截线A1-A2和B1-B2所截取的截面图。

具体实施方式

下面参照附图来描述本发明的实施例。注意，本发明并不局限于以下提供的描述，并且本领域的技术人员易于理解，模式和细节可通过各种方式进行修改，而没有背离本发明的精神和范围。相应地，本发明不应当被理解为局限于以下提供的实施例的描述。注意，在用于说明实施例的附图中，相似部分由相似参考标号表示。

[实施例1]

这个实施例的非易失性半导体存储装置包括以矩阵排列的多个存储单元(用于存储数据的基本单元)、多个源线、多个位线和多个字线。存储单元的每个包括电连接到源线之一、位线之一和字线之一的存储元件。在这个实施例中，存储晶体管用作存储元件。

将参照图1、图2A至图2C、图3和图4来描述这个实施例的非易失性半导体存储装置(以下又称作存储装置)。图1是示出这个实施例中的存储装置的一个存储单元的布局的平面图。图2A至图2C是分别沿图1的截线A1-A2、B1-B2和C1-C2所截取的截面图。图3是示出这个实施例的非易失性半导体存储装置的结构的一个示例的框图，以及图4是示出这个实施例的存储单元的结构的一个示例的电路图。

首先，参照图3来描述这个实施例的非易失性半导体存储装置。非易失性半导体存储装置40(以下称作存储装置40)包括存储单元阵列51以及电连接到存储单元阵列51并且控制写操作、擦除操作、读操作等的驱动器电路部分52。存储单元阵列51和驱动器电路部分52在相同衬底之上形成。存储单元阵列51包括多个字线WL、与字线WL相交的多个位线BL和源线SL以及电连接到字线WL、位线BL和源线SL的多个存储单元。

驱动器电路部分52包括用于控制驱动器电路部分52中的电路的控制电路60、用于选择字线的行解码器61、用于选择位线的列解码器62、地址缓冲器63、升压电路(step-up circuit)64、读出放大器(sense amplifier)65、数据缓冲器66和数据输入输出缓冲器67。注意，图3仅示出驱动器电路部分52的结构的一个示例，但是本发明的非易失性半导体存储装置的结构并不局限于图3所示。

地址数据Add经由地址缓冲器63输入到控制电路60。地址数据Add指定写入、读取或擦除数据的存储单元的地址。在将地址数据Add输入到控制电路60时，内行地址信号和内列地址信号由控制电路60生成，以便分别传递给行解码器61和列解码器62。

在存储装置40中，数据使用通过增加电源电位所得到的电位来写入和擦除。因此，控制电路60控制升压电路64，使得与操作模式对应的电位由升压电路64来生成。升压电路64的输出分别经由行解码器61和列解码器62提供给在存储单元阵列51中形成的字线WL和位线BL。

从存储单元阵列51所读取的数据(DATA)经由列解码器62输入到读出放大器65。输入到读出放大器65的数据保持在数据缓冲器66中。控制电路60控制数据缓冲器66，使得保持在数据缓冲器66中的数据经由数据输入输出缓冲器67从存储装置40输出。写入存储单元阵列51的数据(DATA)经由数据输入输出缓冲器67暂时保持在数据缓冲器66中，并且然后在控制电路60的控制下传递给列解码器62。然后，数据从列解码器62写入存储单元阵列51的指定存储单元。

接下来将参照图4来描述存储单元阵列的结构的一个示例。在存储装置40中，存储单元阵列51包括以矩阵排列的多个存储单元70。图4示出以三行和三列排列的9个存储单元70。在每个存储单元70中，具有浮栅的非易失性存储晶体管Tm(以下称作存储晶体管Tm)作为存储元件来提供。在这里描述由位线BL0和字线WL1所限定的存储单元70的结构，但其它存储单元70具有类似结构。

在存储单元70中，存储晶体管Tm的栅极电连接到字线WL1，其漏极电连接到位线BL0，以及其源极电连接到源线SL0。

接下来将描述在存储晶体管Tm是n沟道晶体管的情况下，对位线BL0和字线WL1所限定的存储单元70写入数据或者从其中擦除数据的一个示例。

例如，在数据通过F-N隧穿电流来写入的情况下，负高电压施加到源线SL0和位线BL0，而正高电压施加到字线WL1。负高电压与正高电压之间的电位差为写入电压。

在要写入数据“1”时，正高电压施加到控制栅。因此，在存储晶体管Tm01中，F-N隧穿电流在沟道形成区与浮栅之间的绝缘膜(与图1的绝缘膜108对应的绝缘膜)中生成，由此使电子注入浮栅。也就是说，电子通过F-N隧穿电流注入浮栅，使得存储晶体管Tm01的阈值电压增加。在那种状态中，数据“1”存储在存储单元70中。

当要擦除数据时，正高电压施加到源线SL0和位线BL0，而负高电压施加到字线WL1，由此电子从存储晶体管Tm01的浮栅退出到岛状半导体区。在那种状态中，数据“0”存储在存储单元70中，也就是说，存储单元70处于被擦除状态。正高电压与负高电压之间的电位差为擦除电压。

例如，数据按如下方式读取。具有与数据“0”和“1”对应的阈值电压的中间值的读取电压施加到字线WL1，同时源线SL0的电位为0V，并且位线BL0的电位大约为1.5V。电流在读取电压施加到字线WL1时是否流经位线BL0由连接到位线BL的读出放大器65来确定。

接下来将参照图1的平面图和图2A至图2C的截面图来描述这个实施例的存储单元的结构。

如图1所示，一个存储单元包括两个岛状半导体区101和102。两个岛状半导体区101和102形成设置在存储单元中的一个存储元件。图2A示出包括岛状半导体区域102的这个实施例的存储装置的一部分的截面结构，以及图2B示出包括岛状半导体区101的存储装置的另一个部分的截面结构。两个岛状半导体区101和102在绝缘表面上形成。

如图2A所示，岛状半导体区102包括第一杂质区103和104、第二杂质区105和106以及沟道形成区107。沟道形成区107位于第二杂质区105与第二杂质区106之间，第二杂质区105位于第一杂质区103与沟道形成区之间，以及第二杂质区106位于第一杂质区104与沟道形成区之间。第一杂质区103和104其中之一用作源区，而其中的另一个用作漏区。在这里，第一杂质区103为漏区，而第一杂质区104为源区。

如图2B所示，岛状半导体区101包括第一杂质区133和134，并且第二杂质区135和沟道形成区137在第一杂质区133与134之间形成。第一杂质区133形成为围绕沟道形成区137。第一杂质区133是形成与电极或布线的连接的低电阻半导体区。

在这里，第二杂质区105、106和135是具有比第一杂质区103、104、133和134更低的杂质浓度的LDD(轻掺杂漏)区。换言之，第二杂质区105、106和135是具有比第一杂质区103、104、133和134更高电阻的高电阻半导体区。

如图2A至图2C所示，包括一层或多层的绝缘膜130设置在衬底100之上，并且岛状半导体区101和102设置在绝缘膜130之上。绝缘膜130用作绝缘表面，其上形成岛状半导体区101和102。例如，作为衬底100，可使用玻璃衬底、石英衬底、陶瓷衬底、树脂衬底或半导体衬底。

在衬底100是例如玻璃衬底或石英衬底等绝缘衬底的情况下，不一定提供绝缘膜130，因为衬底100本身具有绝缘表面。但是，优选的是形成绝缘膜130，以便防止衬底100中的杂质扩散到岛状半导体区101和102，以及减小岛状半导体区101、102与基体之间的界面态密度。绝缘膜130由例如氧化硅、氮化硅、氧氮化硅(SiO_xN_y，x＞y＞0)或者氧化氮化硅(SiN_xO_y，x＞y＞0)等绝缘膜材料来形成。对用于形成绝缘膜130的方法没有具体限制，并且绝缘膜130可通过CVD、溅射等形成。绝缘膜130可降低衬底100的粗糙度的影响，并且防止衬底100中的杂质扩散到绝缘膜130之上所形成的元件中。在绝缘膜130包括多个层的情况下，各层可由从上述绝缘材料等中选取的材料来形成，这取决于用途，例如防止杂质污染或者与相邻膜的相容性。

绝缘膜108设置成覆盖岛状半导体区101和102。形成浮栅的导电膜109设置在绝缘膜108之上。导电膜109隔着绝缘膜108与岛状半导体区101和102重叠。另外，导电膜109处于电浮动状态。绝缘膜110设置成覆盖导电膜109，以及形成控制栅和字线的导电膜111设置在绝缘膜110之上。导电膜111隔着绝缘膜110与浮栅(导电膜109)重叠。

由于浮栅(导电膜109)、绝缘膜110和控制栅(导电膜111)是层叠的，所以电容在浮栅与控制栅之间形成。为了通过有效地使用这种层叠结构来增加存储晶体管的耦合比，浮栅(导电膜109)的整个顶面隔着绝缘膜110与控制栅(导电膜111)重叠。此外，为了得到控制栅与浮栅之间的大电容，导电膜111形成为覆盖导电膜109的侧表面。

绝缘膜112设置在导电膜111之上。绝缘膜112包括延伸到导电膜111的开口116。此外，绝缘膜112、110和108的叠层包括分别延伸到第一杂质区133、134、103和104的开口117、118、119和120(参见图1)。

如图2A所示，形成源线(SL)的导电膜113和形成位线(BL)的导电膜114在绝缘膜112之上形成，并且分别通过开口119和120电连接到岛状半导体区102的第一杂质区103和104。

如图2C所示，形成连接电极(或连接布线)的导电膜115在绝缘膜112之上形成。导电膜115通过开口116电连接到导电膜111。另外，如图2B所示，导电膜115还分别通过开口117和118电连接到岛状半导体区101的第一杂质区133和134。由图1的一长二短交替虚线所包围的区域121是由一个存储单元(用于存储数据的基本单元)所占据的区域。注意，区域121没有包括导电膜111、113和114的每个的形成布线的部分。

虽然绝缘膜130、108、110和112以及导电膜109、111、113和114在图2A至图2C中各具有单层结构，但是它们可具有多层结构。

因此，具有浮栅的常规非易失性存储晶体管使用岛状半导体区102、绝缘膜108和110以及导电膜109、111、113和114(参见图2A)来形成。另外，由于岛状半导体区101电连接到控制栅(导电膜111)，所以岛状半导体区101可用作控制栅。岛状半导体区101在下文中将称作背控制栅(BCG)，因为它电连接到控制栅并且放置于浮栅之下。换言之，这个实施例的存储元件由包括浮栅和背控制栅的非易失性存储晶体管来构成。

在这个实施例中，提供在浮栅之下的背控制栅以及在浮栅之上的控制栅，由此有效地利用由存储单元所占据的区域121。因此，能够相对于区域121的面积有效地增加与公式(1)的C₂对应的电容。也就是说，根据这个实施例，耦合比可有效地增加。至于这个实施例的存储元件，浮栅的电位以及存储晶体管的阈值电压的变化可由下式(3)和(4)表示。

V_{FG} = \frac{C_{21} + C_{22}}{C_{1} + C_{21} + C_{22}} (V_{CG} - ΔVtm) . . . (3)

ΔVtm = - \frac{Q_{FG}}{C_{21} + C_{22}} . . . (4)

在公式(3)和(4)中，V_FG是浮栅(导电膜109)的电位；V_CG是控制栅(导电膜111)的电位；C₁是岛状半导体区102与浮栅之间的电容；C₂₁是浮栅与背控制栅之间的电容；C₂₂是浮栅与控制栅之间的电容；Q_FG是浮栅中的电荷量；以及ΔV_tm是使用岛状半导体区101所形成的存储晶体管的阈值电压的变化量。在公式(3)中，(C₂₁+C₂₂)/(C₁+C₂₁+C₂₂)是耦合比。

只要导电膜109和导电膜111在图1中重叠的区域的面积等于导电膜1109和导电膜1111在图15中重叠的面积，则满足C₂₂＝C₂。在这个实施例中，与图15的存储晶体管的电容C₂对应的电容为C₂₁+C₂₂；因此耦合比为(C₂₁+C₂₂)/(C₁+C₂₁+C₂₂)＞C₂/(C₁+C₂)。因此，这个实施例的存储元件的耦合比高于图15的存储晶体管的耦合比，这产生较低的写入电压和擦除电压。

接下来将在存储单元的面积的角度来检查这个实施例的效果。只要这个实施例的存储元件(参见图1)和图15的存储晶体管具有相同的耦合比以及相同的写入电压和擦除电压，则这个实施例允许实现预期耦合比所需的电容C₂₂的减小。也就是说，在这个实施例的存储元件的结构中，能够减小对于得到电容C₂₂是必要的其中浮栅和控制栅相互重叠的区域的面积；因此，存储单元的面积可减小，这在存储单元的更高集成度方面是有利的。

在图15的存储晶体管中，在浮栅与控制栅之间仅添加在导电膜1109和导电膜1111隔着绝缘膜1110重叠的区域中形成的电容。另一方面，在本发明中，通过在存储晶体管中提供背控制栅，在浮栅与控制栅之间添加在岛状半导体区101(背控制栅)和导电膜109(浮栅)隔着绝缘膜108重叠的区域中形成的电容以及在导电膜109(浮栅)和导电膜111(控制栅)隔着绝缘膜110重叠的区域中形成的电容。此外，在背控制栅与浮栅之间形成的电容的电介质是绝缘膜108，它可制作成比绝缘膜110要薄，这允许增加每单位面积的电容。

因此，这个实施例适用的存储装置的耦合比可增加，从而产生更低的写入电压和擦除电压(参见公式(3)和(4))。另外，在这个实施例的存储装置中，在浮栅与控制栅以及浮栅与背控制栅之间添加预定或者更大的电容值；因此，其中控制栅与浮栅重叠的区域的面积可减小。也就是说，根据本发明，存储单元的面积可减小。

如上所述，在这个实施例的存储装置中，每单位面积的存储晶体管的耦合比可通过有效利用存储单元所占据的面积来增加。也就是说，写入电压和擦除电压可通过增加每单位面积的耦合比来减小。此外，通过增加每单位面积的耦合比，存储单元的面积可减小，而无需增加写入电压和擦除电压。

注意，这个实施例可适当地应用于其它实施例。也不用说，图1和图2A至图2C所示的存储装置的结构只是示例，并且可采用各种已知的结构。例如，多个LDD区域可在半导体膜中形成，或者侧壁可在控制栅的侧表面上形成。还能够采用多栅结构(包括如下各项的结构：具有相互串行连接的至少两个沟道形成区的半导体膜；以及用于对相应沟道形成区施加电场的至少两个栅电极)或者双栅结构(其中半导体膜夹在上栅电极与下栅电极之间的结构)。

下面描述一种用于制造这个实施例的存储装置40的方法。

首先，绝缘膜130在衬底100之上形成，并且岛状半导体区101和岛状半导体区102在绝缘膜130之上形成。岛状半导体区101和102可使用包含硅(Si)或锗(Ge)作为主要成分(例如Si、Ge、碳化硅或Si_xGe_1-x(0＜x＜1))的半导体膜来形成。这种半导体膜可通过CVD、溅射等形成。另外，形成岛状半导体区101和102的半导体膜可具有非晶、微晶、多晶和单晶结构的任一种，并且可采用那些结构的任一种，取决于存储装置40所需的特性。

例如，多晶半导体膜可通过使非晶半导体膜结晶来形成。可通过激光晶化方法、使用RTA或退火炉的热晶化、使用促进晶化的金属元素的热晶化、任何这些结晶的组合等，来执行非晶半导体膜的晶化。

在激光晶化中，能够使用例如Ar激光器、Kr激光器或CO₂激光器等气体激光器；例如氦镉激光器等金属蒸汽激光器；或者例如YAG激光器、YLF激光器、YAlO₃激光器、GdVO₄激光器、KGW激光器、KYW激光器、翠绿宝石激光器、钛蓝宝石激光器、Y₂O₃激光器或YVO₄激光器等固态激光器。注意，以TEM(单横模)振荡的激光优选地从激光器发出，因为待辐照表面的束斑可具有更均质能量。

具体来说，可使用半导体激光器(LD)泵浦连续波(CW)激光器(YVO₄)的二次谐波(波长532nm)。虽然对波长没有具体限制，但二次谐波在能量效率方面优于其它高次谐波。当采用CW激光束来辐照半导体膜时，可将能量连续提供给半导体膜。因此，一旦熔融半导体膜，则熔融状态可保持。此外，通过采用CW激光束来扫描半导体膜，可移动半导体膜的固体-液体界面，并且可沿移动方向形成在一个方向很长的晶粒。使用固态激光器的原因在于，与使用气体激光器等的情况相比，可得到更稳定的输出，并且可执行更稳定的处理。取代CW激光器，也可使用重复率为10MHz或更大的脉冲激光器用于激光晶化。通过使用具有高重复率的脉冲激光器，如果激光器的脉冲间隔比半导体膜在熔融之后凝固所花费的时间要短，则半导体膜在用激光束辐照时可保持在熔融状态，并且可通过移动固体-液体界面来形成包含在一个方向很长的晶粒的半导体膜。也可使用重复率为10MHz或更大的其它CW激光器或脉冲激光器。此外，也可使用脉冲准分子激光器。

单晶半导体膜可按照如下方式来形成：氧分子通过离子注入从硅晶体表面注入，并且然后在高温氧化，由此在硅晶体中形成氧化硅绝缘膜。备选地，单晶半导体膜可通过制备两个硅晶圆的方式来形成；用于分离的脆化层通过离子注入在硅晶圆之一中形成；两个硅晶圆相互接合；以及分离该一个衬底。在后一种情况下，包括脆化层的硅晶圆可接合到玻璃衬底。

具有适当晶体结构的半导体区(半导体膜)在衬底100之上形成，并且然后经过选择性蚀刻，使得可形成岛状半导体区101和102。

然后，绝缘膜108在岛状半导体区101和102之上形成。作为绝缘膜108，形成至少包含氧的膜。绝缘膜108可由例如氧化硅、氧氮化硅(SiO_xN_y，x＞y＞0)、氧化氮化硅(SiN_xO_y，x＞y＞0)、氧化铝(Al_xO_y)、或氧化钽通过CVD或溅射来形成。此外，还可使用例如氧化铪等高介电常数材料。这种膜可通过CVD、溅射等形成。绝缘膜108也可通过使用高密度等离子体对岛状半导体区101和102进行固相氧化来形成。例如，在绝缘膜108由氧化硅或氧氮化硅来形成的情况下，其厚度优选地为1nm至2nm，以及更优选地为7nm至10nm。

在绝缘膜108由氧氮化硅来形成的情况下，它可通过等离子体CVD设备、使用甲硅烷(SiH₄)气体和一氧化二氮(N₂O)气体作为源气体来沉积。那种情况下的沉积条件如下所述。源气体的质量流量比为SiH₄∶N₂O＝1∶800，以及在等离子体CVD设备中，高频功率为150W；频率为60MHz；沉积温度(衬底温度)为400℃；腔室中的压力为40Pa；以及电极间隔为28mm。注意，在本说明书中，气体的质量流量比是提供给沉积室的气体的质量流率(sccm)的比率。

等离子体氧化可对绝缘膜108来执行。优选地使用以高频、如微波(通常为2.45GHz)来激励并且电子密度为1×10¹¹cm^-3或更大以及电子温度为1.5eV或更低的高密度等离子体，来执行等离子体氧化。具体来说，高密度等离子体的电子密度为1×10¹¹cm^-3至1×10¹³cm^-3以及电子温度为0.5eV至1.5eV。优选的是，等离子体氧化可对绝缘膜108执行60秒或更长时间。例如，在对岛状半导体区101和102执行等离子体氧化处理之后，氧氮化硅膜通过等离子体CVD设备在上述条件下形成，并且对氧氮化硅膜执行等离子体氧化处理，由此可形成绝缘膜108。

然后，导电膜109在绝缘膜108之上形成。导电膜109可具有单层结构或多层结构。具有单层或多层结构的导电膜被形成，并且通过蚀刻等选择性地去除，以便处理成预期形状，由此可形成导电膜109。导电膜109可由从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等中选取的金属、或者包含这些金属的任一种作为其主要成分的合金或金属化合物(例如硅化物或金属氮化物)、或者以采用例如磷等杂质元素掺杂的多晶硅为代表的半导体来制成。这种导电膜可通过CVD、溅射等形成。

随后，使用导电膜109作为掩模将n型或p型杂质元素添加到岛状半导体区101和102，使得杂质区在岛状半导体纳区101和102的每个中形成。作为赋予n型导电的杂质元素，可使用磷(P)、砷(As)等。作为赋予p型导电的杂质元素，可使用硼(B)、铝(Al)、镓(Ga)等。添加杂质元素的这个步骤将在岛状半导体区102中形成第二杂质区105和106。图5是存储装置40的存储单元70的平面图，其中已经完成添加杂质元素的步骤。图6A至图6C是分别沿图5的截线A1-A2、B1-B2和C1-C2所截取的截面图。

如图6A所示，与导电膜109重叠的岛状半导体区102的一部分成为沟道形成区107，并且已经对其添加杂质元素的杂质区205和206分别对应于第二杂质区105和106。如图6B所示，与导电膜109重叠的岛状半导体区101的一部分成为沟道形成区137，并且已经对其添加杂质元素的杂质区235对应于第二杂质区135。

随后形成绝缘膜110。作为绝缘膜110，例如氧化硅膜、氮化硅膜、氧氮化硅(SiO_xN_y，x＞y＞0)膜或者氧化氮化硅(SiN_xO_y，x＞y＞0)膜等含氧或氮的绝缘膜可通过CVD、溅射等形成。绝缘膜110的厚度优选地为10nm至100nm，以及更优选地为20nm至50nm。

然后，导电膜111在绝缘膜110之上形成。导电膜111形成字线和控制栅。导电膜111可按照与导电膜109相似的方式来形成。

在这个实施例中，导电膜109的底面覆盖有绝缘膜108，并且其顶面和侧表面仅覆盖有绝缘膜110。因此，在导电膜109中积聚的电荷可易于保持，这在改进存储元件的电荷保持特性方面是有利的。这是因为如果使用玻璃衬底作为衬底100，则加热温度的上限大约为600℃；因此，可形成的绝缘膜具有比通过高温热处理所得到的更低的耐受电压，并且因此，可采用围绕导电膜109的更少数量的绝缘膜和更简单的元件结构来更有效地防止从浮栅的电荷的泄漏。

随后，使用导电膜111作为掩模将n型或p型杂质元素添加到岛状半导体区101和102。图7是已经完成添加杂质元素的这个步骤的存储单元的平面图。图8A至图8C是分别沿图7的截线A1-A2、B1-B2和C1-C2所截取的截面图。

如图8A所示，第一杂质区103和104在岛状半导体区102中形成。第一杂质区103和104形成存储晶体管的源区或漏区。与导电膜111重叠的杂质区205和206(参见图6A)的部分分别成为第二杂质区105和106。如图8B所示，第一杂质区133和134在岛状半导体区101中形成。与导电膜111重叠的杂质区235和236(参见图6B)的部分成为第二杂质区135。

在这里，作为具有比第一杂质区103、104、133和134更低的杂质浓度的LDD(轻掺杂漏)区来形成第二杂质区105、106和135。如果使第二杂质区105、106和135的杂质浓度与第一杂质区103、104、133和134基本相等，则第二杂质区105、106和135可用作源区或漏区。此外，如果省略使用导电膜109作为掩模来添加杂质元素的步骤，则第二杂质区105、106和135的杂质浓度与沟道形成区107和137基本相等。

当第一杂质区103和104的杂质浓度与第二杂质区105和106基本相等时，可获得存储晶体管的最高导通特性。注意，添加到第一杂质区103和104的过量杂质元素引起对绝缘膜108的损伤，这可能降低存储晶体管的可靠性。当第二杂质区105和106的杂质浓度与沟道形成区107基本相等时，可获得所谓的偏移存储晶体管。相应地，可防止数据的过度擦除，并且擦除操作之后的存储晶体管可保持在常截止(normally-off)状态。在这个实施例中，通过制作具有比第一杂质区103、104、133和134更低的杂质浓度的第二杂质区105、106和135LDD区，存储晶体管的导通特性以及对热电子的电阻可得到改进。

随后形成绝缘膜112。绝缘膜112可由例如氧化硅膜、氮化硅膜、氧氮化硅(SiO_xN_y，x＞y＞0)膜或氧化氮化硅(SiN_xO_y，x＞y＞0)膜等的含氧或氮的绝缘膜、包含例如DLC(菱形碳)等碳的膜、包含例如环氧树脂、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯或丙烯酸等有机材料的膜或者包含例如硅氧烷树脂等硅氧烷材料的膜来形成。这种绝缘膜可通过CVD、溅射、涂敷等形成。

注意，硅氧烷材料是具有Si-O-Si键的材料。硅氧烷具有通过硅(Si)和氧(O)的键所形成的骨架。作为取代基，使用至少包括氢的有机基(例如烷基或芳基)。备选地，可使用氟基作为取代基。又备选地，至少包含氢的有机基和氟基也可用作取代基。优选的是，作为绝缘膜112来形成包含有机材料或硅氧烷材料的膜，因为可减小因半导体膜、导电膜等引起的不平坦性。注意，由于水分易于在包含有机材料或硅氧烷材料的膜中被吸收并且经过其中，因此，如果例如半导体膜、绝缘膜和导电膜等其它膜极可能受到不利影响，则包含无机材料的膜优选地在包含有机材料或硅氧烷材料的膜的顶面和/或底面上形成。对于包含无机材料的膜，由于它对水分的高阻挡效应，包含氮化硅、氧化氮化硅等的膜是特别优选的。

然后，绝缘膜112、110和108通过蚀刻选择性地去除，由此形成延伸到导电膜111的开口116、分别延伸到在岛状半导体区101中形成的第一杂质区133和134的开口117和118以及分别延伸到在岛状半导体区102中形成的第一杂质区103和104的开口119和120。

随后，导电膜在绝缘膜112之上形成，并且通过蚀刻处理成预定形状，由此形成导电膜113至115。导电膜113至115的每个可具有单层结构或多层结构。导电膜113至115可由从铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)和钕(Nd)中选取的金属或者包含这些金属的任一种作为其主要成分的合金或金属化合物来制成。这种金属膜或包含金属作为其主要成分的膜可通过CVD、溅射等形成。作为包含铝作为其主要成分的合金，例如存在包含铝作为其主要成分并且还包含镍的合金，或者包含铝作为其主要成分并且还包含镍以及包含碳和硅的一个或二者的合金。

在导电膜113至115的每个具有多层结构的情况下，能够采用阻挡膜(barrier film)、铝硅膜和阻挡膜的层叠结构或者阻挡膜、铝硅膜、氮化钛膜和阻挡膜的层叠结构。对于阻挡膜，例如可使用钛、钛的氮化物、钼或者钼的氮化物。铝或者包含铝作为其主要成分的材料、如铝硅合金(aluminum silicon)因其低电阻和低价格而适合于导电膜113至115的材料；但是，可能生成小丘。因此，在包含铝作为其主要成分的膜用作导电膜113至115的情况下，阻挡膜优选地设置在铝膜的顶面和底面上，以便防止小丘的生成。而且在那种情况下，包含具有高还原性质的钛的阻挡膜优选地形成在包含铝作为其主要成分的膜的底面上。这是因为，即使薄天然氧化膜在半导体膜上形成，它也可被还原，使得可实现导电膜113和114与岛状半导体区101和102之间的有利接触。

虽然导电膜115通过与导电膜113和114相同的过程来形成，但是它可通过与导电膜113和114不同的过程来形成。

通过上述步骤，完成包括多个存储单元70的存储单元阵列51。另外，存储装置40的驱动器电路部分52中包含的晶体管、电容器、电阻器等等通过与存储单元阵列51相同的制造过程来制造，并且因此驱动器电路部分52以及存储单元阵列51在衬底100之上制造。相应地，完成这个实施例的存储装置40。

虽然背控制栅由在与岛状半导体区102相同的时间制造的半导体膜来形成，但是它可由另一导电膜来形成。这个导电膜可具有单层结构或多层结构。例如，通过CVD或溅射，形成背控制栅的导电膜可由从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)和铝(Al)等中选取的金属或者包含这些金属的任一种作为其主要成分的合金或金属化合物(例如硅化物或金属氮化物)来形成。

不用说，用于制造这个实施例中所述的存储装置的方法只是示例，并且可采用各种已知的方法。用于制造这个实施例中所述的存储装置的方法可适用于制造其它实施例中所述的存储装置的方法。

[实施例2]

这个实施例是实施例1的修改示例。这个实施例的存储装置包括其中在岛状半导体区与浮栅之间的绝缘膜的厚度部分不同的存储元件。下面参照图9和图10A至图10C来描述这个实施例。

图9是示出这个实施例的存储单元的结构的一个示例的平面图，以及图10A至图10C是分别沿图9的截线A1-A2、B1-B2和C1-C2截取的截面图。下面描述这个实施例的存储单元的制造方法和结构。注意，省略关于与实施例1中相似的结构的描述。

首先，如实施例1所述，岛状半导体区101和102隔着绝缘膜130在衬底100之上形成。然后，具有单层结构或多层结构的绝缘膜301形成为覆盖岛状半导体区101和102。作为绝缘膜301，形成至少包含氧的绝缘膜。例如，这种绝缘膜可由例如氧化硅、氧氮化硅(SiO_xN_y，x＞y＞0)或者氧化氮化硅(SiN_xO_y，x＞y＞0)等的硅氧化物、例如氧化铝等金属氧化物，或者例如氧化钽或氧化铪等高介电常数材料来形成。绝缘膜301通过采用高密度等离子体的固相氧化、CVD、溅射等形成。如果使用氧化硅膜或氧氮化硅膜，则绝缘膜301优选地形成为1nm至50nm厚度，以及更优选地为3nm至30nm厚。

随后，绝缘膜301通过蚀刻选择性地去除，由此形成延伸到岛状半导体区102的开口310。在岛状半导体区102与导电膜109和导电膜111重叠的区域的部分中形成开口310。换言之，开口310与在岛状半导体区102中形成的沟道形成区107部分重叠。

然后，具有单层结构或多层结构的绝缘膜302形成为覆盖岛状半导体区101、102和绝缘膜301。绝缘膜302可按照与绝缘膜108相似的方式来形成。绝缘膜302的厚度优选地为1nm至20nm，以及更优选地为7nm至10nm。在这个实施例中，采用具有开口310的绝缘膜301与绝缘膜302的层叠结构，使得部分减小岛状半导体区102与浮栅之间的绝缘膜的厚度。以下步骤可按照与实施例1相似的方式执行，并且可制造这个实施例的存储装置。

在这个实施例的存储装置中，与实施例1的存储装置中相似，背控制栅(BCG)设置在存储元件中。因此，增加耦合比并且可减小写入电压和擦除电压，而无需增加存储单元的面积。

此外，能够减小存储单元的面积，它是实现预期耦合比所需的。也就是说，可减小存储单元的面积，而无需增加写入电压和擦除电压，这使得更易于高度集成存储单元。

优选的是，在绝缘膜301中形成的开口至少包括与沟道形成区107重叠的区域。图9所示的开口310是这样一个示例。备选地，开口320可在绝缘膜301中形成，以便包括没有与导电膜109和导电膜111重叠的区域。

图11是示出这个实施例的存储装置的结构的一个示例的平面图，以及图12A至图12C是分别沿图11的截线A1-A2、B1-B2和C1-C2截取的截面图。如图11和图12A所示，开口320在与岛状半导体区102中形成的第一杂质区103和104、第二杂质区105和106以及沟道形成区107重叠的绝缘膜301的一部分中形成。通过形成开口320，沟道形成区107与导电膜109之间的绝缘膜仅在沟道长度方向(与A1-A2平行的方向)包括绝缘膜302，并且厚度被减小。另一方面，在沟道宽度方向(与截线C1-C2平行的方向)，沟道形成区107与导电膜109之间的绝缘膜的中心仅包括绝缘膜302并且厚度被减小，其两端包括厚的绝缘膜301和绝缘膜302。

这个实施例的存储装置与实施例1的不同之处在于，具有开口310(或开口320)的绝缘膜301与绝缘膜302层叠在岛状半导体区101与浮栅之间，使得部分减小岛状半导体区102与浮栅之间的绝缘膜的厚度。

相应地，取决于绝缘膜301和绝缘膜302的厚度，在公式(3)中，与实施例1相比，在这个实施例中，岛状半导体区102与浮栅(导电膜109)之间的电容C₁减小，而耦合比增加。同时，背控制栅(岛状半导体区101)与浮栅(导电膜109)之间的电容C₂₁减小，而耦合比增加。因此，在某些情况下，与实施例1中相比，公式(3)中的耦合比(C₂₁+C₂₂)/(C₁+C₂₁+C₂₂)相等或更小。

甚至在那种情况下，这个实施例也具有如下新效果。在这个实施例的存储元件中，背控制栅与浮栅之间的绝缘膜的厚度可易于比实施例1增加更多。绝缘膜的厚度的增加促进从浮栅的电荷泄漏的抑制，从而产生存储元件改进的电荷保持特性。另外，绝缘膜在绝缘膜301和绝缘膜302层叠于岛状半导体区102之上的区域中不太可能退化。因此，能够抑制因写操作和擦除操作的重复引起的存储元件的特性的退化，这允许存储元件对重写具有更大抵抗力。

[实施例3]

在这个实施例中，将描述与实施例1不同的非易失性半导体存储装置，它是实施例2的修改示例。这个实施例的存储装置包括其中在岛状半导体区101与浮栅之间的绝缘膜的厚度部分不同的存储元件。参照图13和图14A至图14C来描述这个实施例。注意，省略关于与实施例1和2中相似的结构的描述。

图13是这个实施例的存储装置的存储单元的平面图，以及图14A至图14C是分别沿图13的截线A1-A2、B1-B2和C1-C2截取的截面图。

首先，如实施例2所述，岛状半导体区101和102隔着绝缘膜130在衬底100之上形成。然后，具有单层结构或多层结构的绝缘膜301形成为覆盖岛状半导体区101和102。

随后，绝缘膜301通过蚀刻选择性地去除，由此形成开口310和开口311。在岛状半导体区101与导电膜109重叠的区域的部分中形成开口311。换言之，开口311在与沟道形成区137重叠的绝缘膜301的一部分中形成。注意，在与岛状半导体区102重叠的绝缘膜301的一部分中，可形成开口320来取代开口310，以便包括没有与导电膜109和导电膜111重叠的区域，如图11和图12A所示。开口不一定在与岛状半导体区102重叠的绝缘膜301的部分中形成。以下步骤可按照与实施例1相似的方式执行，并且可制造这个实施例的存储装置。

与实施例1相似，背控制栅(BCG)设置在这个实施例的存储装置中。因此，增加耦合比并且可减小写入电压和擦除电压，而无需增加存储单元的面积，从而产生存储装置的更低功耗。

此外，能够减小实现预期耦合比所需的存储单元的面积。也就是说，可减小存储单元的面积，而无需增加写入电压和擦除电压，这使得更易于高度集成存储单元。

与实施例2相似，在这个实施例的存储元件中，背控制栅与浮栅之间的绝缘膜的厚度可易于比实施例1增加更多。绝缘膜的厚度的增加促进从浮栅的电荷泄漏的抑制，从而产生存储元件改进的电荷保持特性。另外，绝缘膜对于在绝缘膜301和绝缘膜302层叠于岛状半导体区102之上的区域中的退化具有抗力。因此，能够抑制因写操作和擦除操作的重复引起的存储元件的特性的退化，这允许存储元件对重写具有更大抗力。

这个实施例与实施例2的不同之处在于，开口311在与岛状半导体区101和导电膜109重叠的绝缘膜301的部分中形成，使得部分减小背控制栅与浮栅之间的绝缘膜的厚度。由于绝缘膜的厚度的减小促进耦合比的增加，所以耦合比在这个实施例中比在实施例2中可增加更多。

实施例1至3中描述的非易失性半导体存储装置可用作其中可电存储数据并且可重写所存储数据的存储介质。因此，各实施例中描述的非易失性半导体存储装置可适用于所有领域的电子装置。作为电子装置，例如，存在拍照装置(例如摄像机和数码相机)、显示装置(例如液晶显示装置和电致发光显示装置)、导航系统、声音再现装置(例如汽车音频系统和音频组件)、计算机、游戏机、便携信息终端(移动计算机、蜂窝电话、便携游戏机和电子书阅读器)、成像再现装置、记录装置、IC芯片和RFID。

[示例1]

在这个示例中，制造本发明的一个实施例的存储单元以及图15、图16A和图16B所示的常规存储单元，并且比较其特性。作为本发明的一个实施例的存储单元，制造实施例1的存储单元(在这里称作“存储单元A”)。首先描述一种用于制造存储单元A的方法。

玻璃衬底用作衬底100。作为绝缘膜130，厚度为50nm的氧化氮化硅(SiN_xO_y，x＞y＞0)膜和厚度为100nm的氧氮化硅(SiO_xN_y，x＞y＞0)膜通过CVD在玻璃衬底(衬底100)之上形成(参见图6A至图6C)。

岛状半导体区101和102由多晶硅来形成。多晶硅膜按照下列方式来形成。首先，厚度为66nm的非晶硅膜通过等离子体CVD设备使用氢和甲硅烷作为源气体来形成。然后，热处理在500℃执行1小时并且在550℃执行4小时，由此从非晶硅膜释放氢。随后，采用YVO₄激光器的二次谐波(波长为532nm)的射束来辐照非晶硅膜，由此被结晶以形成多晶硅膜。YVO₄激光器是半导体激光器(LD)泵浦连续波激光器。然后，多晶硅膜通过蚀刻处理成预期形状，由此岛状半导体区101和102在绝缘膜130之上形成(参见图5和图6A至图6C)。

为了形成绝缘膜108，首先对岛状半导体区101和102执行高密度等离子体氧化。然后，厚度为9nm的氧氮化硅膜通过等离子体CVD设备使用甲硅烷(SiH₄)气体和一氧化二氮(N₂O)气体作为源气体来形成。源气体的质量流比为SiH₄∶N₂O＝1∶800，以及在下列条件下执行等离子体激励：高频功率为150W(频率为60MHz)；沉积温度(衬底温度为400℃；腔室中的压力为40Pa；以及电极间隔为28mm。在形成氧氮化硅膜之后，再次执行高密度等离子体氧化。通过上述步骤，形成绝缘膜108。随后，厚度为30nm的钨膜通过溅射设备在绝缘膜108之上形成。钨膜通过蚀刻处理成预定形状，由此形成导电膜109。然后，磷(P)通过等离子体掺杂设备添加到岛状半导体区域101和102，由此形成杂质区205、206和235。作为源气体，使用采用氢稀释的PH3(参见图5和图6A至图6C)。

随后，绝缘膜110形成为覆盖导电膜109。在这里，厚度为50nm的氧氮化硅膜通过等离子体CVD设备来形成。厚度为20nm的氮化钽膜和厚度为370nm的钨膜通过溅射设备层叠在绝缘膜110之上。这个层叠膜经过蚀刻以形成导电膜111。然后，磷通过等离子体掺杂设备、使用导电膜111作为掩模添加到岛状半导体区域101和102。作为源气体，使用采用氢稀释的PH₃。通过上述步骤，第一杂质区103、104和第二杂质区105、106在岛状半导体区101中形成，以及第一杂质区133、134和第二杂质区135在岛状半导体区102中形成(参见图7和图8A至图8C)。

然后，将厚度为100nm的氧氮化硅膜和厚度为600nm的氧化硅膜层叠而作为绝缘膜112，以便覆盖导电膜111。在形成氧化硅膜之后，在氮气氛中以550℃执行热处理，由此激活已经添加到岛状半导体区101和102的磷。然后，蚀刻绝缘膜108、110和112的叠层，由此形成开口116至120。随后，具有包含厚度为60nm的钛膜、厚度为40nm的氮化钛膜、厚度为500nm的纯铝膜以及厚度为100nm的钛膜的多层结构的导电膜通过溅射设备在绝缘膜112之上形成。这个层叠结构通过蚀刻处理成预期形状，由此形成导电膜113至115。通过上述步骤，制造存储单元A(参见图1和图2A至图2C)。

在这个示例中，形成两种存储单元x和y作为比较示例。存储单元x和y各具有与图15所示的常规存储单元相同的结构。存储单元x和y各在与存储单元A相同的条件下制造，但形成背控制栅的岛状半导体区101以及导电膜115没有被形成。

存储单元A、x和y在存储晶体管的岛状硅膜(岛状半导体区102)与浮栅(导电膜109)重叠的面积和浮栅与控制栅(导电膜111)重叠的面积的比率方面、以及在背控制栅(岛状半导体区101)的存在性方面有所不同。这些条件确定耦合比。表1示出存储单元A、x和y之间的结构的差异以及存储单元A、x和y的写入电压和擦除电压。

[表I]

写操作和擦除操作通过F-N(Fowler-Nordheim)隧穿电流来执行。存储单元A、x和y的每个的写入电压和擦除电压通过将读取电压设置为3V、将处于被写入状态的存储晶体管的阈值电压设置为4.3V以及将处于被擦除状态的存储晶体管的阈值电压设置为1.3V来测量。

表1中，Si-FG表示存储晶体管的岛状半导体区102与导电膜109重叠的面积，FG-CG表示导电膜109与导电膜111重叠的面积，以及FG-BCG表示导电膜109与形成背控制栅的岛状半导体区101重叠的面积。这些面积的比率如表1所示。

在这里，存储单元x的布局对应于图15。存储单元A的岛状半导体区102和存储单元x的岛状半导体区1102具有相同的形状和大小。存储单元A和存储单元x制造成具有相同大小的面积Si-FG。在存储单元x中，形成浮栅的导电膜1109和形成控制栅的导电膜1111分别大于存储单元A的导电膜109和导电膜111，以及存储单元x的FG-CG是存储单元A的FG-CG的两倍。存储单元A的面积比存储单元x的面积小大约13％。

存储单元y具有其中从存储单元A去除岛状半导体区101和导电膜115的结构。存储单元y的面积Si-FG和面积FG-CG与存储单元A的那些相同。

如果表1的值舍入到最近整数，则存储单元A的写入电压和擦除电压与存储单元x的相等。另一方面，存储单元A的面积比存储单元x的面积小大约13％。这表明，设置在存储晶体管中的背控制栅允许存储单元的面积的减小，而无需增加写入电压和擦除电压。注意，在这个示例的存储单元A中，岛状半导体区102形成为仅与导电膜109的小部分重叠。但是，存储单元A的结构只是本发明的一个示例，并且背控制栅(岛状半导体区101)可设置在与导电膜109重叠的几乎所有区域121中，除了在形成岛状半导体区102的区域中以及在元件分隔区域中以外。不用说，这个示例的效果通过采用这种结构得到增强。因此，发现这个示例的存储单元的结构对于存储单元的更高集成相当有用。

另外，表1表明，写入电压和擦除电压可通过提供背控制栅来减小。比较存储单元A和存储单元y，面积比Si-FG∶FG-CG彼此相等；但是，存储单元A的写入电压和擦除电压比存储单元y的那些要小。这表明，设置在存储晶体管中的背控制栅允许写入电压和擦除电压减小，而无需增加存储单元的面积。因此，发现这个示例的结构在减小存储单元的功耗方面相当有用。

本申请基于2008年5月9日向日本专利局提交的日本专利申请序号2008-123583，通过引用将其完整内容结合于此。

Claims

1.一种非易失性半导体存储装置，包括多个存储单元，所述存储单元的每个包括：

在绝缘表面之上形成并且包含沟道形成区和一对杂质区的第一岛状半导体区；

在所述绝缘表面之上形成的第二岛状半导体区；

在所述第一岛状半导体区和所述第二岛状半导体区之上形成的第一绝缘膜；

在所述第一绝缘膜之上形成的浮栅，其中所述浮栅与所述第一岛状半导体区和所述第二岛状半导体区重叠；

在所述浮栅之上形成的第二绝缘膜；以及

在所述第二绝缘膜之上形成的控制栅，其中所述控制栅与所述浮栅重叠，并且电连接到所述第二岛状半导体区，并且

其中所述第一岛状半导体区与所述第二岛状半导体区电隔离，且所述第一绝缘膜夹在所述第一岛状半导体区和所述第二岛状半导体区之间。

2.如权利要求1所述的非易失性半导体存储装置，其中，选择性地减小与所述第一岛状半导体区重叠的所述第一绝缘膜的一部分的厚度。

3.如权利要求1所述的非易失性半导体存储装置，其中，选择性地减小与所述第二岛状半导体区重叠的所述第一绝缘膜的一部分的厚度。

4.如权利要求1所述的非易失性半导体存储装置，其中，所述第一岛状半导体区包含从由单晶硅膜、多晶硅膜和微晶硅膜所组成的组中选取的一种膜。

5.如权利要求1所述的非易失性半导体存储装置，其中，所述第二岛状半导体区包含从由单晶硅膜、多晶硅膜和微晶硅膜所组成的组中选取的一种膜。

6.如权利要求1所述的非易失性半导体存储装置，其中，所述控制栅隔着所述第二绝缘膜覆盖所述浮栅的顶面和侧表面。

7.一种非易失性半导体存储装置，包括多个存储单元，所述存储单元的每个包括：

在所述绝缘表面之上形成的第二岛状半导体区；

在所述第一绝缘膜之上形成的第二绝缘膜；

在所述第二绝缘膜之上形成的浮栅，其中所述浮栅与所述第一岛状半导体区和所述第二岛状半导体区重叠；

在所述浮栅之上形成的第三绝缘膜；以及

在所述第三绝缘膜之上形成的控制栅，其中所述控制栅与所述浮栅重叠，并且电连接到所述第二岛状半导体区，

其中，所述第一绝缘膜在与所述第一岛状半导体区重叠的部分具有开口，并且

8.如权利要求7所述的非易失性半导体存储装置，其中，所述第一绝缘膜在与所述第二岛状半导体区重叠的一部分具有另一个开口。

9.如权利要求7所述的非易失性半导体存储装置，其中，所述第一岛状半导体区包含从由单晶硅膜、多晶硅膜和微晶硅膜所组成的组中选取的一种膜。

10.如权利要求7所述的非易失性半导体存储装置，其中，所述第二岛状半导体区包含从由单晶硅膜、多晶硅膜和微晶硅膜所组成的组中选取的一种膜。

11.如权利要求7所述的非易失性半导体存储装置，其中，所述控制栅隔着所述第三绝缘膜覆盖所述浮栅的顶面和侧表面。

12.如权利要求7所述的非易失性半导体存储装置，

其中，所述多个存储单元在衬底之上形成，以及

所述衬底包含从由玻璃衬底、石英衬底和树脂衬底所组成的组中选取的一种衬底。