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CN102005371A - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

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CN102005371A
CN102005371A CN201010267750.7A CN201010267750A CN102005371A CN 102005371 A CN102005371 A CN 102005371A CN 201010267750 A CN201010267750 A CN 201010267750A CN 102005371 A CN102005371 A CN 102005371A
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Abstract

本发明提供一种能够减少掩模工序数的半导体装置的制造方法。在CMOS制造工艺中，使用共同的掩模图形，同时进行NMOS以及PMOS的形成区域的栅电极的加工，加工栅电极之后，使用将栅电极作为掩模的共同的掩模图形，进行用于分别在各NMOS以及PMOS的形成区域形成阱以及源极漏极区域的杂质离子的注入，从而能够减少掩模工序数。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，尤其涉及削减CMOS制造工艺中的掩模工序的方法。
背景技术
在CMOS制造工艺中，作为对在半导体衬底上加工栅电极、及利用离子注入形成阱以及源极漏极区域时的掩模工序进行消减的方法，以往使用如下所示的方法。
在图1中示出日本特开平4-25168号公报(以下称文献1)所公开的方法。首先，在NMOS晶体管的形成区域(NMOS区域)形成P阱101，在PMOS晶体管的形成区域(PMOS区域)形成N阱102，在NMOS区域以及PMOS区域内的栅极绝缘膜103上，分别对栅电极104a以及104b进行加工(图1(a))。之后，在整个面对N型的杂质进行离子注入。由此，在P阱内形成N型的源极漏极区域105a，同时，在N阱内的形成源极漏极区域的区域形成N型的杂质区域105b。
之后，对NMOS区域进行掩模，仅向PMOS区域离子注入P型的杂质。由此，在P阱内形成P型的源极漏极区域106，如图1(c)所示，分别在NMOS区域及PMOS区域形成MOS晶体管。
其次，在图2中示出日本特开平4-188762号公报(以下称文献2)所公开的方法。首先，在NMOS区域形成P阱201，在PMOS区域形成N阱202，在栅极绝缘膜203上，在整个面堆积栅电极材料204(图2(a))。之后，将PMOS区域和NMOS区域内的栅电极的形成区域进行掩模，对NMOS晶体管的栅电极204a进行加工，并且，利用相同的掩模图形离子注入N型的杂质，在P阱201内形成N型的源极漏极区域205(图2(b))。
之后，将NMOS区域和PMOS区域内的栅电极的形成区域进行掩模，对PMOS晶体管的栅电极204b进行加工，并且，利用相同的掩模图形离子注入P型的杂质，在N阱202内形成P型的源极漏极区域206。由此，如图2(c)所示，分别在NMOS区域以及PMOS区域形成MOS晶体管。
在上述文献1所示的制造方法中，在PMOS区域的(1)N阱形成、(2)栅电极加工以及(3)源极漏极区域形成、以及NMOS区域的(4)P阱形成、(5)栅电极加工以及(6)源极漏极区域形成的各工序中，使用共同的掩模图形同时进行(2)和(5)的栅电极的加工，此外，(6)的NMOS晶体管的源极漏极区域形成用的掩模图形不是必要的，所以，必要的掩模工序数为4个工序。
此外，在文献2所示的制造方法中，使用共同的掩模图形进行上述(2)和(6)的PMOS区域的栅电极加工和NMOS区域的源极漏极区域形成，使用共同的掩模图形进行上述(3)和(5)的NMOS区域的栅电极加工和PMOS区域的源极漏极区域形成，所以，必要的掩模工序数为4个工序。
发明内容
本发明目的在于提供一种制造工艺，能够进一步降低所需的掩模工序数，掩模工序数能够为3个工序。
为了实现上述目的，本发明提供一种半导体装置的制造方法，具有如下工序：在衬底上的元件隔离区域形成元件隔离膜；在由所述元件隔离膜划分的活性区域上形成第一导电型或第二导电型的阱；在由所述元件隔离膜划分的活性区域上形成栅极绝缘膜；在各个所述活性区域，在所述衬底表面的一部分区域形成与所述阱相反导电型的源极区域以及漏极区域；以及在所述源极区域和所述漏极区域之间的沟道区域的上方，隔着所述栅极绝缘膜形成栅电极，其第一特征在于，在形成所述栅电极的工序之后，使用相同的抗蚀剂掩模进行离子注入，由此，实施如下工序：形成所述阱的工序；对所述源极区域以及所述漏极区域进行形成的至少一部分的工序。
并且，本发明的半导体装置的制造方法除了上述第一特征外，第二特征在于，形成所述源极区域以及所述漏极区域的工序包括：形成与所述阱相反导电型的低浓度的第一扩散区域的工序；以及形成与所述阱相反导电型的高浓度的第二扩散区域的工序，使用相同的抗蚀剂掩模进行离子注入，由此，实施形成所述阱的工序和形成所述第一扩散区域的工序。
此外，本发明的半导体装置的制造方法除了上述第二特征之外，第三特征在于，在形成所述栅电极的工序之后，并且在形成所述第二扩散区域的工序之前，利用离子注入，在所述第一扩散区域的侧面的所述沟道区域上形成与所述第一扩散区域相反导电型的袋注入区域。
此外，本发明的半导体装置的制造方法除了上述第一至第三特征之外，第四特征在于，形成使所述衬底上的所述活性区域中的预定的第一活性区域开口、并且对除了所述第一活性区域的所述活性区域的至少一部分的第二活性区域进行覆盖的第一抗蚀剂掩模后，在所述第一活性区域上，利用将所述第一抗蚀剂掩模作为掩模的离子注入，形成第二导电型的所述阱、以及第一导电型的所述源极区域以及所述漏极区域这二者，形成使所述第二活性区域开口并且对所述第一活性区域进行覆盖的第二抗蚀掩模后，在所述第二活性区域上，利用将所述第二抗蚀掩模作为掩模的离子注入，形成第一导电型的所述阱、以及第二导电型的所述源极区域以及所述漏极区域这二者。
在本发明中，在CMOS工艺中使用共同的抗蚀剂掩模同时进行NMOS区域以及PMOS区域的栅电极的加工，此外，在各NMOS区域以及PMOS区域，使用共同的抗蚀剂掩模分别进行用于形成阱以及源极漏极区域的杂质离子的注入，所以，所需的掩模工序数为三个工序即可，与现有技术相比，能够再减少一个工序。由此，能够降低工艺成本。
并且，对于本发明来说，除了CMOS工艺以外，也能够利用于NMOS工艺、PMOS工艺，使用共同的掩模图形进行用于形成阱以及源极漏极区域的杂质离子的注入，由此，能够降低掩模工序数，能够降低工艺成本。
此外，利用上述本发明的制造方法形成的半导体装置也可以是LDD(Lightly Doped Drain)结构的晶体管。对于该LDD结构的晶体管来说，以如下方式制造：利用离子注入(LDD注入)，在阱上形成低浓度源极漏极区域(第一扩散区域)，在栅电极的侧壁形成绝缘膜，之后，将该侧壁绝缘膜和栅电极作为掩模，利用离子注入，形成高浓度源极漏极区域(第二扩散区域)。使用本发明的制造方法，由此，能够使用共同的掩模图形，进行用于阱形成和低浓度源极漏极区域的形成的离子注入，所以，能够降低掩模工序数，能够降低工艺成本。
附图说明
图1是示意性地示出现有技术的CMOS半导体装置的制造方法的工序剖面图。
图2是示意性地示出现有技术的CMOS半导体装置的制造方法的工序剖面图。
图3是示意性地示出本发明的CMOS半导体装置的制造方法的工序剖面图。
图4是示意性地示出本发明的CMOS半导体装置的制造方法的工序剖面图。
具体实施方式
第一实施方式
以下，详细地对本发明的一个实施方式的半导体装置的制造方法(以下适当称为“本发明方法”)进行说明。图3是示意性地示出本发明的半导体装置的制造工序的剖面图。此外，在图3所示的工序剖面图中，适当地强调主要部分来示出，图中的各结构部分的尺寸比未必与实际的尺寸比一致。
首先，在半导体衬底上形成元件隔离膜以及栅极绝缘膜303。由此，利用元件隔离膜分别将衬底上的NMOS区域以及PMOS区域进行元件隔离。此外，在NMOS区域以及PMOS区域内的衬底表面形成有栅极绝缘膜303。
其次，在栅极绝缘膜303上，在整个面堆积多晶硅，作为栅电极材料。之后，将PMOS的栅电极的形成区域和NMOS的栅电极的形成区域进行掩模，利用刻蚀分别同时在PMOS区域上形成栅电极304a、以及在NMOS区域上形成栅电极304b。之后，除去抗蚀剂掩模。此时的剖面结构如图3(a)所示。
其次，在栅电极的露出面的多晶硅上形成热氧化膜后，将PMOS区域进行掩模，为了在NMOS区域形成P型的阱301以及N型的源极漏极区域305，使用共同的掩模图形进行离子注入。这里，对于P型的阱来说，例如，将硼(B)作为P型的杂质，注入能量为50～300keV，分为多级(例如3级)以分别不同的注入能量进行离子注入，能够形成深度800nm左右的阱。为了超过栅电极的厚度(200nm～300nm)，在栅电极正下方形成P型的沟道区域，上述3级的离子注入中的最低能量的离子注入的调整阈值电压的注入需要比现有技术高的50keV以上的注入能量。此外，对于N型的源极漏极区域来说，例如，利用注入能量30～40keV的离子注入，进行将砷(As)作为N型杂质的注入，由此，能够在深度100～200nm的区域形成。此时的剖面结构如图3(b)所示。
其次，将NMOS区域进行掩模，为了在PMOS区域形成N型的阱302以及P型的源极漏极区域306，使用共同的掩模图形进行离子注入。这里，对于N型的阱来说，例如，将磷(P)作为N型的杂质，注入能量为150～700keV，分为多级(例如3级)，以分别不同的注入能量进行离子注入，形成深度900nm左右的阱。为了超过栅电极的厚度(200nm～300nm)，在栅电极的正下方形成N型的沟道区域，上述3级的离子注入中的最低能量的离子注入的调整阈值电压的注入需要比现有技术高的150keV以上的注入能量。此外，例如，利用注入能量20～30keV的离子注入，进行将BF2作为P型杂质的注入，从而在深度100～200nm的区域形成P型的源极漏极区域。此时的剖面结构如图3(c)所示。
之后，进行热处理(例如，在氮气中，900℃、30分钟左右)，使杂质离子热活性化，从而在NMOS区域上形成P型的阱301以及N型的源极漏极区域305，在PMOS区域上形成N型的阱302以及P型的源极漏极区域306，其结果是，能够在NMOS区域上形成N沟道晶体管，在PMOS区域上形成P沟道晶体管。
若使用上述的本发明方法，则所需要的抗蚀剂掩模的数量是对NMOS区域以及PMOS区域这二者的栅电极进行刻蚀加工所需要的掩模、对用于在NMOS区域形成P型的阱以及N型的源极漏极区域的PMOS区域进行覆盖的掩模、以及对用于在PMOS区域形成N型的阱以及P型的源极漏极区域的NMOS区域进行覆盖的掩模这三个掩模即可，所以，能够减少掩模工序，与现有技术相比，进一步减少一个工序，能够减少掩模工序数，能够降低工艺成本。
第二实施方式
其次，以下示出在上述NMOS区域以及PMOS区域形成的晶体管为LDD结构的情况的制造方法。图4是示意性地示出本实施方式的半导体装置的制造工序的剖面图。此外，在图4所示的工序剖面图中，适当地强调主要部分地示出，图中的各结构部分的尺寸比未必与实际的尺寸比一致。
首先，与实施方式1相同，在半导体衬底上形成元件隔离膜以及栅极绝缘膜403，在该栅极绝缘膜403上，在整个面堆积多晶硅，作为栅电极材料。之后，利用刻蚀同时分别在PMOS区域上形成栅电极404a、以及在NMOS区域上形成栅电极404b。之后，除去抗蚀剂掩模。此时的剖面结构与第一实施方式的图3(a)相同。之后，在栅电极的露出面的多晶硅上形成热氧化膜。
其次，将PMOS区域进行掩模，为了在NMOS区域形成P型的阱401以及N型的低浓度源极漏极区域(第一扩散区域)405，使用共同的掩模图形进行离子注入。这里，对于P型的阱来说，例如，将硼(B)作为P型的杂质，注入能量为50～300keV，分为多级(例如3级)，以分别不同的注入能量进行离子注入，形成深度800nm左右的阱。为了超过栅电极的厚度(200nm～300nm)在栅电极的正下方形成P型的沟道区域，上述3级的离子注入中的最低能量的离子注入的调整阈值电压的注入需要比现有技术高的50keV以上的注入能量。此外，例如，利用注入能量15～20keV的离子注入，进行将磷(P)作为N型杂质的注入，从而在深度约100nm的区域形成N型的低浓度源极漏极区域。
此外，这里为了抑制短沟道效应，进行袋注入，可以从斜方向(例如，相对于衬底的垂直方向倾斜25～30度的方向)，一边使衬底旋转一边进行P型的杂质离子(例如硼)的离子注入。由此，能够在N型的低浓度源极漏极区域405的边界的沟道区域上形成P型的高浓度杂质区域407。此时的剖面结构如图4(a)所示。
其次，将NMOS区域进行掩模，为了在PMOS区域形成N型的阱402以及P型的低浓度源极漏极区域(第一扩散区域)406，使用共同的掩模图形进行离子注入。这里，对于N型的阱来说，例如，将磷(P)作为N型的杂质，注入能量为150～700keV，分为多级(例如3级)以分别不同的注入能量进行离子注入，形成深度900nm左右的阱。为了超过栅电极的厚度(200nm～300nm)而在栅电极的正下方形成N型的沟道区域，上述3级的离子注入中的最低能量的离子注入的调整阈值电压的注入需要比现有技术高的150keV以上的注入能量。此外，例如，利用注入能量10～15keV的离子注入，进行将BF2作为P型杂质的注入，从而在深度约150nm的区域形成P型的低浓度源极漏极区域。
此外，这里为了抑制短沟道效应，进行袋注入，可以从斜方向(例如，相对于衬底的垂直方向倾斜25～30度的方向)，一边使衬底旋转一边进行N型的杂质离子(例如，磷)的离子注入。由此，能够在P型的低浓度源极漏极区域406的边界的沟道区域上形成N型的高浓度杂质区域408。此时的剖面结构如图4(b)所示。
之后，除去抗蚀剂掩模，在整个面堆积绝缘膜(例如SiN)之后，利用各向异性刻蚀，除去该绝缘膜，仅残留形成于各栅电极404a、404b的侧壁上的侧壁绝缘膜。其次，以抗蚀剂将PMOS区域进行掩模，在NMOS区域，将栅电极404a和其侧壁绝缘膜作为掩模，进行用于形成N型的高浓度源极漏极区域(第二扩散区域)409的离子注入。例如，利用注入能量为30～40keV的离子注入，进行将砷(As)作为N型杂质的注入，从而能够在深度约100～200nm的区域形成N型的高浓度源极漏极区域。
此外，此时，使用在与PMOS区域内的衬底的接触区域具有开口部的抗蚀剂掩模，由此，能够使用相同的抗蚀剂图形同时在NMOS区域进行用于形成N型的高浓度源极漏极区域409的离子注入、在PMOS区域进行用于形成向衬底提供电位用的N型的高浓度杂质区域(第三扩散区域)的离子注入。
其次，以抗蚀剂将NMOS区域进行掩模，在PMOS区域，将栅电极404b和其侧壁绝缘膜作为掩模，进行用于形成P型的高浓度源极漏极区域(第二扩散区域)410的离子注入。例如，利用注入能量15～20keV的离子注入，进行将BF2作为P型杂质的注入，从而能够在深度约200～300nm的区域形成该P型的高浓度源极漏极区域。
此外，此时，使用在与NMOS区域内的衬底的接触区域具有开口部的抗蚀剂掩模，由此，能够使用相同的抗蚀剂图形同时进行如下的离子注入：在PMOS区域进行用于形成P型的高浓度源极漏极区域410的离子注入；在NMOS区域进行用于形成向衬底提供电位用的P型的高浓度杂质区域(第三扩散区域)的离子注入。
之后，进行热处理(例如，在氮气中，850℃、30分钟左右的退火，或者1000℃的灯加热退火)，使杂质离子热活性化，由此，能够在NMOS区域上形成P型的阱401以及N型的低浓度源极漏极区域405，在PMOS区域上形成N型的阱402以及P型的低浓度源极漏极区域406。
由此，如图4(c)所示，在NMOS区域上形成具有N型的低浓度源极漏极区域405、N型的高浓度源极漏极区域409、以及P型的高浓度杂质区域407的晶体管，在PMOS区域上形成具有P型的低浓度源极漏极区域406、P型的高浓度源极漏极区域410、以及P型的高浓度杂质区域408的晶体管。
利用上述的制造方法形成LDD结构的晶体管，由此，能够使用共同的掩模图形进行阱形成和低浓度源极漏极区域的形成用的离子注入，所以，与利用现有的制造方法形成LDD结构的晶体管的情况进行比较，能够减少掩模工序数，能够减少工艺成本。
以上，上述的实施方式是本发明的优选实施方式的一例。本发明的实施方式不限于此，能够在不背离本发明的宗旨的范围内进行各种变化。
(1)例如，在本实施方式中，在进行NMOS区域的P阱和N型的源极漏极区域形成用的离子注入之后，进行PMOS区域的N阱和P型的源极漏极区域形成用的离子注入，但是，也可以将该NMOS区域的离子注入和PMOS区域的离子注入的顺序颠倒。
(2)此外，在本实施方式中，对CMOS工艺中的半导体装置的制造方法进行了说明，但是，本发明的半导体装置的制造方法在仅包含NMOS区域的NMOS工艺、以及仅包含PMOS区域的PMOS工艺中也是有用的，使用共同的掩模图形进行用于形成阱以及源极漏极区域的杂质离子的注入，由此，能够减少掩模工序数，能够减少工艺成本。
本发明能够用作半导体装置的制造方法，特别是，能够应用于减少掩模工序数、以减少工艺成本的CMOS型半导体装置的制造方法。

Claims (4)

1.一种半导体装置的制造方法，其特征在于，
具有如下工序：
在衬底上的元件隔离区域形成元件隔离膜；
在由所述元件隔离膜划分的活性区域上形成第一导电型或第二导电型的阱；
在由所述元件隔离膜划分的活性区域上形成栅极绝缘膜；
在各个所述活性区域，在所述衬底表面的一部分区域形成与所述阱相反导电型的源极区域以及漏极区域；以及
在所述源极区域和所述漏极区域之间的沟道区域的上方，隔着所述栅极绝缘膜形成栅电极，
在形成所述栅电极的工序之后，
使用相同的抗蚀剂掩模进行离子注入，由此，实施如下工序：形成所述阱的工序；对所述源极区域以及所述漏极区域进行形成的至少一部分的工序。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，
形成所述源极区域以及所述漏极区域的工序包括：形成与所述阱相反导电型的低浓度的第一扩散区域的工序；形成与所述阱相反导电型的高浓度的第二扩散区域的工序，
使用相同的抗蚀剂掩模进行离子注入，由此，实施形成所述阱的工序和形成所述第一扩散区域的工序。
3.如权利要求2所述的半导体装置的制造方法，其特征在于，
在形成所述栅电极的工序之后，并且在形成所述第二扩散区域的工序之前，利用离子注入，在所述第一扩散区域的侧面的所述沟道区域上形成与所述第一扩散区域相反导电型的袋注入区域。
4.如权利要求1～3的任意一项所述的半导体装置的制造方法，其特征在于，
在形成所述栅电极的工序之后，
形成使所述衬底上的所述活性区域中的预定的第一活性区域开口、并且对除了所述第一活性区域的所述活性区域的至少一部分的第二活性区域进行覆盖的第一抗蚀剂掩模后，
在所述第一活性区域上，利用将所述第一抗蚀剂掩模作为掩模的离子注入，形成第二导电型的所述阱、以及第一导电型的所述源极区域以及所述漏极区域这二者，
形成使所述第二活性区域开口并且对所述第一活性区域进行覆盖的第二抗蚀掩模后，
在所述第二活性区域上，利用将所述第二抗蚀掩模作为掩模的离子注入，形成第一导电型的所述阱、以及第二导电型的所述源极区域以及所述漏极区域这二者。
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