CN101971323A - 集成电路长、短沟道金属栅极器件及其制造方法 - Google Patents
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Abstract
提供一种用于制造集成电路的方法，该集成电路包含由层间电介质(interlayer dielectric)(75)分别覆盖的短沟道(short channel；SC)器件(16)和长沟道(long channel；LC)器件(18)。该SC器件(16)具有SC栅极堆叠(gate stack)(34)并且该LC器件(18)初始具有伪栅极(dummy gate)(50)。在一个实施例中，该方法包括以下步骤：移除该伪栅极(50)以形成LC器件沟槽(trench)(96)，以及沉积金属栅极材料(98)于该SC器件(16)与该LC器件(18)上方。该金属栅极材料(98)接触该SC栅极堆叠(34)并且实质上填满该LC器件沟槽(96)。
Description
技术领域
本发明大致上是有关于集成电路，且尤系关于具有长、短沟道金属栅极器件两者的集成电路，以及制作此种电路的方法。
背景技术
绝大部分的现今集成电路(integrated circuit；IC)是采用复数个互连的场效应晶体管(field effect transistor；FET)来实作，该场效应晶体管也称为金属氧化半导体场效应晶体管(metal oxide semiconductor field effect transistor；MOSFET)或简称为MOS晶体管。MOS晶体管包含作为控制电极的栅极电极，以及源极(source)和汲极(drain)电极。沟道在该源极和汲极电极之间延伸。当施加至该栅极电极的电压(称为“临界电压(threshold voltage)”或Vt)足够在该晶体管基材中形成反转区域(inversion region)时，电流会流过这个沟道。
对于采取金属栅极堆叠(stack)和高K电介质(high-k dielectric)的MOS晶体管来说，不论是NMOS或PMOS都希望目标Vt(在此称为“带边缘(bandedge)Vt”)对应于100毫伏特(millivolt)的传导带(conduction band)或价能带(valence band)边缘之内。然而，已有数个理由证明难以建构具有带边缘Vt的金属栅极MOS晶体管。由于出现在高k材料中的氧空位(vacancy)而造成的固定正电荷(fixed positive charge)会将晶体管的临界电压从所希望的带边缘Vt偏移离开。此外，具有会产生(yield)带边缘临界电压的功函数(例如，大约4.7至5.1电子伏特的功函数)的金属在温度超过摄氏400℃时是典型地热不稳定(thermally unstable)。此种热不稳定金属一般无法承受在源极-汲极活化退火(activation annealing)期间所经历的高温。因此，最后形成栅极(gate-last)之方式系典型地采用来建构包含由热不稳定金属所形成的金属栅极的MOS晶体管。例如，可采用镶嵌(damascene)制程，其中，一开始系安装伪栅极(dummy gate)然后接着经由蚀刻予以移除以产生沟槽。热不稳定金属接着会沉积至该沟槽里并且受到研磨以定义永久的金属栅极。
虽然一般而言上述镶嵌制程是非常适合于与长沟道(LC)晶体管(例如，沟道长度超过预定值的器件，该预定值例如大约0.1μm)一起使用，但是当与短沟道(SC)晶体管(例如，沟道长度相等于或短于该预定值的器件)一起使用时，上述的镶嵌制程具有某些缺点。例如，由于器件的小尺寸，在该蚀刻制程期间整个伪栅极可能无法被移除。此外，当沉积在SC晶体管的开放沟槽(open trench)上方时，在完全填满该沟槽之前该金属栅极材料会在接近该沟槽的口处产生挟捏(pinch-off)。空隙化(voiding)因此在该沟槽的主体之内发生。因此，对于包含SC晶体管和LC晶体管的IC而言，一般无法接受该镶嵌制程，而一般系采用蚀刻制程来对两种形式的晶体管建构该金属栅极，所以一般是避免在LC晶体管中使用热不稳定金属来达成带边缘电压临界值。
因此，期望提供用于制造具有短沟道器件和长沟道器件的MOS晶体管的方法，其系允许在短与长沟道器件两者上达成带边缘电压临界值。特别是，期望此种方法能允许热不稳定金属被采用在长沟道器件的制造中，同时也允许修复出现在短沟道器件中的氧空位。此外，从后续的实施方式和附加的申请权利范围，配合附图和前述的技术领域与背景，其它本发明所期望的特征和特性会变得明显易懂。
发明内容
提供一种用于制造集成电路的方法，该集成电路包含由层间电介质分别覆盖的短沟道(SC)器件和长沟道(LC)器件。该SC器件具有SC栅极堆叠并且该LC器件初始具有伪栅极。在一个实施例中，该方法包括以下步骤：移除该伪栅极以形成LC器件沟槽，以及沉积金属栅极材料于该SC器件与该LC器件上方。该金属栅极材料接触该SC栅极堆叠并且实质上填满该LC器件沟槽。
依据另一个实施例，提供一种集成电路，该集成电路包括基材、短沟道(SC)器件、长沟道(LC)器件、沉积在该基材的上表面上方的蚀刻停止层，以及沉积在该蚀刻停止层的上表面上方的层间电介质。每个该SC器件和该LC器件包含形成在该基材中的源极、形成在该基材中并与该源极隔开的汲极以及形成在该源极和汲极之间的该基材中的沟道。该SC器件进一步包含SC栅极堆叠，该SC栅极堆叠依顺序包含配置在该沟道之上的SC栅极绝缘体，配置在该栅极绝缘体之上的SC金属栅极，配置在该金属栅极之上的多晶硅(polycrystalline silicon)层，以及配置在该多晶硅层之上的硅化物(silicide)层。该LC器件还包含配置在该沟道之上的LC栅极绝缘体与接触该栅极绝缘体的LC金属栅极。SC盖子(cap)配置在该层间电介质中并接触该SC栅极堆叠。该SC栅极堆叠和该LC金属栅极延伸穿过该蚀刻停止层，而该SC盖子和该LC金属栅极系通过该层间电介质的上表面而暴露。
依据另一个实施例，提供一种集成电路，该集成电路包含基材、短沟道(SC)器件、长沟道(LC)器件、沉积于该基材的上表面上方的蚀刻停止层、以及沉积于该蚀刻停止层的上表面上方的层间电介质。该SC器件包含配置在该基材的第一部分之上的SC栅极绝缘体、配置在该栅极绝缘体之上的SC金属栅极、配置在该金属栅极之上的多晶硅层、以及形成于该多晶硅层上的硅化物层。该LC器件包含配置于该基材的第二部分之上的LC栅极绝缘体、以及覆盖该栅极绝缘体的LC金属栅极。SC盖子配置在该层间电介质中并接触该SC栅极堆叠，并且实质上是由与该LC金属栅极一样的金属所形成。
附图说明
本发明在下文中将配合随附图式一起描述，其中，相同的组件符号代表相同的组件，并且其中：
图1至图9为说明在例示器件制造过程期间所执行的第一组步骤的简要剖面图；
图10为说明在图9中所说明的该例示退火步骤对于短沟道器件临界电压的影响的图标；以及
图11至图14为说明在例示器件制造过程期间所执行的第二组步骤的简要剖面图。
具体实施方式
以下的实施方式在本质上仅只是例示而不意欲限制本发明或本发明的应用和使用。此外，并非意欲受到任何出现在发明所属之技术领域、先前技术、发明内容或以下的实施方式中陈述或暗指的理论所束缚。虽然用语“MOS器件”严格来说指的是具有金属栅极电极和氧化栅极绝缘体的器件，但是该用语在本案全文中系意指包含有位在栅极绝缘体(不论是氧化物或其它绝缘体)上方的传导性栅极电极的任何半导体器件，其中，该栅极绝缘体系依序位在半导体基材上方。
一种用于制造具有P型(P-type)短沟道(SC)晶体管和P型长沟道(LC)晶体管的集成电路的例示方法会在下面配合图1至图14一起描述。然而，必须强调的是，本发明方法的替代实施例可被采用来建构包含其它形式的SC和LC器件的集成电路。例如，相似的方法步骤是适用于制造在掺杂物(dopant)形式上具有适当改变的N型MOS器件。同样地，相似的方法步骤可用来制造互补(complementary)MOS晶体管(CMOS)。此外，制造MOS晶体管的各种步骤是习知的，而且为求简洁，该等步骤只会在此简短的提及或是在没有提供习知的制程细节下完全省略。
图1至图9和图11至图14为说明用于制造包含短沟道(SC)器件和长沟道(LC)器件的集成电路的例示方法的各种步骤的简要剖面图。为了本叙述的目的，“短沟道器件”系定义为具有沟道长度小于预定长度(L)的器件。相反地，“长沟道器件”系定义为具有沟道长度等于或大于该预定长度(L)的器件。该预定长度(L)的值在不同的实施例中不可避免地会变化；然而，作为非限制的范例而言，该预定长度(L)系具有大约0.1微米(micrometer)(μm)的值。
起初参照图1，例示的制造方法从提供半导体基材20开始，在该半导体基材20上建构LC晶体管16和SC晶体管18。半导体基材20较佳为硅基材(名词“硅基材”在此用以涵盖典型使用在半导体工业的相对纯净的硅材料以及与其它例如锗(germanium)等的元素混合的硅)。硅基材20是块体硅晶圆(bulk silicon wafer)。或者，如同图1所示，硅基材20包括在绝缘层24上的硅薄层22(一般称为“绝缘体上覆硅晶圆(silicon-on-insulator wafer)”或“SOI晶圆”)，该绝缘层24系依序由硅承载晶圆(silicon carrier wafer)26所支撑。
栅极绝缘体层28系形成在硅基材22的上表面上。栅极绝缘体层28是由在氧气环境中加热该硅基材而形成的热成长二氧化硅(thermally grown dioxide)；然而，栅极绝缘体层28较佳为由沉积高k电介质材料(例如HfSiO、HfO2、ZrO2或任何其它标准高k电介质)而形成。可采用任何适当的沉积技术来形成栅极绝缘体层28，例如化学气相沉积(chemical vapor deposition；CVD)、低压化学气相沉积(low pressure chemical vapor deposition；LPCVD)以及电浆强化化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)。栅极绝缘体层28较佳为沉积至小于约5奈米(nanometer)(nm)的厚度并且理想为沉积至小于约3nm的厚度。
仍然参照图1，采用传统沉积技术将金属栅极层30沉积至栅极绝缘体层28上。经沉积以形成金属栅极层30的金属中有一部分会被选择来产生SC晶体管16所需的临界电压(Vt)，但将了解到，其它的因素(例如以下叙述的氧化制程)也会影响SC晶体管16的最终Vt。适合用来形成金属栅极层30的金属的非详尽名单包含TiN、TaN、HfSi和TaC。金属栅极层30较佳地系沉积至约2至10nm的厚度。
在说明的例示实施例中，将多晶硅层32沉积至金属栅极层30的上表面上。虽然多晶硅层32较佳系沉积为随后藉由离子植入(ion implantation)而掺杂杂质(impurity)的未掺杂(undoped)多晶硅，但是该多晶硅也可在原位(in situ)被掺杂。在一个实作中，多晶硅层32是采用LPCVD和硅烷的氢还原(hydrogen reduction of silane)而沉积。多晶硅层32较佳地系沉积至约50至100nm的厚度。
图2说明在执行传统图案化(patterning)和蚀刻步骤之后的SC晶体管16与LC晶体管18。SC晶体管16经由蚀刻以定义具有沟道长度(在图2中由箭头33标识)小于预定长度(L)并且因而在此被称为短沟道(SC)栅极堆叠的第一栅极堆叠34。同样地，LC晶体管18经由蚀刻以定义具有沟道长度(在图2中由箭头35标识)相当于或大于该预定长度(L)并且因而在此被称为长沟道(LC)栅极堆叠的第二栅极堆叠36。如同先前所讨论者，该预定长度(L)具有约0.1μm的例示值。
SC栅极堆叠34包括由多晶硅层32(图1)所形成的多晶硅层38、由金属栅极层30(图1)所形成的金属栅极40、由栅极绝缘体层28(图1)所形成的栅极绝缘体42。LC栅极堆叠36同样地包括由多晶硅层32(图1)所形成的多晶硅层44、由金属栅极层30(图1)所形成的金属栅极46以及由栅极绝缘体层28(图1)所形成的栅极绝缘体48。如同会在以下详细描述者，SC栅极堆叠34系作为在SC晶体管16之内的永久性栅极堆叠。相较之下，LC栅极堆叠36的一部分(亦即多晶硅层44和金属栅极46)在处理期间会被替换。因为这个理由，在此以下的多晶硅层44和金属栅极46会共同地被称为“LC伪栅极”。
如同在图2中由箭头52所标识者，SC晶体管16藉由该集成电路的未说明部分与LC晶体管18分开。虽然未于图2中显示，相关技术领域中具有通常知识者会了解电性隔离组件是在介于SC晶体管16和LC晶体管18之间的未说明部分之内所形成。可以采用任何适当的制程来形成电性隔离组件；例如，可以利用传统浅沟槽隔离(shallow trench isolation)制程，其中，系将浅沟槽蚀刻进入基材20，将热氧化物衬里(thermal oxide liner)生长在该浅沟槽中，而令氧化物沉积进入该沟槽以及在该热氧化物衬里上方。
图3说明在形成源极汲极区域54、56和接近SC栅极堆叠34的侧壁间隔物(sidewall spacer)62以及源极汲极区域58、60和接近LC栅极堆叠36的侧壁间隔物64之后的SC晶体管16和LC晶体管18。要产生源极54和汲极56，系将选择的离子植入紧接SC栅极堆叠34的基材20内，而该SC栅极堆叠34系作为离子植入的掩膜(mask)。同样地，要形成源极58和汲极60，系将选择的离子植入紧接LC栅极堆叠36的基材20内，该LC栅极堆叠36也是作为掩膜。做为例示者，硼(boron)离子可以使用于P型MOS晶体管的植入；然而，选择用于植入的特定离子会依据被建构的器件的形式(例如，对于N型MOS晶体管而言，可以植入砷(arsenic)或磷(phosphorus)离子)。在离子植入之后，会执行活化退火以电性活化植入的离子并修复由离子植入制程所导致的在硅晶格(lattice)中的瑕疵。
侧壁间隔物62和侧壁间隔物64各自地形成于接近SC栅极堆叠34和LC栅极堆叠36的相对侧壁。依据一个例示技术，形成间隔物的材料(例如SiO2)是沉积在基材20、SC栅极堆叠34和LC栅极堆叠36上方。该形成间隔物的材料可以采用LPCVD而沉积至约15nm的例示厚度。该形成间隔物的材料接着采用例如利用CHF3、CF4或SF6化学品的反应性离子蚀刻(reactive ion etching；RIE)而被非等向性地(anisotropically)蚀刻。这导致了在SC栅极堆叠34的相对侧壁上形成侧壁间隔物62以及在LC栅极堆叠36的相对侧壁上形成侧壁间隔物64。虽然未显示在图3中，该侧壁间隔物可以形成为包含位在底下且相对薄的热生长氧化物层(一般称为“零间隔物”)。
为求清楚，图3说明SC晶体管16和LC晶体管18而每个SC晶体管16和LC晶体管18只包含单一组的侧壁间隔物和单一的源极汲极植入。尽管如此，很快可以了解多个间隔物和多个植入可以典型地用于制造SC晶体管16和/或LC晶体管18。例如，在执行上述的侧壁间隔物形成步骤和浅植入(shallow implantation)步骤之后，可以执行第二侧壁间隔物形成步骤和更深入的植入步骤。
接着，如同在图4中所显示，硅化物层系形成在该集成电路的上表面之内。具体而言，硅化物层66系形成在源极汲极区域54、56、58、60之内；硅化物层68系形成在SC栅极堆叠34的多晶硅层38之内；以及或许，硅化物层70系形成在LC栅极堆叠36的多晶硅层44之内。在其中一个选择中，这些硅化物层的形成是藉由沉积一层硅化物形成金属至紧接源极汲极区域54、56、58和60的基材20的表面上，并接着采用例如快速热退火(rapid thermal annealing；RTA)加热该硅化物形成金属。虽然较佳的硅化物形成金属包含钴(cobalt)和镍(nickel)，但是可以采用其它的硅化物形成金属(例如，铼(rhenium)、钌(ruthenium)、钯(palladium)等等)。该硅化物形成金属可以藉由例如溅镀(sputtering)沉积至约5至30nm的厚度。任何没有接触暴露的硅(例如，沉积在侧壁间隔物62、64上的硅化物形成金属)的硅化物形成金属在RTA期间不会起作用以形成硅化物，并且可以在后续步骤中经由湿式蚀刻而被移除于H2O2/H2SO4或HNO3/HCL溶液中。硅化物层66和68系用来增加传导性和提供便利的接触点。假如有形成硅化物层70，如同以下配合图11和图12所描述者，该硅化物层70最终会随着多晶硅层44和金属栅极46(例如在图2中标识的伪栅极50)而移除。
图5说明在一层蚀刻停止材料72被沉积至基材20、SC晶体管16和LC晶体管18上方之后的例示集成电路。在较佳的实施例中，一层包括氮化硅的蚀刻停止材料72采用例如CVD而沉积至约50奈米的厚度。将蚀刻停止材料72沉积在SC栅极堆叠34和侧壁间隔物62上方会导致产生在SC晶体管16之上的第一凸起蚀刻停止特征(first raised etch stop feature)74，而将蚀刻停止材料72沉积在SC栅极堆叠36和侧壁间隔物64上方会导致产生在LC晶体管18之上的第二凸起蚀刻停止特征76。
参照图6，层间电介质(Interlayer Dielectric；ILD)75接着沉积(例如经由CVD)至蚀刻停止材料72的层上方(为求清楚，源极汲极区域54、56、58、60没有显示在图6或任何后续的图式中)。ILD75可以从例如TEOS(正硅酸乙酯(tetra-ethyl orthosilicate))源而沉积。ILD75较佳地是沉积至足以完全遮盖蚀刻停止层72的凸起特征74和76的厚度。ILD75的上表面较佳地是采用例如化学机械研磨或平面化(mechanical polishing or planarization(CMP))制程予以平面化。举例来说，并如同图7中所显示，ILD75的上表面可予以平面化超过凸起蚀刻停止特征74和76的顶点(apex)以暴露凸起蚀刻停止特征74的上方部分与凸起蚀刻停止特征76的上方部分。或者，在暴露凸起蚀刻停止特征74和76之前该平面化可被中断。在后者的情况中，ILD75的上表面在平面化之后如同图7中由虚线82所显示的，会存在于稍微高于凸起蚀刻停止特征74和76的高度。接着可以执行蚀刻以暴露该凸起蚀刻停止特征74和76的上方部分。
现在翻到图8，将光阻掩膜(photoresist mask)84放置在该集成电路的上表面上方并随后图案化。在图案化之后，光阻掩膜84系遮盖LC晶体管18以及任何包含在该集成电路中的N型器件。通过图案化的掩膜84而暴露的该集成电路的范围接着被蚀刻以产生在ILD75中的开口86，经过该开口86暴露出SC栅极堆叠34和侧壁间隔物62。蚀刻深度较佳为控制成使得开口86的较低端会位于多晶硅层38的上表面之下。以不同的方式来说，较佳为实施该蚀刻至足以暴露多晶硅层38的侧壁88的上方部分的深度。在一个特定的例示实施例中，该蚀刻深度是介于约200至约300埃(Angstrom)。
图9说明在移除光阻掩膜84之后可以执行的视需要选用之氧化步骤(图8)。在较佳的实施例中，该氧化步骤采取氧气退火制程的类型，其中，该侧壁间隔物62的暴露部分会在预定的温度下(例如，约摄氏400至600℃)导入氧气环境(例如，约5至10的ppm(parts per million)O2)经过预定的时间期间(例如，30分钟或更长)。在这个氧气退火制程期间，氧气分子扩散(diffuse)向下穿过侧壁间隔物62并进入栅极绝缘体42以填满在绝缘体42之内的氧空位，如同以下的更详细的描述。要注意的是，该氧气分子无法容易地扩散穿越蚀刻停止层72；因此，氧气退火对于LC晶体管18的栅极绝缘体48的影响极为微小或者毫无作用。
如同先前所解释的，业已发现在该栅极绝缘体(例如，栅极绝缘体42)之内由氧空位所产生的正固定电荷会将SC器件的临界电压(Vt)偏移离开所期望的带边缘(BE)Vt。在图9中说明的该氧化步骤藉由填满在栅极绝缘体42中的氧空位而大幅缩减或全部消除了这些固定电荷而允许SC晶体管16的实际临界电压接近需要的BE Vt。这个概念图画地说明于图10，其中，汲极电流(Id)是沿着水平轴而画，栅极电压(Vg)是沿着垂直轴而画。两个称为预先氧化(pre-oxidizing)函数92和后氧化(post-oxidizing)函数90的功能系说明于图10。藉由将函数92与函数90相比较能了解，栅极绝缘体的氧化将汲极电流-相对-栅极电压函数偏移至左边，因此允许达成对于指定的汲极电流的带边缘电压临界值。接下来，这个情况能允许SC晶体管16在同样的栅极电压处传导更多的电流。
在执行上述的氧化制程之后，采用镶嵌制程以利用永久性金属栅极取代硅化物层70、多晶硅层44和金属栅极46(再一次，一起称为伪栅极)。参照图11，将光阻掩膜94先置放在集成电路上方以遮盖SC晶体管16和可能包含在该集成电路中的任何N沟道器件。接着执行蚀刻制程以移除暴露的凸起蚀刻停止特征76的上部分(标识在图5至图7中)、侧壁间隔物64的上方部分和ILD75的周围部分。这个蚀刻步骤实质上完全相似于以上与图8一起叙述用来暴露SC栅极堆叠34的该蚀刻执行步骤。该蚀刻制程在LC晶体管18的上方之该集成电路的上表面之内形成开口95，因此暴露LC栅极堆叠36的上方部分和侧壁间隔物64。
接下来，如同图12中所显示的，执行第二蚀刻步骤以移除硅化物层70和LC栅极堆叠36的多晶硅层44。当光阻掩膜94维持在SC晶体管16上方时，将对多晶硅有选择性的蚀刻剂(例如，氢氧化四甲基铵(tetra-methyl ammonium hydroxide；TMAH))施加到至少该LC栅极堆叠36的暴露部分。在多晶硅层44已经充分地移除后，可以执行第三蚀刻步骤以移除金属栅极46或可以使用处理步骤(例如，合金化(alloying)、氧气退火(oxygen annealing)、氟植入(fluorine implanting)等)以修改该LC栅极堆叠36的功函数。所采用的特定蚀刻剂当然是视用来形成金属栅极46的金属而定。例如，假设金属栅极46包括氮化钛(titanium nitride)、那么可采用氢氧化铵(ammonium hydroxide)或过氧化物系(peroxide-based)化学品来移除栅极46。因此，经由一系列说明于图12中的蚀刻步骤，伪栅极50(亦即，如同在图2中所标识的多晶硅层44和金属栅极46)的组件会被移除而形成介于侧壁间隔物64之间的LC器件沟槽96。
图13说明在沉积金属膜层98于该集成电路上方并进入LC器件沟槽96之后的SC晶体管16和LC晶体管18。在沉积金属膜层98之前，光阻掩膜94会被移除并且在较佳的实施例中，会沉积(未显示)相对薄的一层功函数设定金属(work function-setting metal)(例如，铱(iridium)、铂(platinum)、铝、钌等)。欲完成沉积功函数设定金属和金属膜层98可以采用例如传统无电(electroless)或电解(electrolytic)沉积镀覆制程(deposition plating process)。在较佳的实施例中，金属膜层98包括具有约4.7至约5.1电子伏特的有效功函数的金属。如同以上所解释的，具有落入此理想范围内的功函数的金属倾向于在超过摄氏400℃的温度处会不稳定，并且因而在此被称为热不稳定金属(thermally unstable metal)。适合的热不稳定金属的例子包含铱、铂、钯和钌。在沉积至足够的厚度以及实质上填满沟槽96之后，接着研磨膜材料层98(例如，经由CMP)以生产实质上平面的表面。图14说明在研磨后的该集成电路。如同在图14中所显示，研磨系导致产生环绕并接触SC栅极堆叠34的盖子100，以及导致产生填满沟槽96(标识在图12和图13中)并接触栅极绝缘体48的永久性LC栅极102。执行额外的步骤以完成该集成电路之处理(例如，沉积第二层间电介质、进一步的蚀刻步骤以提供通孔(via)至源极和汲极区域、沉积金属栓(plug)等)；然而，因为此等步骤在工业界是习知者，故在此不会加以描述以求简洁。
应该了解，已经提供适合用于制造具有短和长沟道器件两者的集成电路的方法的例子。上述之镶嵌形式的替换栅极制程能使得热不稳定金属被采用在长沟道器件的建构中，因此能达成用于长沟道器件的带边缘临界电压。此外，该例示方法修复可能会发生在该短沟道PFET器件之内的氧空位，从而进一步允许达成用于短沟道器件的带边缘临界电压。在上述的例示实施例中，伪栅极替换是描述成单独针对PFET长沟道器件而执行(而不是为了NFET长沟道器件)；尽管这个例子是这样描述，但是应该要了解在替换的实施例中，伪栅极替换可以针对PFET长沟道器件和NFET长沟道器件两者而执行。
虽然在前面的详细描述中已经呈现了至少一个例示实施例，但是应该了解存有大量数量的变化。应该也要了解例示实施例只是例子并不意欲以任何方式限制本发明的范围、应用性或组构。反而是，前面的细节描述会提供相关技术领域中具有通常知识者一个用于实作该例示实施例的方便准则。虽然前述的方法的某些实施例包含薄晶种层和沉积金属层，但在进一步的处理期间可能发生的接续加热步骤之后，该晶种层和该沉积金属层会合并在一起，使得分离且不同的晶种层无法被分辨。应该了解在不偏离前述的随附申请专利范围和其法律相等物所提出的本发明的范围的情况下，可以对组件的功能和配置做出多种改变。
Claims (10)
1.一种用于制造集成电路的方法，该集成电路包含由层间电介质(75)分别覆盖的短沟道(SC)器件(16)和长沟道(LC)器件(18)，该SC器件(16)具有SC栅极堆叠(34)并且该LC器件(18)初始具有伪栅极(50)，该方法包括：
移除该伪栅极(50)以形成LC器件沟槽(96)；以及
沉积金属栅极材料(98)于该SC器件(16)与该LC器件(18)上方，该金属栅极材料(98)接触该SC栅极堆叠(34)并且实质上填满该LC器件沟槽(96)。
2.如权利要求1所述的方法，还包括：
用光阻掩膜(84)遮盖该LC器件(16)；以及
蚀刻该层间电介质(75)的选择部分使得该SC栅极堆叠(34)通过该层间电介质(75)而暴露，同时该伪栅极(50)维持由该层间电介质(75)所遮盖。
3.如权利要求2所述的方法，还包括在蚀刻该层间电介质(75)的该选择部分之后氧化该SC栅极堆叠(34)的步骤。
4.如权利要求3所述的方法，其中，该SC器件(16)包含邻近该SC栅极堆叠(34)的侧壁间隔物(62)，其中，该SC栅极堆叠(34)包含栅极绝缘体(42)，以及其中，该氧化步骤包括当暴露该侧壁间隔物(62)至氧气环境时对该栅极绝缘体(42)进行退火。
5.如权利要求2所述的方法，其中，该SC器件(16)和该LC器件(18)分别为P型器件，其中，该集成电路还包含N型器件，以及其中，该遮盖步骤包括将光阻掩膜(84)放置在该集成电路上而遮盖该LC器件(18)和该N型器件。
6.如权利要求1所述的方法，其中，该SC器件(16)和该LC器件(18)分别为P型器件，其中，该集成电路还包含N型器件，其中，该移除步骤包括：
用光阻掩膜(84)遮盖该SC器件(16)和该N型器件；以及
蚀刻该伪栅极(50)。
7.如权利要求1所述的方法，还包括：
形成蚀刻停止层(72)于包含该SC栅极堆叠(34)和该伪栅极(50)的该集成电路的一部分的上方，使得该蚀刻停止层(72)包含在该SC栅极堆叠(34)之上的第一凸起蚀刻停止特征(74)和在该伪栅极(50)之上的第二凸起蚀刻停止特征(76)；以及
将该层间电介质(75)沉积在该蚀刻停止层(72)上方以遮盖该第一凸起蚀刻停止特征(74)和该第二凸起蚀刻停止特征(76)。
8.如权利要求1所述的方法，其中，该SC栅极堆叠(34)包含具有侧壁(88)的多晶硅层(38)，其中，该蚀刻步骤包括产生环绕SC栅极堆叠(34)并暴露出该侧壁(88)的至少一部分的开口(86)。
9.如权利要求8所述的方法，其中，该沉积步骤包括利用该金属栅极材料(98)实质上填满该开口(86)。
10.如权利要求1所述的方法，其中，该金属栅极材料(98)包括具有大约4.7至大约5.1电子伏特的有效功函数的金属。
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