CN1019615B - 动态随机存取存储单元 - Google Patents

Abstract

在半导体基片20内形成一条沟槽，该沟槽内填入多晶硅以形成存储电容器的一个极板34，基片20用作该电容器的另一极板，沟槽的其余部分随后填有二氧化硅38，随后在二氧化硅上蚀刻图形，露出一部分侧壁直至多晶硅电容器极板，随后在多晶硅电容器极板和该基片之间形成接触50，通过氧化形成栅极绝缘体，漏极在与沟槽开口相邻的沟槽表面形成，随后在沟槽开孔部分内形成导电材料54，把存储电容器之一连接至漏极区24，由此形成一个晶体管。

Description

本发明涉及集成电路领域，更具体地说，本发明涉及动态随机存取存储器领域。

寻求越来越小的存储单元，以获得越来越大的存储容量的集成电路存储器，是一个众所周知的目的，对于更高密度的存储器的制造方法的探索，已经导致有些人在集成电路基片表面上形成的单个深腔（沟槽）中置入包括晶体管和存储电容器在内的整个存储单元。例如，美国专利申请679，663，该专利申请被转让给本申请的受让人，这里提出来作为参考。在一个沟槽中包括晶体管和电容器两者产生了寄生电容问题，特别是，位线和字线对存储单元的容性耦合大得足以破坏存储在存储单元内的数据，另外，上述申请中的晶体管结构所提供的是一种环形的源极，漏极和沟道区，由于这种晶体管结构中面积增大，产生了位线以及存储节点的泄漏问题。有几种存储单元设计采用封闭在沟槽内的多晶硅晶体管，但是，多晶硅晶体管的沟槽泄漏特性比在块状硅中形成的晶体管的沟道泄漏特性要差，作为采用多晶硅晶体管的存储单元的一个例子，可以参见已公布的欧洲专利申请108，390。

本发明所描述的实施例提供了多种结构，以及制造这些结构的方法，这些结构中包括在单个沟槽内形成存储单元的结构，沟槽在半导体基片的表面内形成，沟槽底部填以多晶硅以形成存储电容器的一块极板，基片作为该电容器的另一极板，该沟槽的 其余部分随后填充绝缘材料，如二氧化硅。随后，在二氧化硅中蚀刻图形，暴露出沟槽的侧壁部分和顶部，直至多晶硅电容器极板。然后，在多晶硅电容器极板和基片之间形成接触，掺杂原子通过接触扩散，在沟槽的侧壁上形成源极区，栅极绝缘体由氧化形成，漏极在沟槽的表面形成，接近于沟槽的开口处，导电材料随后在沟槽上部的暴露部分中形成，由此形成一个把存储电容器的上极板连接接至位于半导体基片表面的漏极区的晶体管。

图1是本发明一个实施例为侧面示意图;

图2是说明图1中单元的电气功能的示意图;

图3A至31是描述制造图1中结构所必需的工艺步骤的侧面示意图;

图4是表示图1中存储单元表面布局配置的平面示意图;

图5是用于图1中存储单元的另一种布局的平面图;

图6是本发明实施例的两个存储单元的侧面示意图;

图7A至71是表示用于制造图6中存储单元的工艺步骤的侧面示意图;

图8是描述实现图6中存储单元所采用一种布局的平面示意图;

图9A至9M是说明用以制造存储单元的另一工艺的侧面示意图，该工艺是本发明的一个实施例，该存储单元是本发明的另一实施例。

下面详细叙述三种类型的动态随机存取存储单元，所有这些都是本发明的实施例以及制造它们的方法，所有存储单元都是一个晶体管加一个电容器的存储单元，其中一个在沟槽中的导电填充物作为电容器的一块极板，而以基片作为电容器的另一极板。图1就是这些存储单元之一，其电气特性在图2中说明，制造它的步骤在图3A至3I中说明。图4和5是在存储器阵列系统中使用图1的存储单元的布局图形。图6是另一种存储单元结构的两个存储单元的侧面示意图，制造这些单元的方法在图7A至7I中描述，这类存储单元的布局图形在图8中描述。图9A至9M表示另一种制造单元的工艺，这些单元是本发明的另一实施例。

图1的存储单元1包括一个平行于纸面伸展的多晶硅层54，它作为存储器阵列的一条字线。此外，多晶硅层54延伸到沟槽中作为控制沟道52中的沟道电流的晶体管栅极。N⁺区24和N区51作为存储单元1的通道晶体管的漏极和源极。源极51通过隐埋横向接触50连接至多晶硅电容器极板34，隐埋横向接触50是一多晶硅区。存储单元电容器的另一极板由基片20担任。基片20是一重掺杂的P⁺区，目的是用重掺杂的多晶硅电容器极板来提供更大的电容量。图2是说明存储单元I（图1）的各部分的电气作用的电气示意图。

图3A至3I是说明制造存储单元1（图1）所必需的工艺步骤的侧面示意图，这种制造工艺的最初步骤包括：形成P型外延层22，它位于PI型基片20的面上，约4微米厚，形成氧化物区26，它包括位于各存储单元之间的厚的场氧化物区形成氮化硅层28，厚度约1500埃。二氧化硅层26是传统的下凹的场氧化物区类型，在要制造存储单元的区域内具有表面氧化物层，在现有技术中这种二氧化硅层26有着几种熟知的工艺，美国专利4，541，167就是其中的一个例子。整块晶片进行离子注入时，离子足以穿过氧化层26的薄区，却不足以穿过厚区二氧化硅层26，薄二氧化硅层26的厚度约350埃，厚区约8000埃，离子注入能量约150Kcv，密度约1×10个离子/立方厘米，将产生足够的N⁺区24，这就形成如图3A所示的N⁺区，随后，对氮化硅层28进行构图和蚀刻，形成蚀刻沟槽29的掩膜，对沟槽29采用如同时待批专利申请370，701中所述的各向异性蚀刻工艺蚀刻至深度约8微米，图3A中的结构随后被在氧气中进行热氧化，氧化温度约850℃，为时约80分钟，这就使二氧化硅层30达到厚度约150埃，如图3B所示。

随后，采用硅烷化学蒸汽沉积法沉积一层重掺杂的N型多晶硅，在图3B的结构上形成多晶硅层32，如图3C所示，多晶硅层32的厚度选择得可以完全填满沟槽29（图3A），这一厚度至少必须为沟槽最小宽度的一半，例如，沟槽为1微米×2微米时，为了填满这一沟槽，至少要沉积5000埃（1微米的一半）的多晶硅沉积层。

随后，在多晶硅层32上进行各向同性蚀刻工艺，目的在于将多晶硅层32的高度蚀刻到退入沟槽之内，如图3D所示。这样形成的结构为多晶硅填充物34，多晶硅填充物34的顶层高度最好是在基片20和外延层22的转变处之上。随后，用化学蒸沉积法沉积二氧化硅层36，如图硅层36必须沉积到至少约为沟槽29最小线度（宽度）一半的厚度。然后，二氧化硅层36被蚀 刻至约与二氧化硅层26的上表面相齐的平面，以形成二氧化硅填充物38。

随后除去氮化硅层28，沉积一层光致抗蚀剂层40，厚度约1微米，并对其进行构图，如图3G所示。光致抗蚀剂层40用作各向异性蚀刻开口42所暴露区域的掩膜，进行针对硅的氧化物蚀刻工艺，例如采用CHF₃/C₂F₆的等离子蚀刻，这一蚀刻工艺一直进行到二氧化硅填充物38被完全蚀穿至多晶硅填充物34，然后，过量蚀刻以形成氧化硅层30的开口区域44，可以用湿法蚀刻工艺来代替这一过量蚀刻步骤。尽管采用了选择蚀刻工艺，不可能对硅有绝对的选择性，在N区24的外延层22将会出现某些蚀刻。除去光致抗蚀剂层40，多晶硅层46用硅烷化学蒸汽沉积法沉积至厚度约150埃，多晶硅层46的厚度选择得能够填满开口44，如图3H所示。随后，把3H的结构在蒸汽中进行氧化处理，温度为900℃，时间为10分钟。这一氧化处理使多晶硅层46全部氧化，以产生厚度约400埃的二氧化硅层48，如图3I所示，由于它相对于氧化环境所处的位置，多晶硅层46（图3H）在开口44中的部分不会氧化，这样，就留下了多晶硅隐埋横向接触50。采用稀释氢氟酸的湿法蚀刻除去二氧化硅层48，随后，在氧气环境中用热氧化法重新生长，温度约850℃，约80分钟，形成一层新的二氧化硅层48，作为高质量的栅极氧化物。在氧化工艺中，多晶硅填充物34内的N型掺杂原子会通过横向隐埋接触50扩散，形成N型区51，然后，用硅烷的化学蒸汽沉积法沉积一层厚度约4500埃的多晶硅层54，并对其制作图形以形成如图1所示的栅极和字线。

图4是表示沟槽29，字线54和用作位线的N⁺区24的相对位置的平面图。图5是表示含有图1中单元的另一布局方法的平面图。其中字线54垂直于位线24。位线24平行于存储单元的主存取线。采用这一布局，开口42必须预先填满多晶硅以充满开口42中被蚀刻掉的区域，随后，制作至多晶硅层54的接触，这一多晶硅层54用作字线。图中注有尺寸，以表示按照本发明的存储单元的大小，此尺寸大小适合于制造4兆位的存储芯片。这里采用了1微米的最小尺寸（线宽）和0.2微米的配准容差，注意，δ的尺寸很小，它不是很严格的。因为存储单元1的晶体管仅在存储单元的一侧形成，存储单元除了形成晶体管的这一侧以外，在所有其余各侧上都提供了良好的隔离，这样，可以获得高密度的单元组合。

在图6中表示本发明的另一个实施例。图6的存储单元10A和10B包括平行于纸面延伸的多晶硅层154，用作存储器阵列的一条字线，此外，多晶硅层154伸至沟槽中，作为控制沟道152A和152B中沟道电流的控制栅极，N⁺区124A和124B作为存储单元10A和10B的通道晶体管的漏极，N区151A和151B则作为其漏极，源极151A和151B通过横向隐埋接触150A和150B连接到多晶硅电容器极板134A和134B。横向隐埋接触150A和150B是多晶硅区，存储单元各电容器的另一极板由基片120充当，基片120是重掺杂的P⁺区，以便用重掺杂的多晶硅电容器极板提供更大的电容量。

图7A至7I是表示制造存储单元10A和10B（图6）的工艺步骤的侧面示意图，这一制造工艺的最初步骤包括在P⁺型基片120面上形成厚度约4微米的外延层122，用热氧化或化学蒸汽沉积法形成厚度约2000埃的氧化层126，用化学蒸汽沉积法形成厚度约1500埃的氮化硅层128，随后，对氮化硅层128制作图形，并进行蚀刻，以产生蚀刻沟槽129A和129B所用的掩膜，沟槽129A和129B采用非均匀蚀刻工艺，例如在美国共同待批专利申请730，701中所描述的工艺，蚀刻至深度约8微米，图7A的结构随后在氧气中进行热氧化，温度约850℃，约80分钟，这样就形成了厚度达到约150埃的二氧化硅层130A和130B，如图7B所示。

随后，在图7B的结构上采用硅烷化学蒸汽沉积法沉积重掺杂的N型多晶硅以形成多晶硅层132，如图7C所示，多晶硅层132的厚度选择得完全填满沟槽129A和129B（图7A），这一厚度至少必须约为该沟槽最小宽度的一半，例如，沟槽为1微米×2微米时，用于填充该沟槽的多晶硅沉积物必须至少为5000埃（1微米的一半）。

随后，在多晶硅层132上进行各向同性蚀刻工艺，以把多晶硅层132的高度下降到沟槽之内的某一平面，如图7D所示，这样产生的结构是多晶硅填充物134A和134B。随后，如图7E所示，采用化学蒸汽沉积法沉积二氧化硅层136至填满沟槽129A和129B（图6）所必需的厚度，同样，二氧化硅层136必须沉积到厚度至少约为沟槽129A和129B最小尺寸的一半。随后把二氧化硅层136的高度蚀刻到几乎与二氧化硅层126的上表面对齐，形成二氧化硅填充物138A和138B。

随后除去氮化硅层128，光致蚀剂层被沉积至厚度约1微米，并对其制作图形，如图7G表示。光致抗蚀剂层140用作各向异性蚀刻开孔142A和142B所暴露 区域时的掩膜，进行对硅有高度选择性的二氧化硅蚀刻工艺，例如CHF₃/C₂F₆，直到二氧化硅填充物138A和138B被完全蚀穿至多晶硅填充物134A和134B，随后过度蚀刻形成二氧化硅层130A和130B的开口区域144A和144B，也可以用湿法蚀刻工艺来代替这一过度蚀刻步骤。尽管采用了选择性的各向异性蚀刻工艺，要达到对硅的绝对选择是不可能的，外延层122也会被蚀刻掉一些。随后，图7G的结构被进行N型掺杂离子注入，例如砷离子注入，能量约100Kev，密度约1×10¹⁶个离子/立方厘米，这一离子注入形成N⁺区124A和124B。多晶硅填充物134A和134B以及二氧化硅层130A和130B的一部分会被这一离子注入掺入，但这并不影响存储单元的工作，由于离子注入器失准或其它问题，沟道区152A和152B会有某些注入，由此所产生的存储单元通道晶体管的阈值电压的漂移可以用汽相掺杂技术调整。

除去光致抗蚀剂层140，用硅烷化学蒸汽沉积法沉积一层厚度约150埃的多晶硅层146。多晶硅层146的厚度选择得填满开孔144A和144B，如图7H所示。随后，把图7H的结构在蒸汽环境中进行氧化处理，温度约900℃，时间约10分钟，这一氧化工艺使多晶硅层146完全氧化，产生厚约400埃的二氧化硅层148，如图7I所示。由于它的相对于氧化环境的位置，多晶硅层146（图7H）在开孔144A和144B内的部分不会被氧化，由此留下多晶硅横向隐埋接触150A和150B。采用稀释的氟酸用湿法蚀刻除去二氧化硅层148，随后在氧气环境中用热氧化法在暴露的硅表面重新生长，热氧化温度约850℃，时间约80分钟，以形成新的二氧化硅层148，用作高质量的栅极氧化物。在氧化工艺过程中，多晶硅填充物134A和134B内的N型掺杂原子会通过横向隐埋接触150A和150B扩散，形成N型区151A和151B。随后，采用硅烷化学蒸汽沉积法沉积多晶硅层154至厚度约4500埃，并对其制作图形以形成栅极和字线，如图6所示。

图8是表示沟槽129A、字线154以及用作位线的N⁺区124A的相对位置的平面示意图。

图9A至9M是表示制造本发明的另一个实施例的工艺步骤的侧面示意图。这一制造工艺的最初步骤包括在P⁺型基片220的表面上形成约4微米厚度的P型外延层222，用热氧化或化学蒸汽沉积法形成厚约600埃的二氧化硅层226，以及用化学蒸汽沉积法形成厚约1500埃的氮化硅层228。随后对氮化硅层228制作图形和蚀刻，以产生蚀刻沟槽229A和229B所用的掩膜。用各向异性蚀刻工艺，例如在美国同时待批专利申请730，701中所描述的工艺，把沟槽229A和229B蚀刻至深度约8微米。

图9B表示一种最佳的沟槽结构。在标有“通道栅极区”的区域，侧壁相对于外延层222表面形成85°至87°的角度。随后改变蚀刻剂的化学物质，使标有“电容区”的沟槽侧壁接近于90°。通道栅极区的较小角度允许通过用离子注入单元沟道区，例如，沟道区152A和152B（图6）来调整单元通道晶体管的阈值电压。另一方面，电容区几乎垂直的侧壁允许在沟槽形成一点之前蚀刻剂深入地到达基片，一种形成如沟槽221类型的沟槽的技术在美国同时待批专利申请730，701中已有描述。

随后把图9A的结构在氧气中进行热氧化，氧化温度约850℃，持续约80分钟，这样形成厚度约150埃的二氧化硅层230A和230B，如图9C所示，或者，二氧化硅层230A和230B也可以用氧化硅/氮化硅堆叠层或任何其它几种介电材料的堆叠来代替。

随后，在图9C的结构上采用硅烷化学蒸汽沉积法沉积一层重掺杂的N型多晶硅，形成多晶硅层232，如图9D所示，多晶硅层232的厚度选择得可以完全填满沟槽229A和229B（图9A），这一厚度至少必须为该沟槽最小宽度的一半，例如，沟槽为1微米×2微米时，多晶硅沉积层至少需为5000埃（1微米的一半），以填满该沟槽。

随后在多晶硅层232上进行各向同性蚀刻工艺，以蚀刻多晶硅层232使其高度下降至几乎与该沟槽的开口相平齐的平面，如图9E所示。然后，用任何一种合适的蚀刻技术除去氮化硅层228，所产生的结构包括多晶硅填充物234A和234B。分别采用化学蒸汽沉积法和液体沉积法沉积氮化硅层233和光致抗蚀剂层235，厚度分别为1000埃和1微米，随后制作图形和蚀刻，以产生如图9F所示的结构，氮化硅层233和光致抗蚀剂层235用作采用HCl/HBr等离子各向异性地蚀刻多晶硅填充物234A和234B时的蚀刻掩膜，这样形成的结构如图9G所示。然后，用通常的光致抗蚀剂去除技术除去光致抗蚀剂层235，用化学蒸汽沉积法沉积二氧化硅层237，至厚度约8000埃，如图9H所示。使用抗蚀剂对二氧化硅层237进行蚀刻和平面化形成直至沟槽开口的深蚀刻平面，留下二氧化硅填充物238A和238B，如图9I所示。

随后，图9I的结构在蒸汽环境中经受热氧化步骤，压力约10个大气压，温度约1000℃，时间约8分钟，以形成厚约4000埃的场二氧化硅区239，如图9J所示，随后用湿法蚀刻除去氮化硅层233。

随后对图9J中的结构进行如砷的N型掺杂离子注入。注入能量约为180Kev，密度为1×10¹⁶个离子/立方厘米。这一离子注入形成如图9K所示的N⁺区224A和224B，离子注入会对多晶硅填充物234A和234B掺杂，但是多晶硅填充物234A和234B的掺杂部分在后续步骤中除去。

随后，采用对二氧化硅具有高度选择性的例如六氟化硫的等离子作为硅蚀刻剂对多晶硅填充物234A和234B进行各向同性蚀刻。与此同时用湿法蚀刻对二氧化硅层230A和230B进行蚀刻，以去除二氧化硅层230A和230B的暴露区域，并过量蚀刻，以产生槽244A和用来完成这种蚀刻。例如稀释的氢氟酸就是其中的一种。

随后，用硅烷化学蒸汽沉积法沉积多晶硅层246至约200埃的厚度，如图9M所示，多晶硅层246的厚度选择得可以填满开孔244A和244B。然后把多晶硅层246在胆碱中进行湿法蚀刻。这一蚀刻步骤可以除去多晶硅层246，可是，由于其相对于蚀刻剂的位置，多晶硅层246（图9L）在开孔244A和244B中的部分不会被除去，这样就留下了多晶硅横向隐埋接触250A和250B，其中的加热步骤使得多晶硅填充物234A和234B内的N型掺杂原子通过横向隐埋接触250A和250B扩散，形成N型区251A和251B，所产生的结构如图9N所示。

采用蒸汽在图9N的结构上进行氧化。氧化温度约850℃，时间30分钟，以形成厚度约250埃的二氧化硅层248A和248B，用作栅极氧化物层。由N⁺区224A和224B以及多晶硅填充物234A和234B的氧化所形成的这部分二氧化硅层252A和252B要比由外延层222的氧化所形成的厚得多，这是因为重掺杂硅有较高的氧化速率。由于二氧化硅层229同二氧化硅层252A和252B无法区别，在图9O中二氧化硅层229是二氧化硅层252A和252B的一部分。随后用硅烷化学蒸汽沉积法沉积多晶硅层254至厚度约450埃，并制作图形，以形成栅极和字线，如图9O所示。

对这些最佳实施例可以作出许多修改，它们仍然是在本发明的范围之内，因为这些修改，无论是单一的或多种组合的修改，都不破坏电容器信号电荷的存储以及晶体管的开/关功能。这类修改包括下列内容：

沟槽横截面可以是任何方便的形状，如圆形、矩形、任意的凸面、波纹形、甚至多个连接的（即，包括多个沟槽的），以及甚至可以沿垂直方向连续或阶梯地变化或者两种变化都有。类似地，沟槽侧壁并不一定要垂直，而可以是任何可以制作的几何形状，它们在不同程度上都应该是可以工作的，如凸形的，锥形的以及倾斜的侧壁，事实上，任何简单连接而成的沟槽在功能上等效于这里最佳实施例中的平行六面体沟槽。最后，沟槽的尺寸（深度、横截面面积、直径等等）可以改变，但在实际中都是权衡了工艺的便利，需要的电容量，基片面积因素等因素的结果。当然，所需的电容量取决于刷新时间、晶体管泄漏电流、电源电压、抗软体出错性、电容器泄漏电流、等等。

电容器绝缘体可以是任何容易得到的材料，如氧化物、氮化物、氧化-氮化物、氧化-氮化-氧化物等以其它组合。氧化物可以热生长、低压化学蒸汽沉积法（LPCVD）生长，干法或蒸汽中生长等等。绝缘体的厚度是权衡工艺的便利、绝缘体的可靠性、介电常数、击穿电压等多种因素的结果。当然，如果单元和阵列是在硅以外的半导体材料中制造（例如，砷化镓、铝镓砷、碲镉汞、锗、磷化铟等）电容器的绝缘体将是相应的材料。对由反向偏置结形成的电容器来说，掺杂断面可以有种种变化，最终的选择是权衡了工艺便利性、单元尺寸、电容器性能等来因素的结果，类似地，非晶体硅也可以用来代替多晶硅，用来形成罅隙的深蚀刻可以是湿法或干法（等离子）等。

通过调整阈值电压（例如在栅极氧化物生长或沉积之前在沟道上进行的浅扩散）可以使晶体管在不同的阈值电压下工作，掺杂程度和掺杂物质可以改变，以改变晶体管特性，注意，晶体管沟道长度近似地取决于沟槽深度，N沟道和P沟道器件要求不同的掺杂区。晶体管栅极可以是多晶硅、金属、硅化物等等，所有这些改变都影响晶体管的性能，但是从该单元的其他特性来看，包括所需的读和写的时间，电容量，刷新时间等等，如果这一晶体管可以用作单元的通道晶体管的话，那么这些改变仍然是可以接受的。

本发明的范围决不限于上述实施例，它仅由权利要求书所限定。本发明所描述的实施例，包括存储单元和制造这些存储单元的方法。存储单元包括在 单个沟槽中的通道晶体管和存储电容器，通道晶体管占据沟槽侧壁的一小部分。通过把晶体管限制在这一小部分中，减小了位线和存储电容器之间的容性耦合以及字线和存储电容器之间的容性耦合。此外，由于晶体管提供了存储电容器去掉电荷的泄漏通道，减少了晶体管的面积就降低了泄漏电流。同时，因为单元之间的干扰主要出现在通道晶体管与相邻的通道晶体管之间，同时，因为所描述的存储器单元的四周有大量没有通道晶体管的部分，所述的单元可以在阵列中更紧密地组合。

Claims (12)

1、一种存储单元，包括在半导体基片内形成的沟槽，

在所述的沟槽壁上形成的绝缘层，

填充所述的沟槽的一部分的导电层，

其特征在于，还包括：

通过所述的绝缘层至所述的基片形成的导电连接，这一连接提供了至基片内沟槽一侧上形成的源极区的导电通道，

在所述的沟槽开口处在所述的沟槽的一侧形成漏极区，所述的沟槽确定了所述的源极和所述的漏极之间的沟道区，

填充除了与所述的漏极区和所述的源极区相邻的一部分以外的沟槽的其余部分的绝缘填充物，以及，

在所述的沟槽的其余部分中形成的导电栅极。

2、如权利要求1的存储单元，其中，所述的沟槽成直角平行六面体形状，其主轴垂直于所述的基片表面。

3、如权利要求1的存储单元，其中，所述的沟槽在所述的基片内的深度为8微米。

4、如权利要求1的存储单元，其中，所述的基片包括多晶硅。

5、如权利要求1的存储单元，其中，位于所述的栅极和所述的基片之间的绝缘层部分比其余部分为厚。

6、如权利要求5的存储单元，其中，位于所述的栅极和所述的基片之间的绝缘部分为250埃厚，所述的绝缘层的其余部分为150埃厚。

7、一种存储器阵列，包括多个存储单元，每一单元包括在一个半导体基片中形成的沟槽，

一个在所述的沟槽壁上形成的绝缘层，

一个填充所述的沟槽的一部分的导电层，

其特征在于，还包括：

一个通过所述的绝缘层至所述的基片形成的导电连接，它提供了至形成于所述的基片内沟槽一侧上的源极区的导电通道，

一个在所述沟槽一侧的沟槽开口处形成漏极区，所述的沟槽确定了所述的源极和所述的漏极区之间的沟道区，

填充除了与所述的漏极区和所述的源极区相邻的一部分以外的沟槽的其余部分的绝缘填充物，以以及，

在所述的沟槽的其余部分中形成的导电栅极。

8、如权利要求7的存储单元，其中，所述的沟槽成直角平行六面体，其主轴垂直于所述的基片表面。

9、如权利要求7所述的存储单元，其中，所述的沟槽在所述的基片内的深度为8微米。

10、如权利要求7所述的存储阵列，其中，所述的导电材料是多晶硅。

11、如权利要求7所述的存储阵列，其中，位于所述的栅极和所述的基片之间的绝缘层部分比其余部分为厚。

12、如权利要求11的存储阵列，其中，位于所述的栅极和所述的基片之间的绝缘部分为250埃厚，所述的绝缘层的其余部分为150埃厚。

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