CN101958320B - 半导体装置 - Google Patents
半导体装置 Download PDFInfo
- Publication number
- CN101958320B CN101958320B CN2009101399446A CN200910139944A CN101958320B CN 101958320 B CN101958320 B CN 101958320B CN 2009101399446 A CN2009101399446 A CN 2009101399446A CN 200910139944 A CN200910139944 A CN 200910139944A CN 101958320 B CN101958320 B CN 101958320B
- Authority
- CN
- China
- Prior art keywords
- diffusion region
- junction transistor
- bipolar junction
- region
- parasitic bipolar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 93
- 238000009792 diffusion process Methods 0.000 claims abstract description 170
- 230000003071 parasitic effect Effects 0.000 claims abstract description 96
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims description 9
- 230000008878 coupling Effects 0.000 claims description 5
- 238000010168 coupling process Methods 0.000 claims description 5
- 238000005859 coupling reaction Methods 0.000 claims description 5
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 16
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 16
- 238000010586 diagram Methods 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种半导体装置，其包含有：P型半导体基底、N型阱区、第一P+扩散区域、第二P+扩散区域、肖特基二极管、第一N+扩散区域、第二N+扩散区域、第三P+扩散区域、第四P+扩散区域、第一绝缘层、第二绝缘层、第一寄生双极性结型晶体管以及第二寄生双极性结型晶体管。肖特基二极管耦接于输入信号。第一N+扩散区域以及第二N+扩散区域分别耦接于电压源。当输入信号的电压电平大于电压源的电压电平时，该肖特基二极管导通电荷来使得该第一寄生双极性结型晶体管与该第二寄生双极性结型晶体管均不导通。
Description
技术领域
本发明涉及一种半导体装置，尤指一种可以避免产生闩锁(latch-up)现象的半导体装置。
背景技术
请参考图1，图1所绘示的为传统的半导体装置100的简化示意图。如图1所示，半导体装置100包含有：P型半导体基底102、N型阱区104、第一P+扩散区域106、第一N+扩散区域108、第二N+扩散区域110、第二P+扩散区域112、第三P+扩散区域114、第一绝缘层116、第二绝缘层118、第一寄生双极性结型晶体管(Bipolar Junction Transistor，BJT)120以及第二寄生双极性结型晶体管122。N型阱区104设置于P型半导体基底102中，并且第一P+扩散区域106设置于N型阱区104内。第一P+扩散区域106用以耦接于输入信号VDD1。第一N+扩散区域108以及第二N+扩散区域110设置于N型阱区104内，并且用以分别耦接于半导体装置100本身的电压源VDD2。第二P+扩散区域112以及第三P+扩散区域114设置于P型半导体基底102中，并且用以分别耦接于电压电平VSS1，而第一绝缘层116设置于第一N+扩散区域108以及第二P+扩散区域112之间，并且第二绝缘层118设置于第二N+扩散区域110以及第三P+扩散区域114之间。第一寄生双极性结型晶体管120具有发射极、基极以及集电极，其中第一寄生双极性结型晶体管120的发射极是由第一P+扩散区域106所构成，第一寄生双极性结型晶体管120的基极是由N型阱区104串接至第一N+扩散区域108所构成，以及第一寄生双极性结型晶体管120的集电极是由P型半导体基底102串接至第二P+扩散区域112所构成。第二寄生双极性结型晶体管122具有发射极、基极以及集电极，其中第二寄生双极性结型晶体管122的发射极是由第二P+扩散区域106所构成，第二寄生双极性结型晶体管122的基极是由N型阱区104串接至第二N+扩散区域110所构成，以及第二寄生双极性结型晶体管122的集电极是由P型半导体基底102串接至第三P+扩散区域114所构成。
请参考图2，图2绘示图1中的电压电平VSS1、输入信号VDD1及电压源VDD2的时序图，如图2所示，输入信号VDD1的电压电平的升高速度比电压源VDD2的电压电平的升高速度快，因此，当输入信号VDD1的电压电平高于电压源VDD2的电压电平时，半导体装置100中的第一寄生双极性结型晶体管120以及第二寄生双极性结型晶体管122均会被导通，以致于产生闩锁现象，如此就会产生大电流，使得半导体装置100容易遭到损坏。
发明内容
有鉴于此，本发明的目的之一在于提供一种可以避免产生闩锁现象的半导体装置，以解决上述的问题。
依据本发明的权利要求，其披露一种半导体装置，该半导体装置包含有：P型半导体基底、N型阱区、第一P+扩散区域、第二P+扩散区域、肖特基二极管(Schottky diode)、第一N+扩散区域、第二N+扩散区域、第三P+扩散区域、第四P+扩散区域、第一绝缘层、第二绝缘层、第一寄生双极性结型晶体管以及第二寄生双极性结型晶体管。该N型阱区设置于该P型半导体基底中，并且该第一P+扩散区域以及该第二P+扩散区域设置于该N型阱区内。该肖特基二极管设置于该N型阱区内，并且用以耦接于输入信号。该第一N+扩散区域以及该第二N+扩散区域设置于该N型阱区内，并且用以分别耦接于电压源。该第三P+扩散区域以及该第四P+扩散区域设置于该P型半导体基底中，而该第一绝缘层设置于该第一N+扩散区域以及该第三P+扩散区域之间，并且该第二绝缘层设置于该第二N+扩散区域以及该第四P+扩散区域之间。该第一寄生双极性结型晶体管具有发射极、基极以及集电极，其中该第一寄生双极性结型晶体管的该发射极是由该第一P+扩散区域所构成，该第一寄生双极性结型晶体管的该基极是由该N型阱区串接至该第一N+扩散区域所构成，以及该第一寄生双极性结型晶体管的该集电极是由该P型半导体基底串接至该第三P+扩散区域所构成。该第二寄生双极性结型晶体管具有发射极、基极以及集电极，其中该第二寄生双极性结型晶体管的该发射极是由该第二P+扩散区域所构成，该第二寄生双极性结型晶体管的该基极是由该N型阱区串接至该第二N+扩散区域所构成，以及该第二寄生双极性结型晶体管的该集电极是由该P型半导体基底串接至该第四P+扩散区域所构成。其中，当该输入信号的电压电平大于该电压源的电压电平时，该肖特基二极管导通电荷来使得该第一寄生双极性结型晶体管与该第二寄生双极性结型晶体管均不导通。
依据本发明的权利要求，其另披露一种半导体装置，该半导体装置包含有：N型半导体基底、P型阱区、第一N+扩散区域、第二N+扩散区域、肖特基二极管、第一P+扩散区域、第二P+扩散区域、第三N+扩散区域、第四N+扩散区域、第一绝缘层、第二绝缘层、第一寄生双极性结型晶体管以及第二寄生双极性结型晶体管。该P型阱区设置于该N型半导体基底中，并且该第一N+扩散区域以及该第二N+扩散区域设置于该P型阱区内，该肖特基二极管设置于该P型阱区内，并且用以耦接于输入信号。该第一P+扩散区域以及该第二P+扩散区域设置于该P型阱区内，并且用以分别耦接于电压源。该第三N+扩散区域以及该第四N+扩散区域设置于该N型半导体基底中，而该第一绝缘层设置于该第一P+扩散区域以及该第三N+扩散区域之间，并且该第二绝缘层设置于该第二P+扩散区域以及该第四N+扩散区域之间。该第一寄生双极性结型晶体管具有发射极、基极以及集电极，其中该第一寄生双极性结型晶体管的该发射极是由该第一N+扩散区域所构成，该第一寄生双极性结型晶体管的该基极是由该P型阱区串接至该第一P+扩散区域所构成，以及该第一寄生双极性结型晶体管的该集电极是由该N型半导体基底串接至该第三N+扩散区域所构成。该第二寄生双极性结型晶体管具有发射极、基极以及集电极，其中该第二寄生双极性结型晶体管的该发射极是由该第二N+扩散区域所构成，该第二寄生双极性结型晶体管的该基极是由该P型阱区串接至该第二P+扩散区域所构成，以及该第二寄生双极性结型晶体管的该集电极是由该N型半导体基底串接至该第四N+扩散区域所构成。其中，当该输入信号的电压电平小于该电压源的电压电平时，该肖特基二极管导通电荷来使得该第一寄生双极性结型晶体管与该第二寄生双极性结型晶体管均不导通。
综上所述，本发明所披露的半导体装置可以避免产生闩锁现象，因此，本发明的半导体装置不容易遭到损坏，并且具有较长的使用寿命。
附图说明
图1所绘示的为传统的半导体装置的简化示意图。
图2所绘示的为图1中的电压电平VSS1、输入信号VDD1以及电压源VDD2的时序图。
图3所绘示的为依据本发明的第一实施例的半导体装置的简化示意图。
图4所绘示的为本发明的第一实施例中的电压电平VSS1、输入信号VDD1以及电压源VDD2的时序图。
图5所绘示的为依据本发明的第二实施例的半导体装置的简化示意图。
图6所绘示的为本发明的第二实施例中的电压电平VSS1、输入信号VDD1以及电压源VDD2的时序图。
附图标记说明
100：半导体装置 102：P型半导体基底
104：N型阱区 106：第一P+扩散区域
108：第一N+扩散区域 110：第二N+扩散区域
112：第二P+扩散区域 114：第三P+扩散区域
116：第一绝缘层 118：第二绝缘层
120：第一寄生双极性结型晶体管 120：第二寄生双极性结型晶体管
VDD1：输入信号 VDD2：电压源
VSS1：电压电平 200：半导体装置
202：P型半导体基底 204：N型阱区
206：第一P+扩散区域 208：第二P+扩散区域
210：肖特基二极管 212：第一N+扩散区域
214：第二N+扩散区域 216：第三P+扩散区域
218：第四p+扩散区域 220：第一绝缘层
222：第二绝缘层 224：第一寄生双极性结型晶体管
226：第二寄生双极性结型晶体管 300：半导体装置
302：N型半导体基底 304：P型阱区
306：第一N+扩散区域 308：第二N+扩散区域
310：肖特基二极管 312：第一P+扩散区域
314：第二P+扩散区域 316：第三N+扩散区域
318：第四N+扩散区域 320：第一绝缘层
322：第二绝缘层 324：第一寄生双极性结型晶体管
326：第二寄生双极性结型晶体管
具体实施方式
本说明书及权利要求中使用某些词汇来指称特定的元件，而所属领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件，本说明书及后续的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则，在通篇说明书及后续的权利要求当中所提及的“包含有”为开放式的用语，故应解释成“包含有但不限定于”，此外，“耦接”一词在此包含有任何直接及间接的电气连接手段，因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可以直接电气连接于该第二装置，或通过其它装置或连接手段间接地电气连接至该第二装置。
请参考图3，图3绘示本发明第一实施例的半导体装置200的简化示意图，其中半导体装置200属于使用逻辑工艺所制作而成的半导体装置。如图3所示，半导体装置200包含有：P型半导体基底202、N型阱区204、第一P+扩散区域206、第二P+扩散区域208、肖特基二极管210、第一N+扩散区域212、第二N+扩散区域214、第三P+扩散区域216、第四P+扩散区域218、第一绝缘层220、第二绝缘层222、第一寄生双极性结型晶体管224及第二寄生双极性结型晶体管226。N型阱区204设置于P型半导体基底202中，并且第一P+扩散区域206及第二P+扩散区域208设置于N型阱区204内。肖特基二极管210设置于第一P+扩散区域206及第二P+扩散区域208之间，并且用以耦接于输入信号VDD1。第一N+扩散区域212及第二N+扩散区域214设置于N型阱区204内，并且用以分别耦接于电压源VDD2。第三P+扩散区域216及第四P+扩散区域218设置于P型半导体基底202中，并且用以分别耦接于电压电平VSS1，而第一绝缘层220设置于第一N+扩散区域212及第三P+扩散区域216之间，并且第二绝缘层222设置于第二N+扩散区域214及第四P+扩散区域218之间。第一寄生双极性结型晶体管224具有发射极、基极及集电极，其中第一寄生双极性结型晶体管224的发射极是由第一P+扩散区域206所构成，第一寄生双极性结型晶体管224的基极是由N型阱区204串接至第一N+扩散区域212所构成，以及第一寄生双极性结型晶体管224的集电极是由P型半导体基底202串接至第三P+扩散区域216所构成。第二寄生双极性结型晶体管226具有发射极、基极及集电极，其中第二寄生双极性结型晶体管226的发射极是由第二P+扩散区域208所构成，第二寄生双极性结型晶体管226的基极是由N型阱区204串接至第二N+扩散区域214所构成，以及第二寄生双极性结型晶体管226的集电极是由P型半导体基底202串接至第四P+扩散区域218所构成。此外，请注意，上述实施例仅作为本发明的举例说明，而不是本发明的限制条件，例如，肖特基二极管210不一定要设置于第一P+扩散区域206及第二P+扩散区域208之间，肖特基二极管210也可以设置于N型阱区204中的其它位置。
请参考图4，图4绘示本发明第一实施例中的电压电平VSS1、输入信号VDD1及电压源VDD2的时序图，如图4所示，输入信号VDD1的电压电平的升高速度比电压源VDD2的电压电平的升高速度快，然而，由于本发明的半导体装置200中的肖特基二极管210的崩溃电压(例如0.4V)小于第一寄生双极性结型晶体管224及第二寄生双极性结型晶体管226的崩溃电压(例如0.7V)，因此，当输入信号VDD1的电压电平高于电压源VDD2的电压电平时，本发明的半导体装置200可以通过肖特基二极管210来导通电荷，以使得第一寄生双极性结型晶体管224及第二寄生双极性结型晶体管226均不导通。如此，本发明的半导体装置200就可以避免产生闩锁现象，因此，本发明的半导体装置200不容易遭到损坏，并且具有较长的使用寿命。此外，请注意，上述的实施例仅作为本发明的举例说明，而不是本发明的限制条件，例如，本发明的概念同样也可以用于使用其它半导体工艺(例如高压工艺)所制作而成的半导体装置中。
请参考图5，图5绘示本发明第二实施例的半导体装置300的简化示意图，其中半导体装置300是属于使用逻辑工艺所制作而成的半导体装置。如图5所示，半导体装置300包含有：N型半导体基底302、P型阱区304、第一N+扩散区域306、第二N+扩散区域308、肖特基二极管310、第一P+扩散区域312、第二P+扩散区域314、第三N+扩散区域316、第四N+扩散区域318、第一绝缘层320、第二绝缘层322、第一寄生双极性结型晶体管324及第二寄生双极性结型晶体管326。P型阱区304设置于N型半导体基底302中，并且第一N+扩散区域306及第二N+扩散区域308设置于P型阱区304内，肖特基二极管310设置于第一N+扩散区域306及第二N+扩散区域308之间，并且用以耦接于输入信号VDD1。第一P+扩散区域312及第二P+扩散区域314设置于P型阱区304内，并且用以分别耦接于电压源VDD2。第三N+扩散区域316及第四N+扩散区域318设置于N型半导体基底302中，并且用以分别耦接于电压电平VSS1，而第一绝缘层320设置于第一P+扩散区域312及第三N+扩散区域316之间，并且第二绝缘层322设置于第二P+扩散区域314及第四N+扩散区域318之间。第一寄生双极性结型晶体管324具有发射极、基极及集电极，其中第一寄生双极性结型晶体管324的发射极是由第一N+扩散区域306所构成，第一寄生双极性结型晶体管324的基极是由P型阱区304串接至第一P+扩散区域312所构成，以及第一寄生双极性结型晶体管324的集电极是由N型半导体基底302串接至第三N+扩散区域316所构成。第二寄生双极性结型晶体管326具有发射极、基极及集电极，其中第二寄生双极性结型晶体管326的发射极是由第二N+扩散区域308所构成，第二寄生双极性结型晶体管326的基极是由P型阱区304串接至第二P+扩散区域314所构成，以及第二寄生双极性结型晶体管326的集电极是由N型半导体基底302串接至第四N+扩散区域318所构成。此外，请注意，上述的实施例仅作为本发明的举例说明，而不是本发明的限制条件，例如，肖特基二极管210不一定要设置于第一N+扩散区域306及第二N+扩散区域308之间，肖特基二极管210也可以设置于P型阱区304中的其它位置。
参考图6，图6绘示本发明第二实施例的电压电平VSS1、输入信号VDD1及电压源VDD2的时序图。如图6所示，输入信号VDD1的电压电平的降低速度比电压源VDD2的电压电平的降低速度快，然而，由于本发明的半导体装置300中的肖特基二极管310的崩溃电压大于第一寄生双极性结型晶体管324及第二寄生双极性结型晶体管326的崩溃电压，因此，当输入信号VDD1的电压电平低于电压源VDD2的电压电平时，本发明的半导体装置300可以通过肖特基二极管310来导通电荷，使得第一寄生双极性结型晶体管324及第二寄生双极性结型晶体管326均不导通。如此，本发明的半导体装置300就可以避免产生闩锁现象，因此，本发明的半导体装置300不容易遭到损坏，并且具有较长的使用寿命。此外，请注意，上述实施例仅作为本发明的举例说明，而不是本发明的限制条件，例如，本发明的概念同样也可以用于使用其它半导体工艺(例如高压工艺)所制作而成的半导体装置中。
综上所述，本发明所披露的半导体装置可以避免产生闩锁现象，因此，本发明的半导体装置不容易遭到损坏，并且具有较长的使用寿命。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
Claims (8)
1.一种半导体装置，包含有：
P型半导体基底；
N型阱区，设置于该P型半导体基底中；
第一P+扩散区域以及第二P+扩散区域，设置于该N型阱区内；
肖特基二极管，设置于该N型阱区内，用以耦接于输入信号；
第一N+扩散区域以及第二N+扩散区域，设置于该N型阱区内，用以分别耦接于电压源；
第三P+扩散区域以及第四P+扩散区域，设置于该P型半导体基底中；
第一绝缘层，设置于该第一N+扩散区域以及该第三P+扩散区域之间；
第二绝缘层，设置于该第二N+扩散区域以及该第四P+扩散区域之间；
第一寄生双极性结型晶体管，其具有发射极、基极以及集电极，其中该第一寄生双极性结型晶体管的该发射极是由该第一P+扩散区域所构成，该第一寄生双极性结型晶体管的该基极是由该N型阱区串接至该第一N+扩散区域所构成，以及该第一寄生双极性结型晶体管的该集电极是由该P型半导体基底串接至该第三P+扩散区域所构成；以及
第二寄生双极性结型晶体管，其具有发射极、基极以及集电极，其中该第二寄生双极性结型晶体管的该发射极是由该第二P+扩散区域所构成，该第二寄生双极性结型晶体管的该基极是由该N型阱区串接至该第二N+扩散区域所构成，以及该第二寄生双极性结型晶体管的该集电极是由该P型半导体基底串接至该第四P+扩散区域所构成，
其中当该输入信号的电压电平大于该电压源的电压电平时，该肖特基二极管导通电荷来使得该第一寄生双极性结型晶体管与该第二寄生双极性结型晶体管均不导通。
2.如权利要求1所述的半导体装置，其中该半导体装置使用逻辑工艺所制作而成。
3.如权利要求1所述的半导体装置，其中该半导体装置使用高压工艺所制作而成。
4.如权利要求1所述的半导体装置，其中该肖特基二极管设置于该第一P+扩散区域以及该第二P+扩散区域之间。
5.一种半导体装置，包含有：
N型半导体基底；
P型阱区，设置于该N型半导体基底中；
第一N+扩散区域以及第二N+扩散区域，设置于该P型阱区内；
肖特基二极管，设置于该P型阱区内，用以耦接于输入信号；
第一P+扩散区域以及第二P+扩散区域，设置于该P型阱区内，用以分别耦接于电压源；
第三N+扩散区域以及第四N+扩散区域，设置于该N型半导体基底中；
第一绝缘层，设置于该第一P+扩散区域以及该第三N+扩散区域之间；
第二绝缘层，设置于该第二P+扩散区域以及该第四N+扩散区域之间；
第一寄生双极性结型晶体管，其具有发射极、基极以及集电极，其中该第一寄生双极性结型晶体管的该发射极是由该第一N+扩散区域所构成，该第一寄生双极性结型晶体管的该基极是由该P型阱区串接至该第一P+扩散区域所构成，以及该第一寄生双极性结型晶体管的该集电极是由该N型半导体基底串接至该第三N+扩散区域所构成；以及
第二寄生双极性结型晶体管，其具有发射极、基极以及集电极，其中该第二寄生双极性结型晶体管的该发射极是由该第二N+扩散区域所构成，该第二寄生双极性结型晶体管的该基极是由该P型阱区串接至该第二P+扩散区域所构成，以及该第二寄生双极性结型晶体管的该集电极是由该N型半导体基底串接至该第四N+扩散区域所构成，
其中当该输入信号的电压电平小于该电压源的电压电平时，该肖特基二极管导通电荷来使得该第一寄生双极性结型晶体管与该第二寄生双极性结型晶体管均不导通。
6.如权利要求5所述的半导体装置，其中该半导体装置使用逻辑工艺所制作而成。
7.如权利要求5所述的半导体装置，其中该半导体装置使用高压工艺所制作而成。
8.如权利要求5所述的半导体装置，其中该肖特基二极管设置于该第一N+扩散区域以及该第二N+扩散区域之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009101399446A CN101958320B (zh) | 2009-07-15 | 2009-07-15 | 半导体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009101399446A CN101958320B (zh) | 2009-07-15 | 2009-07-15 | 半导体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101958320A CN101958320A (zh) | 2011-01-26 |
| CN101958320B true CN101958320B (zh) | 2012-06-13 |
Family
ID=43485560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009101399446A Active CN101958320B (zh) | 2009-07-15 | 2009-07-15 | 半导体装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101958320B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102790048B (zh) * | 2011-05-17 | 2015-03-25 | 旺宏电子股份有限公司 | 内嵌肖特基二极管的双载子接面晶体管半导体结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5981322A (en) * | 1997-01-29 | 1999-11-09 | Micron Technology, Inc. | Method for preventing latch-up in cmos integrated circuit devices |
| US6445044B2 (en) * | 1993-08-13 | 2002-09-03 | Micron Technology, Inc. | Apparatus improving latchup immunity in a dual-polysilicon gate |
| CN101060122A (zh) * | 2006-04-18 | 2007-10-24 | 三洋电机株式会社 | 半导体装置 |
-
2009
- 2009-07-15 CN CN2009101399446A patent/CN101958320B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445044B2 (en) * | 1993-08-13 | 2002-09-03 | Micron Technology, Inc. | Apparatus improving latchup immunity in a dual-polysilicon gate |
| US5981322A (en) * | 1997-01-29 | 1999-11-09 | Micron Technology, Inc. | Method for preventing latch-up in cmos integrated circuit devices |
| CN101060122A (zh) * | 2006-04-18 | 2007-10-24 | 三洋电机株式会社 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101958320A (zh) | 2011-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104300962B (zh) | 半导体器件和驱动系统 | |
| CN103258814B (zh) | 一种集成电路芯片esd防护用ldmos scr器件 | |
| CN1829411B (zh) | 静电放电电路 | |
| TWI234266B (en) | Level shifter circuits for ESD protection | |
| CN103811484A (zh) | 包括半导体鳍的esd器件 | |
| CN113540070B (zh) | 静电保护电路 | |
| CN105655325A (zh) | 静电放电保护电路、结构及其制造方法 | |
| US20080024946A1 (en) | Electrostatic protective circuit and semiconductor device | |
| US11450656B2 (en) | Anti-parallel diode device | |
| TW561608B (en) | Electrostatic discharge protection apparatus for too-high or too-low input voltage reference level | |
| US11742657B2 (en) | Electrostatic discharge protection circuit | |
| CN109273532B (zh) | 应用于高压电路防静电保护的无回滞效应硅控整流器 | |
| CN115706580A (zh) | 栅极驱动器装置和栅极驱动器电路 | |
| CN101958320B (zh) | 半导体装置 | |
| JP2016119388A (ja) | 静電気保護回路及び半導体集積回路装置 | |
| CN104766858A (zh) | 静电放电保护装置 | |
| US20210043623A1 (en) | Anti-static metal oxide semiconductor field effect transistor structure | |
| US20100208399A1 (en) | Electrostatic discharge protection circuit | |
| TWI520298B (zh) | 免於閂鎖之靜電放電保護 | |
| TW202023196A (zh) | 通用序列匯流排控制電路 | |
| JP2016119389A (ja) | 静電気保護回路及び半導体集積回路装置 | |
| US20190198493A1 (en) | Device and method for electrostatic discharge (esd) protection | |
| CN204966503U (zh) | 偏置电阻器晶体管半导体器件及半导体器件 | |
| CN111403380B (zh) | 一种静电保护结构及静电保护电路 | |
| TWI482264B (zh) | 半導體裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: Taiwan Hsinchu County China jhubei City, Taiwan two yuan Street No. 1 10 floor 1 Patentee after: ILI TECHNOLOGY Corp. Address before: Taiwan Hsinchu County Tai Yuan Street Chinese jhubei City, No. 26 5 floor 1 Patentee before: Morning hair Polytron Technologies Inc. |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20170502 Address after: Taiwan Hsinchu County Tai Yuan Street Chinese jhubei City, No. 26 5 floor 1 Patentee after: Morning hair Polytron Technologies Inc. Address before: Hsinchu County, Taiwan, China Patentee before: ILI TECHNOLOGY Corp. |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20210207 Address after: Grand Cayman Islands Patentee after: Yili Technology (Cayman) Co.,Ltd. Address before: 1, 10th floor, No.1, Taiyuan 2nd Street, Zhubei City, Xinzhu County, Taiwan, China Patentee before: ILI TECHNOLOGY Corp. |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20220421 Address after: Hsinchu County, Taiwan, China Patentee after: ILI TECHNOLOGY Corp. Address before: Grand Cayman, Cayman Islands Patentee before: Yili Technology (Cayman) Co.,Ltd. |