CN101958292B - 印刷电路板、封装件及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 238000005538 encapsulation Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 title claims description 42
- 239000000758 substrate Substances 0.000 claims abstract description 106
- 238000005516 engineering process Methods 0.000 claims description 32
- 238000004806 packaging method and process Methods 0.000 claims description 31
- 229910000679 solder Inorganic materials 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 10
- 238000004080 punching Methods 0.000 claims description 4
- 238000007789 sealing Methods 0.000 claims 1
- HHXNVASVVVNNDG-UHFFFAOYSA-N 1,2,3,4,5-pentachloro-6-(2,3,6-trichlorophenyl)benzene Chemical compound ClC1=CC=C(Cl)C(C=2C(=C(Cl)C(Cl)=C(Cl)C=2Cl)Cl)=C1Cl HHXNVASVVVNNDG-UHFFFAOYSA-N 0.000 description 17
- 238000009713 electroplating Methods 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000010949 copper Substances 0.000 description 7
- 239000010931 gold Substances 0.000 description 7
- JPOPEORRMSDUIP-UHFFFAOYSA-N 1,2,4,5-tetrachloro-3-(2,3,5,6-tetrachlorophenyl)benzene Chemical compound ClC1=CC(Cl)=C(Cl)C(C=2C(=C(Cl)C=C(Cl)C=2Cl)Cl)=C1Cl JPOPEORRMSDUIP-UHFFFAOYSA-N 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- LJQOBQLZTUSEJA-UHFFFAOYSA-N 1,2,3,5-tetrachloro-4-(2,3,5,6-tetrachlorophenyl)benzene Chemical compound ClC1=C(Cl)C(Cl)=CC(Cl)=C1C1=C(Cl)C(Cl)=CC(Cl)=C1Cl LJQOBQLZTUSEJA-UHFFFAOYSA-N 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- RKUAZJIXKHPFRK-UHFFFAOYSA-N 1,3,5-trichloro-2-(2,4-dichlorophenyl)benzene Chemical compound ClC1=CC(Cl)=CC=C1C1=C(Cl)C=C(Cl)C=C1Cl RKUAZJIXKHPFRK-UHFFFAOYSA-N 0.000 description 2
- 229920001342 Bakelite® Polymers 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000004637 bakelite Substances 0.000 description 2
- 239000011469 building brick Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 239000011135 tin Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48095—Kinked
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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Abstract
本发明涉及一种印刷电路板、一种封装件及其制造方法。所述印刷电路板包括:至少一个绝缘基板,所述至少一个绝缘基板包括形成为穿过所述至少一个绝缘基板的连接孔;布线层,形成在所述至少一个绝缘基板的表面上,并具有经所述连接孔暴露的暴露表面;焊盘形成在所述布线层上;引线,将形成在所述暴露表面上的焊盘电连接到其它的焊盘。
Description
技术领域
本发明涉及一种印刷电路板、一种包括所述印刷电路板的封装件及其制造方法。
背景技术
印刷电路板(PCB)作为电子元件的载体广泛用于各种电子设备中。例如,在具有芯片(例如,半导体芯片)的封装件中,芯片固定在PCB上,并电连接到PCB上的布线层。通常,在PCB中形成有连接孔,通过电镀工艺在连接孔的内表面形成导电层,从而实现PCB的绝缘基板的不同表面上的布线层之间的电连接。
图1A至图1H是示出根据现有技术的制造PCB 100的方法的剖视图。
如图1A所示,首先准备绝缘基板(基材)110。然后,可以在绝缘基板110的表面上形成金属层120’,如图1B所示。可以在绝缘基板110的两个表面上形成金属层120’。可以通过印刷(print)工艺利用铜(Cu)来形成金属层120’。
如图1C所示,可以在金属层120’上形成干膜(dry film)123。通过对干膜123进行曝光、显影,从而将干膜123图案化。然后,对如图1C所示的结构进行蚀刻并去除干膜123,从而形成布线层120,如图1D所示。如图1E所示,可以在布线层120上形成绝缘层125以覆盖布线层120。因此,可以在绝缘层125上形成额外的金属层120’,如图1F所示。
然后,可以形成连接孔130,如图1G所示。一般,将连接孔130形成为穿过所得结构。然后,为了电连接各个布线层120和/或金属层120’,可以通过电镀工艺在连接孔130的内表面上形成金属层140。例如,可以通过电镀工艺利用铜来形成金属层140,如图1G所示。如图1H所示,在形成了连接孔130和金属层140之后,可以通过上面描述的工艺将金属层120’图案化,从而形成布线层,可以在所得结构上涂覆阻焊层160,并通过曝光、显影工艺将阻焊层160图案化,并在布线层120的经阻焊层160暴露的表面上通过电镀工艺形成焊盘150。
通过执行参照图1A至图1H描述的工艺,可以形成具有电镀的连接孔的PCB 100,如图1H所示。在如上参照图1A至图1H描述的传统的制造PCB的方法中,对连接孔130执行电镀工艺,以电连接各个布线层120。然而,这样的电镀工艺会增加PCB的制造成本。同时,电镀的连接孔会产生寄生电容,使得采用这样的PCB的电子设备(例如,包括这样的PCB的芯片封装件)的电学性能劣化。
发明内容
本发明的多个方面提供了一种印刷电路板(PCB)、一种包括所述PCB的封装件及其制造方法,在所述PCB中,不是采用电镀工艺而是采用引线来电连接布线层,从而降低了PCB的制造成本,并防止了由电镀的连接孔产生的寄生电容,因此改善了采用所述PCB的电子设备的电学性能。
本发明的一方面提供一种封装件,所述封装件包括:印刷电路板,包括至少一个绝缘基板、布线层、焊盘,所述至少一个绝缘基板包括形成为穿过所述至少一个绝缘基板的连接孔,所述布线层形成在所述至少一个绝缘基板的表面上,并具有经所述连接孔暴露的暴露表面,所述焊盘形成在所述布线层上;芯片,设置在所述至少一个绝缘基板上,所述芯片具有输入输出端;引线,将形成在所述暴露表面上的焊盘电连接到其它的焊盘或者所述输入输出端;包封层,包封所述芯片和所述引线。
本发明的另一方面提供一种制造封装件的方法,所述方法包括如下步骤:准备绝缘基板;在所述绝缘基板中形成穿过所述绝缘基板的连接孔;在所述绝缘基板的表面上形成布线层,所述布线层形成为具有经所述连接孔暴露的暴露表面;在所述布线层上形成焊盘;在所述绝缘基板上设置芯片,所述芯片具有输入输出端;利用引线将形成在所述暴露表面上的焊盘电连接到其它的焊盘或者所述输入输出端;利用包封材料包封所述芯片和所述引线。
本发明的另一方面提供一种印刷电路板,所述印刷电路板包括:至少一个绝缘基板,所述至少一个绝缘基板包括形成为穿过所述至少一个绝缘基板的连接孔;布线层,形成在所述至少一个绝缘基板的表面上,并具有经所述连接孔暴露的暴露表面;焊盘,形成在所述布线层上;引线,将形成在所述暴露表面上的焊盘电连接到其它的焊盘。
本发明的另一方面提供一种制造印刷电路板的方法,所述方法包括如下步骤:准备绝缘基板;在所述绝缘基板中形成穿过所述绝缘基板的连接孔;在所述绝缘基板的表面上形成布线层,所述布线层形成为具有经所述连接孔暴露的暴露表面;在所述布线层上形成焊盘;利用引线将形成在所述暴露表面上的焊盘电连接到其它的焊盘。
附图说明
通过下面结合附图详细描述本发明的实施例,本发明的上述和/或其他方面、特征以及优点将变得更清楚并更易于理解,附图中:
图1A至图1H是示出根据现有技术的制造印刷电路板(PCB)的方法的剖视图;
图2是示出根据本发明实施例的PCB的剖视图;
图3A和图3B是示出根据本发明其它实施例的PCB的剖视图;
图4A至图4F是示出根据本发明实施例的制造PCB的方法的剖视图;
图5是示出根据本发明实施例的封装件的剖视图;
图6A和图6B是示出根据本发明其它实施例的封装件的剖视图;
图7A和图7B是示出根据本发明实施例的制造封装件的方法的剖视图。
具体实施方式
下文中,将参照附图来详细描述本发明的实施例。然而,本发明可以以许多不同的形式来实施,且不应该限于这里阐述的实施例。相反,提供这些实施例使得本公开将是彻底并完整的,并将使本发明的范围充分地传达给本领域技术人员。为了清楚起见,在附图中夸大了层和区域的尺寸和相对尺寸。在附图中,相同的标号始终表示相同的元件。
现在,将参照图2至图4F来详细描述根据本发明实施例的印刷电路板(PCB)及其制造方法。
图2是示出根据本发明实施例的PCB的剖视图。
如图2所示,根据本发明实施例的PCB 200可以包括绝缘基板210、布线层220、连接孔230、引线240、焊盘250。PCB 200可以用于制造封装件,例如,可以将芯片固定在PCB 200上,然后通过引线连接工艺和包封工艺来制造包括PCB 200的封装件。
绝缘基板210可以具有平板形状。绝缘基板210可以由例如塑料、电木等电、热绝缘性优良且不易变形的材料制成。
布线层220可以形成在绝缘基板210的表面上。例如,布线层220可以形成在绝缘基板210的相对的两个表面上,从而有利于电路设计并增加可以安装的电子组件的数量。布线层220的材料可以包括铜、锡、银、金等导电材料和/或它们的合金。布线层220可以通过蚀刻工艺来图案化,从而实现各种电路连接。虽然没有示出,但是绝缘层可以形成在布线层220上以覆盖布线层220,并且额外的布线层和/或额外的绝缘层可以在所述绝缘层上交替层叠,其中,绝缘层使得各个布线层之间彼此电绝缘。因此,增加了布线层的面积,有利于电路设计。
连接孔230可以形成为穿过绝缘基板210。连接孔230可以通过冲孔设备或钻孔设备形成。连接孔230可以具有任意形状的截面,例如,圆形、矩形、三角形、多边形等。优选地,连接孔230可以具有直径大于等于0.2mm的圆形的截面,从而允许在制造PCB 200的过程中将引线连接器探入到连接孔230中。连接孔230可以暴露布线层220的表面,下文中,将布线层220的经连接孔230暴露的表面称为暴露表面221。
焊盘250可以形成在布线层220的表面的一部分上。例如,焊盘250可以形成在暴露表面221上。焊盘250可以利用镍/金(Ni/Au)通过电镀工艺形成。
引线240的材料可以包括金、银、铜等导电材料和/或它们的合金。引线240可以电连接焊盘250。引线240的一端可以连接到焊盘250上预先形成的焊球,引线240的另一端可以连接到另一焊盘250上预先形成的焊球。例如,引线240的一端可以通过将引线连接器(未示出)探入到连接孔230中从而连接到暴露表面221上的焊盘250。
图3A和图3B是示出根据本发明其它实施例的PCB的剖视图。
如图3A所示,除了阻焊层260外,根据本发明另一实施例的PCB 201可以与图2示出的PCB 200相同。阻焊层260可以覆盖PCB 201的表面,以保护布线层220并防止短路。阻焊层260可以暴露布线层220的表面的一部分,焊盘250可以形成在布线层220的所述部分上。
根据本发明的PCB可以为多层PCB。例如,图3B示出了根据本发明实施例的通过层叠具有布线层220和连接孔230的多个绝缘基板210而得到的多层PCB 202。如图3B所示,在多层PCB 202的情况下,连接孔230可以为穿过所有绝缘基板210的过孔231和/或穿过一部分绝缘基板210的盲孔232。过孔231可以暴露的形成在多个绝缘基板210的外表面上的布线层220。盲孔232可以暴露形成在多个绝缘基板210之间的布线层220。可选择地,多层PCB 202也可以包括阻焊层260。
图4A至图4F是示出根据本发明实施例的制造PCB的方法的剖视图。下面,将参照图4A至图4F来详细描述根据本发明实施例的制造PCB的方法。
如图4A所示,准备绝缘基板210。可以由例如塑料、电木等电、热绝缘性优良且不易变形的材料来制造平板形状的绝缘基板210。
然后,在绝缘基板210中形成连接孔230,如图4B所示。可以通过冲孔设备或钻孔设备来形成穿过绝缘基板210的连接孔230。可以将连接孔230形成为具有任意形状的截面,例如,圆形、矩形、三角形、多边形等。优选地,可以将连接孔230形成为具有直径大于等于0.2mm的圆形的截面,从而允许在后面的工艺中将引线连接器探入到连接孔230中。
如图4C所示,在形成有连接孔230的绝缘基板210上形成布线层220。例如,可以在绝缘基板210的两个表面上形成布线层220。从而有利于电路设计并增加可以安装的电子组件的数量。可以利用铜、锡、银、金等导电材料和/或它们的合金来形成布线层220。可以通过蚀刻工艺等来将布线层220图案化,从而实现各种电路连接。可以将布线层形成为使得连接孔230可以暴露布线层220的暴露表面221。
虽然没有示出,但是可以在布线层220上形成绝缘层以覆盖布线层220,并且可以在所述绝缘层上交替层叠额外的布线层和/或额外的绝缘层,其中,绝缘层使得各个布线层之间彼此电绝缘。因此,增加了布线层的面积,有利于电路设计。
然后,可以在布线层220的表面的一部分上形成焊盘250,如图4D所示。例如,可以在暴露表面221上形成焊盘250。可以利用Ni/Au通过电镀工艺形成焊盘250。
如图4E所示,可以利用引线240电连接焊盘250,从而形成如图2所示的PCB 200。可以由金、银、铜等导电材料和/或它们的合金形成引线240。可以这样连接引线240,即,可以预先在焊盘250上形成焊球,然后可以将引线240的一端连接到一个焊盘250上的焊球,并将引线240的另一端连接到另一焊盘250上的焊球。例如,可以将引线连接器(未示出)探入到连接孔230中,以将引线240的一端连接到布线220的暴露表面221上的焊盘250。由于连接孔230的截面优选地可以为直径大于等于0.2mm的圆形,所以利用引线连接器将引线240的一端连接到暴露表面221上的焊盘250是容易的。
因此,可以通过上述引线连接工艺来制造具有预定电路连接的PCB 200。
可选择地,如图4F所示,在形成焊盘250之前,可以在如图4C所示的结构的表面上形成阻焊层260,以保护布线层220并防止短路。阻焊层260可以暴露布线层220的表面的一部分,从而在之后的步骤中可以在所述部分上形成焊盘250。因此,可以制造如图3A所示的PCB 201。
根据本发明的另一实施例,可以层叠如图4C所示的具有布线层220和连接孔230的多个绝缘基板210。在这种情况下,可以将连接孔230形成为穿过所有绝缘基板210的过孔231和/或穿过一部分绝缘基板210的盲孔232。过孔231可以暴露的形成在多个绝缘基板210的外表面上的布线层220。盲孔232可以暴露形成在多个绝缘基板210之间的布线层220。因此,可以形成如图3B所示的具有多个绝缘基板210、多个布线层220、多个连接孔230的多层PCB 202。根据本发明另一实施例,过孔231可以在层叠如图4C所示的结构的步骤之后形成,从而节约制造成本、提高产品良率。另外,将经过孔231暴露的布线层220可以在形成过孔231之后形成。
现在,将参照图5至图7B来详细描述根据本发明实施例的封装件及其制造方法。为了避免冗余,在下文中省略了与参照图2至图4F描述的组件和步骤相同的组件和步骤的详细描述。
图5是示出根据本发明实施例的封装件的剖视图。
如图5所示,根据本发明实施例的封装件500可以包括PCB 200、芯片570、包封层580。PCB 200可以为如图2所示的PCB 200,PCB 200可以包括绝缘基板210、布线层220、连接孔230、引线240、焊盘250。
芯片570可以为包括输入输出端571的半导体芯片。芯片570可以通过粘结层固定在PCB 200上。例如,芯片570可以固定在绝缘基板210上。图5中示出了一个芯片570。然而,本发明不限于此,多个芯片570可以固定在PCB 200上。
芯片570的输入输出端571可以通过引线240电连接到焊盘250。具体地讲,引线240的一端可以连接到焊盘250上预先形成的焊球,引线240的另一端可以连接到芯片570的输入输出端571。例如,引线240的一端可以通过将引线连接器(未示出)探入到连接孔230中从而连接到暴露表面221上的焊盘250。
包封层580可以包封芯片570和引线240,从而防止芯片570和引线240暴露到外部。包封层580可以由例如环氧树脂等包封材料形成。
图6A和图6B是示出根据本发明其它实施例的封装件的剖视图。
如图6A所示,根据本发明另一实施例的封装件501可以包括图3A所示的PCB 201。在这种情况下,芯片570可以固定在阻焊层260上。可选择地,用于与其它元件电连接的焊球590可以形成在焊盘250上。
如图6B所示,根据本发明另一实施例的封装件502可以包括图3B所示的多层PCB 202。另外,用于与其它元件电连接的焊球590可以形成在焊盘250上。
图7A和图7B是示出根据本发明实施例的制造封装件的方法的剖视图。下面,将参照图7A和图7B来详细描述根据本发明实施例的制造封装件的方法。
首先,可以执行上面参照图4A至图4F描述的工艺来制造PCB 200。然后,可以利用粘结层将芯片570固定在PCB 200上(例如,将芯片570固定在绝缘基板210上),从而形成如图7A所示的结构。然后可以利用引线240电连接焊盘250以及芯片570的输入输出端571。
可以这样连接引线240,即,可以预先在焊盘250上形成焊球,然后可以将引线240的一端连接到一个焊盘250上的焊球,并将引线240的另一端连接到芯片570的输入输出端571。例如,可以将引线连接器(未示出)探入到连接孔230中,以将引线240的一端连接到布线层220的暴露表面221上的焊盘250。由于连接孔230的截面优选地可以为直径大于等于0.2mm的圆形,所以利用引线连接器将引线240的一端连接到暴露表面221上的焊盘250是容易的。
然后,可以在所得结构上利用包封材料形成包封层,以包封芯片570和引线240。从而完成如图5所示的封装件500。
在上面描述制造封装件500的方法中,在制造PCB 200的过程中执行了第一引线连接工艺(即,参照图4E描述的利用引线240电连接焊盘250的工艺),然后在利用PCB 200制造封装件500的过程中执行第二引线连接工艺(即,参照图7A描述利用引线240将焊盘250和芯片的输入输出端571电连接的工艺)。
根据本发明的另一实施例,可以以不同的顺序来执行上述工艺。例如,首先,可以制造如图4D所示的结构。然后,可以利用粘结层将芯片570固定在如图4D所示的结构上(例如,将芯片570固定在绝缘基板210上),从而得到如图7B所示的结构。然后,可以同时执行利用引线电连接焊盘的工艺(第一引线连接工艺)以及利用引线将焊盘和芯片的输入输出端571电连接的工艺(第二引线连接工艺)。即,在制造PCB的过程中不执行引线连接工艺,而是在制造封装件500的过程中仅执行一次引线连接工艺。因此,可以降低制造成本,增加产品良率,提高产量。
然后,可以在所得结构上利用包封材料形成包封层,以包封芯片570和引线240。从而完成如图5所示的封装件500。
上面详细描述了制造如图5所示的包括PCB 200的封装件500的方法。但是对本领域技术人员来说,通过对上述方法进行修改,可以制造如图6A和6B所示的包括PCB201和PCB202的封装件501和封装件502的方法。例如,可以在形成焊盘之前形成阻焊层,并在后面的工艺中将芯片固定在阻焊层上。然后,可以在焊盘上形成用于与其它元件电连接的焊球,从而制造出如图6A所示的包括PCB 201的封装件501。或者,可以层叠具有布线层和连接孔的多个绝缘基板。在这种情况下,可以将连接孔形成为穿过所有绝缘基板的过孔和/或穿过一部分绝缘基板的盲孔,从而制造出如图6B所示的包括多层PCB 202的封装件502。
在根据本发明的PCB和包括所述PCB的封装件中,不是采用电镀工艺而是采用引线来电连接布线层,从而降低了PCB的制造成本,并防止了由电镀的连接孔产生的寄生电容,因此改善了采用所述PCB的电子设备的电学性能。
虽然已经描述了本发明的示例性实施例,但是应该理解的是,本发明不限于这些示例性实施例,且在如权利要求所保护的本发明的精神和范围内,本领域普通技术人员可以进行各种改变和修改。
Claims (18)
1.一种封装件,所述封装件包括:
印刷电路板,包括至少一个绝缘基板、布线层、焊盘,所述至少一个绝缘基板包括形成为穿过所述至少一个绝缘基板的连接孔,所述布线层形成在所述至少一个绝缘基板的表面上,并具有经所述连接孔暴露的暴露表面,所述焊盘形成在所述布线层上;
芯片,设置在所述至少一个绝缘基板上,所述芯片具有输入输出端;
多条引线,包括连接在所述暴露表面上的焊盘与芯片的输入输出端之间的引线和连接在所述暴露表面上的焊盘与其它的焊盘之间的引线,从而通过引线将形成在所述暴露表面上的焊盘电连接到其它的焊盘或者所述输入输出端;
包封层,包封所述芯片和所述引线。
2.如权利要求1所述的封装件,其中,所述连接孔具有直径大于等于0.2mm的圆形的截面。
3.如权利要求1所述的封装件,所述封装件还包括:
阻焊层,形成在所述印刷电路板的表面上,并暴露所述焊盘,
其中,所述芯片设置在所述阻焊层上。
4.如权利要求1所述的封装件,所述封装件还包括:
焊球,形成在所述焊盘上。
5.如权利要求1所述的封装件,其中,所述至少一个绝缘基板为层叠的形成有布线层和连接孔的多个绝缘基板,所述连接孔包括为穿过所述多个绝缘基板中的所有绝缘基板的过孔和穿过所述多个绝缘基板中的一部分绝缘基板的盲孔,所述过孔暴露形成在所述多个绝缘基板的外表面上的布线层,所述盲孔暴露形成在所述多个绝缘基板之间的布线层。
6.一种制造封装件的方法,所述方法包括如下步骤:
准备绝缘基板;
在所述绝缘基板中形成穿过所述绝缘基板的连接孔;
在所述绝缘基板的表面上形成布线层,所述布线层形成为具有经所述连接孔暴露的暴露表面;
在所述布线层上形成焊盘;
在所述绝缘基板上设置芯片,所述芯片具有输入输出端;
利用引线连接所述暴露表面上的焊盘与芯片的输入输出端,以及利用引线连接所述暴露表面上的焊盘与其它的焊盘,以将形成在所述暴露表面上的焊盘电连接到其它的焊盘或者所述输入输出端;
利用包封材料包封所述芯片和所述引线。
7.如权利要求6所述的方法,其中,形成所述连接孔的步骤包括:
通过冲孔工艺或钻孔工艺将所述连接孔形成为具有直径大于等于0.2mm的圆形的截面。
8.如权利要求6所述的方法,所述方法还包括:
在形成所述布线层的步骤之后,在具有所述布线层的所述绝缘基板上形成阻焊层,以暴露所述布线层的将要形成有所述焊盘的一部分,
其中,在所述阻焊层上设置所述芯片。
9.如权利要求6所述的方法,所述方法还包括:
在包封所述芯片和所述引线的步骤之后,在所述焊盘上形成焊球。
10.如权利要求6所述的方法,所述方法还包括:
在形成所述布线层的步骤之后,层叠形成有布线层和连接孔的多个绝缘基板,从而将所述连接孔形成为穿过所述多个绝缘基板中的所有绝缘基板的过孔和穿过所述多个绝缘基板中的一部分绝缘基板的盲孔,所述过孔暴露形成在所述多个绝缘基板的外表面上的布线层,所述盲孔暴露形成在所述多个绝缘基板之间的布线层。
11.一种印刷电路板,所述印刷电路板包括:
至少一个绝缘基板,所述至少一个绝缘基板包括形成为穿过所述至少一个绝缘基板的连接孔;
布线层,形成在所述至少一个绝缘基板的表面上,并具有经所述连接孔暴露的暴露表面;
焊盘,形成在所述布线层上;
引线,连接在所述暴露表面上的焊盘与其它的焊盘之间,以将形成在所述暴露表面上的焊盘电连接到其它的焊盘。
12.如权利要求11所述的印刷电路板,其中,所述连接孔具有直径大于等于0.2mm的圆形的截面。
13.如权利要求11所述的印刷电路板,所述印刷电路板还包括:
阻焊层,形成在所述印刷电路板的表面上,并暴露所述焊盘,
其中,芯片将被设置在所述阻焊层上。
14.如权利要求11所述的印刷电路板,其中,所述至少一个绝缘基板为层叠的形成有布线层和连接孔的多个绝缘基板,所述连接孔包括穿过所述多个绝缘基板中的所有绝缘基板的过孔和穿过所述多个绝缘基板中的一部分绝缘基板的盲孔,所述过孔暴露形成在所述多个绝缘基板的外表面上的布线层,所述盲孔暴露形成在所述多个绝缘基板之间的布线层。
15.一种制造印刷电路板的方法,所述方法包括如下步骤:
准备绝缘基板;
在所述绝缘基板中形成穿过所述绝缘基板的连接孔;
在所述绝缘基板的表面上形成布线层,所述布线层形成为具有经所述连接孔暴露的暴露表面;
在所述布线层上形成焊盘;
利用引线连接所述暴露表面上的焊盘与其它的焊盘,以将形成在所述暴露表面上的焊盘电连接到其它的焊盘。
16.如权利要求15所述的方法,其中,形成所述连接孔的步骤包括:
通过冲孔工艺或钻孔工艺将所述连接孔形成为具有直径大于等于0.2mm的圆形的截面。
17.如权利要求15所述的方法,所述方法还包括:
在形成所述布线层的步骤之后,在具有所述布线层的所述绝缘基板上形成阻焊层,以暴露所述布线层的将要形成所述焊盘的一部分,
其中,将在所述阻焊层上设置芯片。
18.如权利要求15所述的方法,所述方法还包括:
在形成所述布线层的步骤之后,层叠形成有布线层和连接孔的多个绝缘基板,从而将所述连接孔形成为穿过所述多个绝缘基板中的所有绝缘基板的过孔和穿过所述多个绝缘基板中的一部分绝缘基板的盲孔,所述过孔暴露形成在所述多个绝缘基板的外表面上的布线层,所述盲孔暴露形成在所述多个绝缘基板之间的布线层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2009101517796A CN101958292B (zh) | 2009-07-15 | 2009-07-15 | 印刷电路板、封装件及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2009101517796A CN101958292B (zh) | 2009-07-15 | 2009-07-15 | 印刷电路板、封装件及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101958292A CN101958292A (zh) | 2011-01-26 |
CN101958292B true CN101958292B (zh) | 2012-11-21 |
Family
ID=43485544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2009101517796A Expired - Fee Related CN101958292B (zh) | 2009-07-15 | 2009-07-15 | 印刷电路板、封装件及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101958292B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160090705A (ko) * | 2015-01-22 | 2016-08-01 | 에스케이하이닉스 주식회사 | 패키지 기판 및 이를 이용한 반도체 패키지 |
CN110798985A (zh) * | 2019-12-03 | 2020-02-14 | 深圳市环基实业有限公司 | 一种用高稳定性载具制造精细化薄膜线路板的方法 |
US11282811B2 (en) * | 2020-05-13 | 2022-03-22 | Micron Technology, Inc. | Integrated circuit wire bonded to a multi-layer substrate having an open area that exposes wire bond pads at a surface of the inner layer |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1797758A (zh) * | 2004-12-30 | 2006-07-05 | 三星电机株式会社 | 具有半-刻蚀键合焊盘和切割电镀线的bga封装及其制造方法 |
-
2009
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Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1797758A (zh) * | 2004-12-30 | 2006-07-05 | 三星电机株式会社 | 具有半-刻蚀键合焊盘和切割电镀线的bga封装及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN101958292A (zh) | 2011-01-26 |
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
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