CN101930713A - 显示装置的存储器架构及其读取方法 - Google Patents

Abstract

本发明是一种显示装置的存储器架构及其读取方法，该显示装置的存储器架构包括一显示数据存储器区块以及一处理器。显示数据存储器区块具有N个子存储器及N个仲裁器，N个仲裁器分别耦接至的N个子存储器，N为大于1的正整数。处理器用以分别连续输出对应的N个控制信号及N个地址信号至N个仲裁器。其中，于接收到对应的控制信号后，N个仲裁器分别输出对应的地址信号至对应的子存储器，使得N个子存储器分别依据N个地址信号同时存取数据。

Description

显示装置的存储器架构及其读取方法

技术领域

本发明有关一种显示装置的存储器架构及其读取方法，且特别是有关于一种可以高速读取的显示装置的存储器架构及其读取方法。

背景技术

请参照图1及图2，图1绘示传统显示装置的方块图，图2绘示传统显示装置的信号的时序图。如图1所示，显示装置100包括处理器120、显示数据存储器140以及源极驱动单元160。显示数据存储器140包括仲裁器142以及存储器144。若欲对存储器144进行数据存取，处理器120输出写/读信号CPU_write/read及对应的地址信号CPU_add至仲裁器142。仲裁器142依据写/读信号arb_write/read及地址信号CPU_add_arb控制存储器144写入或读取像素数据。

若欲显示画面于显示装置100，处理器120输出显示读取信号LCD_read及对应的显示地址信号LCD_add至仲裁器142。仲裁器142依据显示读取信号LCD_read_arb及显示地址信号LCD_add_arb控制存储器144读取显示数据。存储器144依据写/读致能信号write/read_en、显示读取致能信号LCD_read_en及致能地址信号add_en进行像素数据的存取或是读取显示数据并输出至处理器120。处理器120将显示数据输出至源极驱动单元160，以显示画面于显示装置100。

由图1及图2可以得知，显示数据存储器140是以单笔像素(pixel)为单位来进行数据的存取。然而，在高速写入的状态下，处理器120若欲从存储器144读取显示数据，则可能因为读取时间的关系而限制了数据写入的速度。此外，随着显示器100的尺寸越来越大，显示数据存储器140的容量要求亦越来越高，使得数据走线的长度增加，导致在读取显示数据时因为高走线负载的关系而消耗更高的功率。

发明内容

本发明的目的是提供一种显示装置的存储器架构及其读取方法，利用多个仲裁器的架构而使得存储器的数据可以高速读取。

根据本发明的第一方面，提出一种显示装置的存储器架构，包括一显示数据存储器区块以及一处理器。显示数据存储器区块具有N个子存储器及N个仲裁器，N个仲裁器分别耦接至N个子存储器，N为大于1的正整数。处理器用以分别连续输出对应的N个控制信号及N个地址信号至N个仲裁器。其中，于接收到对应的控制信号后，N个仲裁器分别输出对应的地址信号至对应的子存储器，使得N个子存储器分别依据N个地址信号同时存取数据。

根据本发明的第二方面，提出一种显示装置的存储器架构读取方法。存储器架构包括一显示数据存储器区块及一处理器，显示数据存储器区块具有N个子存储器及N个仲裁器，N为大于1的正整数。读取方法包括下列步骤。处理器分别连续输出对应的N个控制信号及N个地址信号至N个仲裁器。于接收到对应的控制信号后，N个仲裁器分别输出对应的地址信号至对应的子存储器，使得N个子存储器分别依据N个地址信号同时存取数据。

附图说明

为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合附图作详细说明如下，其中：

图1绘示传统显示装置的方块图。

图2绘示传统显示装置的信号的时序图。

图3绘示依照本发明较佳实施例的显示装置的方块图。

图4绘示依照本发明较佳实施例的处理器的信号的时序图。

图5A及图5B绘示依照本发明较佳实施例的仲裁器的信号的时序图。

图6绘示依照本发明较佳实施例的子存储器的信号的时序图。

具体实施方式

本发明提出一种显示装置的存储器架构及其读取方法，利用多个仲裁器的架构，并配合多笔像素读取的方法，而使得存储器的数据可以高速读取且减少整体系统的功率消耗。

请参照图3，其绘示依照本发明较佳实施例的显示装置的方块图。显示装置300包括一处理器320、一显示数据存储器区块340以及一源极驱动单元360。显示数据存储器区块340具有N个子存储器(sub-memory)及N个仲裁器(arbiter)，N个仲裁器分别耦接至N个子存储器，N为大于1的正整数。处理器320分别连续输出对应的N个控制信号及N个地址信号至N个仲裁器。其中，于接收到对应的控制信号后，N个仲裁器分别输出对应的地址信号至对应的子存储器，使得N个子存储器分别依据N个地址信号同时存取数据。于图3中兹举N等于3为例做说明，亦即显示数据存储器区块340具有3个子存储器344_1～344_3及3个仲裁器342_1～342_3，然不限于此。

请参照图4～图6，图4绘示依照本发明较佳实施例的处理器的信号的时序图，图5A及图5B绘示依照本发明较佳实施例的仲裁器的信号的时序图，图6绘示依照本发明较佳实施例的子存储器的信号的时序图。处理器320包括一写入/读取控制单元322以及一显示控制单元324。若欲对显示数据存储器区块340写入像素数据，处理器320输出的控制信号及地址信号分别为数据写入信号及写入地址信号。写入/读取控制单元322分别连续输出3个数据写入信号CPU_write_1～CPU_write_3及对应的3个写入地址信号CPU_add_1～CPU_add_3至仲裁器342_1～342_3。

于本实施例中，兹以每一个子存储器被分为2个存储器区段，以分别储存对应于奇数地址及偶数地址的数据为例做说明，然并不限于此。举例来说，仲裁器342_1依据所接收的写入地址信号CPU_add_1，将写入地址信号CPU_add_1及对应的数据写入信号CPU_write_1分为对应于奇数地址的子写入地址信号CPU_add_arb_odd_1及子数据写入信号write_arb_odd_1，及对应于偶数地址的子写入地址信号CPU_add_arb_even_1及子数据写入信号write_arb_even_1。仲裁器342_1将子写入地址信号CPU_add_arb_odd_1及子数据写入信号write_arb_odd_1输出至对应奇数地址的存储器区段344_10，并将子写入地址信号CPU_add_arb_even_1及子数据写入信号write_arb_even_1输出至对应偶数地址的存储器区段344_12。

同理，仲裁器342_2将子写入地址信号CPU_add_arb_odd_2及子数据写入信号write_arb_odd_2输出至对应奇数地址的存储器区段344_20，并将子写入地址信号CPU_add_arb_even_2及子数据写入信号write_arb_even_2输出至对应偶数地址的存储器区段344_22。仲裁器342_3将子写入地址信号CPU_add_arb_odd_3及子数据写入信号write_arb_odd_3输出至对应奇数地址的存储器区段344_30，并将子写入地址信号CPU_add_arb_even_3及子数据写入信号write_arb_even_3输出至对应偶数地址的存储器区段344_32。

而若欲对显示数据存储器区块340读取像素数据，处理器320输出的控制信号及地址信号分别为数据读取信号及读取地址信号。写入/读取控制单元322分别连续输出3个数据读取信号CPU_read_1～CPU_read_3及对应的3个读取地址信号CPU_add_1～CPU_add_3至仲裁器342_1～342_3。仲裁器342_1依据所接收的读取地址信号CPU_add_1，将读取地址信号CPU_add_1及对应的数据读取信号CPU_read_1分为对应于奇数地址的子读取地址信号CPU_add_arb_odd_1及子数据读取信号read_arb_odd_1，及对应于偶数地址的子读取地址信号CPU_add_arb_even_1及子数据读取信号read_arb_even_1。

仲裁器342_1将子读取地址信号CPU_add_arb_odd_1及子数据读取信号read_arb_odd_1输出至对应奇数地址的存储器区段344_10，并将子读取地址信号CPU_add_arb_even_1及子数据读取信号read_arb_even_1输出至对应偶数地址的存储器区段344_12。同理，仲裁器342_2将子读取地址信号CPU_add_arb_odd_2及子数据读取信号read_arb_odd_2输出至对应奇数地址的存储器区段344_20，并将子读取地址信号CPU_add_arb_even_2及子数据读取信号read_arb_even_2输出至对应偶数地址的存储器区段344_22。仲裁器342_3将子读取地址信号CPU_add_arb_odd_3及子数据读取信号read_arb_odd_3输出至对应奇数地址的存储器区段344_30，并将子读取地址信号CPU_add_arb_even_3及子数据读取信号read_arb_even_3输出至对应偶数地址的存储器区段344_32。

若欲显示画面于显示装置300，处理器320输出的控制信号及地址信号分别为显示读取信号及显示地址信号。显示控制单元324分别连续输出3个显示读取信号LCD_read_1～LCD_read_3及对应的3个显示地址信号LCD_add_1～LCD_add_3至仲裁器342_1～342_3。仲裁器342_1将所接收的显示地址信号LCD_add_1分为对应于奇数地址的子显示地址信号LCD_add_arb_odd_1，及对应于偶数地址的子显示地址信号LCD_add_arb_even_1。

仲裁器342_1将子显示地址信号LCD_add_arb_odd_1及显示读取信号LCD_read_arb_1输出至对应奇数地址的存储器区段344_10，并将子显示地址信号LCD_add_arb_even_1及显示读取信号LCD_read_arb_1输出至对应偶数地址的存储器区段344_12。同理，仲裁器342_2将子显示地址信号LCD_add_arb_odd_2及显示读取信号LCD_read_arb_2输出至对应奇数地址的存储器区段344_20，并将子显示地址信号LCD_add_arb_even_2及显示读取信号LCD_read_arb_2输出至对应偶数地址的存储器区段344_22。仲裁器342_3将子显示地址信号LCD_add_arb_odd_3及显示读取信号LCD_read_arb_3输出至对应奇数地址的存储器区段344_30，并将子显示地址信号LCD_add_arb_even_3及显示读取信号LCD_read_arb_3输出至对应偶数地址的存储器区段344_3。

如图6所示，存储器区段344_10依据对应于子数据写入信号write_arb_odd_1的写入致能信号write_en_odd_1、显示读取致能信号LCD_read_en_1、子写入地址信号CPU_add_arb_even_1及子显示地址信号LCD_add_arb_odd_1得到致能址位信号add_en_odd_1，并据以输出数据至处理器320。同理，存储器区段344_12依据对应于子数据写入信号write_arb_even_1的写入致能信号write_en_even_1、显示读取致能信号LCD_read_en_1、子写入地址信号CPU_add_arb_even_1及子显示地址信号LCD_add_arb_even_1得到致能址位信号add_en_even_1，并据以输出数据至处理器320。亦即，子存储器344_1以2笔像素(奇/偶像素)为单位输出数据至处理器320。处理器320将显示数据输出至源极驱动单元360，以显示画面于显示装置300。源极驱动单元360包括例如位移寄存器(shift register)及电位移转器(level shifter)等电路。

同理，子存储器344_2～344_3亦以2笔像素为单位输出数据至处理器320。通过比较图2及图6可以得知，在单一周期(cycle)内，子存储器344_1～344_3所写/读的数据远较存储器144的一笔数据为多，亦及本发明所揭露的显示装置的存储器架构可提供较传统快的高速存取速度。

此外，本发明亦揭露一种显示装置的存储器架构读取方法。存储器架构包括一显示数据存储器区块及一处理器，显示数据存储器区块具有N个子存储器及N个仲裁器。读取方法包括下列步骤。处理器分别连续输出对应的N个控制信号及N个地址信号至N个仲裁器。于接收到对应的控制信号后，N个仲裁器分别输出对应的地址信号至对应的子存储器，使得N个子存储器分别依据N个地址信号同时存取数据。其中，每一个子存储器可被分为M个存储器区段。

上述的显示装置的存储器架构读取方法，其操作原理已详述于显示装置300中，故于此不再重述。

本发明上述实施例所揭露的显示装置的存储器架构及其读取方法，具有多项优点，以下仅列举部分优点说明如下：

本发明所揭露的显示装置的存储器架构及其读取方法，是利用多个仲裁器的架构，并可配合多笔像素读取的方法，来对显示装置的显示数据存储器进行数据的存取。因为本发明的显示数据存储器区块采用N个仲裁器，故处理器输出的控制信号及地址信号的周期仅需为原来周期的1/N即可，使得整体系统的基频下降，而此降频的动作也让数据能够有更高速的写读空间。

此外，本发明的每一个子存储器依据地址被区分为M个存储器区段。如此一来，可以以多笔像素为单位同时存取多个存储器区段的数据，使得数据读取速度可再提升为M倍。另外，因为显示数据存储器区块具有多个存储器区段，故数据走线的长度可以减少，进而减少整体系统的功率消耗。

综上所述，虽然本发明已以较佳实施例揭露如上，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种等同的改变或替换。因此，本发明的保护范围当视后附的本申请权利要求书所界定的为准。

Claims (14)

1.一种显示装置的存储器架构，包括：

一显示数据存储器区块，具有N个子存储器及N个仲裁器，该N个仲裁器分别耦接至该N个子存储器，N为大于1的正整数；以及

一处理器，用以分别连续输出对应的N个控制信号及N个地址信号至该N个仲裁器；

其中，于接收到对应的控制信号后，该N个仲裁器分别输出对应的地址信号至对应的子存储器，使得该N个子存储器分别依据该N个地址信号同时存取数据。

2.根据权利要求1所述的显示装置的存储器架构，其特征在于这些控制信号为N个数据写入信号，这些地址信号为N个写入地址信号，该N个仲裁器于分别接收到该N个数据写入信号后，使得该N个子存储器分别依据该N个写入地址信号同时进行数据写入的动作。

3.根据权利要求2所述的显示装置的存储器架构，其特征在于每一个子存储器包括M个存储器区段，M为大于1的正整数，每一个仲裁器依据所接收的该写入地址信号将该写入地址信号及对应的该数据写入信号区分为M个子写入地址信号及M个子数据写入信号并分别输出至该M个存储器区段，使得该M个存储器区段分别依据该M个子写入地址信号进行数据写入的动作。

4.根据权利要求1所述的显示装置的存储器架构，其特征在于这些控制信号为N个数据读取信号，这些地址信号为N个读取地址信号，该N个仲裁器于分别接收到该N个数据读取信号后，使得该N个子存储器分别依据该N个读取地址信号同时进行数据读取的动作。

5.根据权利要求4所述的显示装置的存储器架构，其特征在于每一个子存储器包括M个存储器区段，M为大于1的正整数，每一个仲裁器依据所接收的该读取地址信号将该读取地址信号及对应的该数据读取信号区分为M个子读取地址信号及M个子数据读取信号并分别输出至该M个存储器区段，使得该M个存储器区段分别依据该M个子读取地址信号进行数据读取的动作。

6.根据权利要求1所述的显示装置的存储器架构，其特征在于这些控制信号为N个显示读取信号，这些地址信号为N个显示地址信号，该N个仲裁器于分别接收到该N个显示读取信号后，使得该N个子存储器分别依据该N个显示地址信号同时读取对应的显示数据并输出至该处理器，该处理器接收这些显示数据并输出至该显示装置的一源极驱动单元。

7.根据权利要求6所述的显示装置的存储器架构，其特征在于每一个子存储器包括M个存储器区段，M为大于1的正整数，每一个仲裁器依据所接收的该显示地址信号将该显示地址信号区分为M个子显示地址信号并分别输出至该M个存储器区段，使得该M个存储器区段分别依据该M个子显示地址信号同时读取对应的显示数据并输出至该处理器。

8.一种显示装置的存储器架构读取方法，该存储器架构包括一显示数据存储器区块及一处理器，该显示数据存储器区块具有N个子存储器及N个仲裁器，N为大于1的正整数，该读取方法包括：

该处理器分别连续输出对应的N个控制信号及N个地址信号至该N个仲裁器；以及

于接收到对应的控制信号后，该N个仲裁器分别输出对应的地址信号至对应的子存储器，使得该N个子存储器分别依据该N个地址信号同时存取数据。

9.根据权利要求8所述的显示装置的存储器架构读取方法，其特征在于这些控制信号为N个数据写入信号，这些地址信号为N个写入地址信号，该读取方法还包括：

该N个仲裁器于分别接收到该N个数据写入信号后，使得该N个子存储器分别依据该N个写入地址信号同时进行数据写入的动作。

10.根据权利要求9所述的显示装置的存储器架构读取方法，其特征在于每一个子存储器包括M个存储器区段，M为大于1的正整数，该读取方法还包括：

每一个仲裁器依据所接收的该写入地址信号将该写入地址信号及对应的该数据写入信号区分为M个子写入地址信号及M个子数据写入信号并分别输出至该M个存储器区段；以及

该M个存储器区段分别依据该M个子写入地址信号进行数据写入的动作。

11.根据权利要求8所述的显示装置的存储器架构读取方法，其特征在于这些控制信号为N个数据读取信号，这些地址信号为N个读取地址信号，该读取方法还包括：

该N个仲裁器于分别接收到该N个数据读取信号后，使得该N个子存储器分别依据该N个读取地址信号同时进行数据读取的动作。

12.根据权利要求11所述的显示装置的存储器架构读取方法，其特征在于每一个子存储器包括M个存储器区段，M为大于1的正整数，该读取方法还包括：

每一个仲裁器依据所接收的该读取地址信号将该读取地址信号及对应的该数据读取信号区分为M个子读取地址信号及M个子数据读取信号并分别输出至该M个存储器区段；以及

该M个存储器区段分别依据该M个子读取地址信号进行数据读取的动作。

13.根据权利要求8所述的显示装置的存储器架构读取方法，其特征在于这些控制信号为N个显示读取信号，这些地址信号为N个显示地址信号，该读取方法还包括：

该N个仲裁器于分别接收到该N个显示读取信号后，使得该N个子存储器分别依据该N个显示地址信号同时读取对应的显示数据并输出至该处理器；以及

该处理器接收这些显示数据并输出至该显示装置的一源极驱动单元。

14.根据权利要求13所述的显示装置的存储器架构读取方法，其特征在于每一个子存储器包括M个存储器区段，M为大于1的正整数，该读取方法还包括：

每一个仲裁器依据所接收的该显示地址信号将该显示地址信号区分为M个子显示地址信号并分别输出至该M个存储器区段；以及

该M个存储器区段分别依据该M个子显示地址信号同时读取对应的显示数据并输出至该处理器。

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