CN101911499A - 用于在采样率转换系统中计算内插因子的方法和装置 - Google Patents

Abstract

本发明允许在其中DSP时钟和数据时钟之间有复杂关系的实时系统中计算内插因子，即采样率转换系统中的关键参数。一般说来，在该系统的2个或3个时钟将具有简单的关系(诸如CLOCK₁＝2*CLOCK₂)。该关系导致了退化情形，其中实际上仅要考虑一个或两个时钟而不是三个。另外，本发明允许输入数据速率高于DSP时钟速率。本发明还提供了将要施加于输出信号的任意时间延迟。

Description

用于在采样率转换系统中计算内插因子的方法和装置

相关申请

本申请要求在2007年11月16日提交的第60/988,772号美国临时专利申请的优先权益处，其全部内容以引用方式并入本文。

技术领域

本发明总体上涉及数字信号处理，具体地，涉及将第一采样率的数字信号转换为同一数字信号的第二采样率的表示。

背景技术

在很多电子应用中，用数字方式表示和处理信号。数位字或采样表示固定时间间隔的信号值。该固定间隔常被称为采样率，一般以单位赫兹(Hz)表示，表示采样间隔时间周期的倒数。如此表示的信号不会有大于采样率一半以上的能量，等于采样率一半的频率被称为那奎斯特频率。

数字采样率转换在很多类型的数字系统之中使用。例如，诸如在音乐唱片的制作中可能产生的音频信号经常以数字方式来处理。用于处理和记录信号的设备的不同部分不会总是操作于相同的采样频率。结果是以下做法常常是必要的，即设备的每个部分接受以第一速率采样的数字信号，然后在对其进行处理之前将该数字信号转换为第二采样率的数字信号。当然，采样率转换不能明显改变信号的信息内容，否则信号的音质将会劣化。

一种完成采样率转换的简单方法是简单地从第一信号丢弃采样。于是，输出波形每秒具有更少的采样，并因此具有更低的采样率。假定输出信号满足那奎斯特准则，则其是与输入相同的信号的准确表示。一般将该处理称为“抽取”。但是这受限于输入的采样率是输出的采样率的整数倍的情形。

当意图使输出的采样率是输入信号的采样率的整数倍时，可以使用称为内插的处理。在该内插操作中，可以首先通过用被任意指派零值的采样填充输入信号的采样之间的时间，来产生中间信号。该中间信号称为“零填充”信号。由于在时间跨度保持不变的情况下增加了采样，因此零填充信号具有高于输入信号的采样率。在数字内插滤波器中可以滤波该较高频率的零填充信号，以平滑增加额外采样所造成的不连续性。结果得到具有形状与输入信号相同，但是每秒包含更多的采样的数字信号。

抽取和内插处理可以组合在一起。例如，电路可以以D因子抽取并以I因子内插。得到的输出将具有对输入采样率的比值为I/D的采样率。然而，该电路受限于以有理数对采样率进行缩放。更重要的是，对于数字系统，D和I值的范围有实际限制。抽取因子D不能大到使抽取后的信号不再满足那奎斯特速率。另外，内插因子I不能随意大，因为需要的内插滤波器的复杂性随着I的变大而增加(例如，更多的分支(tap))。另外，假定不同时钟中的至少一个与系统时钟(即DSP时钟)完全相同，或者至少以直接方式与系统时钟相关，诸如以因子2。在该情形中，保持不同采样率时钟之间的一致性给定时系统硬件的准确性和复杂性带来负担。

发明内容

在三时钟系统中准确处理数据的能力允许通过增加数字信号处理复杂性来简化实际模拟时钟生成的要求。总得说来，降低模拟复杂性是期望的，因为这导致了提高的系统可靠性、更大的功能灵活性和更低的系统成本。

本文描述的是这样一种系统和处理，其允许在其中DSP时钟和数据时钟之间有复杂关系的实时系统中计算内插因子p，即，采样率转换系统中的关键参数。一般说来，在该系统中的两个或三个时钟将具有简单的关系(诸如，CLOCK1＝2*CLOCK2)。该关系导致退化情形，其中实际上，仅考虑了两个时钟。另外，本文描述的系统和处理允许在输入数据速率高于DSP时钟速率的情况下，进行这种对内插因子的计算。在至少一些实施例中，可以将任意时间延迟施加到输出信号。

本发明的一个实施例与用于对采样的数据进行速率转换的处理相关。接收根据输入采样时钟采样的输入数据。还接收值，所述值指示输出采样时钟与所述输入采样时钟相差不必是整数的值。确定输入和输出采样时钟各自与处理器时钟之间的各自关系。输入和输出时钟各自独立于处理器时钟。内插因子被确定为输入采样时钟、输出采样时钟和处理器时钟的函数。输出数据被生成为输入数据和内插因子的函数，其中输出数据对应于根据输出采样时钟采样的输入数据。

本发明的另一实施例与用于将采样的数据从第一数据速率转换为第二数据速率的系统相关。这包括速率转换器，用于接收根据输入采样时钟采样的输入数据，并被配置为产生指示根据输出采样时钟采样的输入数据的输出数据。速率转换器操作于独立于输入采样时钟和输出采样时钟的处理时钟速率。接收处理时钟的累加器被配置为监视处理器时钟的状态，并确定输入采样时钟和输出采样时钟各自与处理器时钟的各自关系。系统还包括与累加器和速率转换器通信的内插因子电路。内插因子电路被配置为从累加器接收输入采样时钟和输出采样时钟各自对于处理器时钟的各自关系。内插因子电路还被配置为计算作为输入采样时钟、输出采样时钟和处理器时钟的函数的内插因子。速率转换器被配置为以内插因子的函数将输入数据转换为输出数据。

附图说明

从本发明优选实施例的以下具体描述，本发明的以上和其他目标、特性和优点将变得显而易见，如附图所示，其中相同的附图标记在不同视图中指示相同的部件。附图不必是成比例的，而是对本发明的原理做突出说明。

图1是说明与采样率转换器的实施例组合的数字化器的框图。

图2是更具体说明如可以在采样率转换器中使用的累加器的实施例的框图。

图3是说明在采样率转换器实施例之内的不同时钟信号之间关系的时序图。

图4是说明内插因子格式的实施例的原理图。

图5是说明用于实现采样率转换处理的实施例的流程图。

图6是说明如可以在采样率转换器中使用的、用于确定内插因子的电路的实施例的框图。

图7是如可以在图6的内插因子电路的实施例中使用的寄存器的示意图。

图8是说明对采样率转换器进行数字化的实施例的框图。

图9是说明源采样率转换器的实施例的框图。

图10是说明图8或图9的内插因子计算电路的示例性实施例的原理图。

图11是说明图10的双累加器的示例性实施例的原理图。

图12是说明根据本发明的累加器和包括第二累加器的内插计算器电路的实施例的框图。

图13是说明用于确定内插因子的计算器的替代实施例的框图。

具体实施方式

本文描述了用于将一种采样率的数据转换为第二种采样率的数据的系统和处理。在现有技术中，采样率转换系统的实施采用的数字信号处理时钟等于或与输出采样率直接相关(是输出采样率的整倍数)。有益地，在本文描述的系统和技术中允许系统处理时钟具有与输出采样率非平凡(non-trivial)的M/N关系。例如，M和N可以是很大的整数。在至少一些实施例中，可编程时间延迟(具有任意范围和分辨率)也可以应用于输出信号。

一般而言，本文描述的技术可以应用于任何具有固定转换器频率、可变(甚至固定但不一样的)信号数据速率的任何实时系统。取决于具体应用，术语“转换器”的使用一般包括模数转换器(ADC)和数模转换器(DAC)。例如，在源模式中，DAC提供了从激励信号的合成化数字表示获得的模拟输出激励信号。替代性地，在检测器模式中，ADC将接收到的模拟响应信号，如可以从被测设备获得的，转换为已接收响应信号的数字表示，以用于测试系统的进一步处理。在两种实例中，可能采用第三系统时钟频率来例如控制DSP，该频率不必与转换器频率或信号数据速率相关。其他应用包括采样率转换系统，在该系统中，已知的转换器采样率与已知的系统或处理时钟不相关。

本文所述的采样率转换技术允许用户用具有与实际转换器操作的固定时钟速率(例如，转换器时钟速率)相关的宽范围和高分辨率的速率(即时序)来定义基带波形。这样的采样率转换可以通过基于以下三种不同时钟之间的关系来确定非整数内插因子而实现：转换器时钟、用户时钟和系统或DSP时钟。内插因子由内插滤波器使用。示例性内插滤波器包括：源的多相位、有限脉冲响应(FIR)滤波器和线性内插器，以及数字化器的多相位FIR滤波器、线性滤波器和抽取FIR滤波器的组合。这些滤波器配置在以不相关处理器或DSP时钟速率运行的系统内，产生期望的速率转换。

重采样器的操作对用户基本透明，因此重采样器仪器表现为犹如包含了常规任意波形发生器和带有转换器的数字化器，其中转换器操作于输入和输出时钟速率之一。因此，除了带宽限制以外，重采样器对特别事件，诸如开始命令、用户时钟复位命令等，采样大小或信号内容一无所知。所有重采样处理引入的误差将会低于无杂波动态范围规范。在输入和输出频率方面，重采样器相对灵活，因为重采样比由可以对不同时钟情况定制的外部虚拟时钟发生器所驱动。

参照图1，根据本发明的重采样器100的示例性实施例的框图包括：速率转换器102、累加器104和内插因子模块106。还说明了耦合到重采样器100的输入的A/D转换器108。A/D转换器108接收输入模拟信号S(t)，并根据输入采样率或转换器时钟(本文称为第一时钟域)对其进行采样。输入采样循环的周期图示为T_RSI。速率转换器102接收第一转换器时钟域内的输入信号的经采样的数字表示S(n)，并将其转换为第二用户时钟域内的相同输入信号的输出表示。一般说来，第二时钟域具有不同于第一时钟域的输出采样率。输出采样循环的周期图示为T_RSO。对于所有的实践目的，两个时钟域是不相关的。实际上，它们可能以两个极大数的非整数比而变化。本发明提供的重要有利点是，速率转换器102根据另一处理时钟操作，本文称为第三时钟域，称为系统或DSP时钟域。处理器采样循环的周期图示为T_DSP。

累加器104接收或预先加载多个值。这类值之一是由输出采样率表示。在示例中，该值是输出采样率的周期T_RSO。替代性地或附加性地，累加器104能够预先加载输出采样频率F_RSO(即，T_RSO的倒数)。另一这类预加载值由输入采样率表示。在示例中，该值是输入采样率的周期T_RSI(或输入采样频率，F_RSI)。另一可以预加载到累加器104的值是处理器时钟的周期T_DSP(或处理器时钟频率F_DSP)。

累加器104以处理器时钟速率(DSP CLK)对一个或多个预加载值进行处理，以产生多个输出值。主要地，输出值包括指示在不同时钟域之间关系的小数值。这类小数值之一FRAC_RSI从输入采样时钟对处理器时钟的关系而获取。另一这类小数值FRAC_RSO从输出采样时钟对处理器时钟的关系而获取。还可以将输入和输出时钟的一个或多个周期和频率(T_RSI、F_RSI、T_RSO、F_RSO)提供为输出值。在说明性实施例中，累加器将F_RSI和T_RSO提供为输出值。在一些实施例中，累加器104还接收一个或多个附加输入，诸如外部定时基准T_REF和复位信号T_RESET。累加器104可以定期更新输出值FRAC_RSI、FRAC_RSO、F_RSI、T_RSO。例如，在一些实施例中，在处理器时钟T_DSP的每个循环中，累加器104对输出值进行更新。

内插因子模块或电路106从累加器104接收输出值FRAC_RSI、FRAC_RSO、F_RSI、T_RSO，并从一个或多个接收值中推导出内插因子p。内插因子模块106还可以根据处理器时钟T_DSP对一个或多个输入进行处理，以产生输出。速率转换器102从内插因子模块106接收内插因子p，并使用该值来实现期望的采样率转换。

在一些实施例中，内插因子模块106还接收延时输入值T_DELAY。用户可以提供延时值，以在不同的时钟域之间引入相位差(skew)。延时值还可以用于相对输入采样信号任意延迟输出采样信号。可实现系统可适应的最大延迟将至少部分取决于具体实施例的配置。如下文更具体描述的，例如，可以包括超前缓冲器，以适应该延时值。在该实施例中，可以基于最长的预计延迟，来确定超前缓冲器的深度。更长的延迟需要更深的超前缓冲器。

参照图2，根据本发明的累加器150的示例性实施例，诸如图1所示的累加器104，包括累加寄存器152。累加寄存器152存储值N，值N随每个处理器时钟循环递增。值N可以是二进制整数，其在每个处理器时钟循环后递增1。一旦在复位输入上接收到复位信号RESET(复位)，则可以将值N复位为0或其他值。累加器150还包括用于存储各种值的寄存器，诸如用于存储指示处理器时钟周期T_DSP的值的处理器寄存器154，用于存储指示输入采样周期T_RSI的值的输入时钟域寄存器156，以及用于存储指示输出采样周期T_RSO的值的输出时钟域寄存器158。累加寄存器152和处理器时钟周期T_DSP的值被馈入到乘法器160，其将值相乘并把结果值T_N存储在处理器时间寄存器162中。存储的处理器时间值T_N与存储在输入时钟域寄存器156中的T_RSI值一起被馈入到第一模算术处理器164a。第一模运算的结果是FRAC_RSI，即两个值T_N和T_RSI的比的小数部分。结果值FRAC_RSI被存储在输入相差寄存器166中。类似地，存储的处理器时间值T_N与存储在输出时钟域寄存器158中的T_RSO值一起被馈入到第二模算术处理器164b。第二模运算的结果是FRAC_RSO，即两个值T_N和T_RSO的比的小数部分。结果值FRAC_RSO被存储在输出相差寄存器168中。

在一些实施例中，存储在输入时钟域寄存器156中的值的倒数被存储在输入时钟域频率寄存器170中。类似地，在一些实施例中，存储在输出时钟域寄存器158中的倒数值被存储在输出时钟域频率寄存器172中。一个或多个已存储的寄存器值FRAC_RSI、FRAC_RSO、F_RSI、F_RSO可以被转发给内插因子模块106(图1)。在图示实施例中，以下四个值被转发给内插因子模块106：FRAC_RSI、FRAC_RSO、F_RSI和T_RSO。

图3说明了根据本发明的不同定时信号之间的示例性关系的时序图。该图显示了三个感兴趣的时钟之间的可能关系(尽管所描述的处理应用于时钟之间的任意关系)。尤其是，将处理器时钟200，有时称为DSP时钟，的一部分图示为具有周期T_DSP。在DSP时钟之下，输入采样时钟202，有时称为重采样器入时钟，的重叠部分图示为具有周期T_RSI。最终，输出采样时钟204，有时称为重采样器输出时钟，的重叠部分在附图底部图示为具有周期T_RSO。

FRAC术语用于描述测得的从一个事件到下一时钟循环的时间，相对的是“剩余”，在一些常规中，其指预计从时钟循环到下一事件的时间。关于从时钟发生器部分获取的DSP时钟来提供FRAC值，在下文中具体描述。因此，FRAC_RSI是从重采样器入时钟事件预计到下一DSP时钟事件的时间。类似地，FRAC_RSO是从重采样器出时钟事件预计到下一DSP时钟事件的时间。

在一些实施例中，内插因子计算模块106(图1)从转换器时钟的FRAC_RSI值(重采样器输入T_RSI)和用户时钟的FRAC_RSO(重采样器输出T_RSO)计算内插因子p。内插因子定义为：

p＝Tx/T_RSI                                         (1)

如可以从图3所示的时钟信号的相对排列所观察到的，通过以下公式，从FRAC值得出T_x：

Tx＝T_RSO-(FRAC_RSO-FRAC_RSI)                         (2)

内插因子p的值可以从重采样器输入和重采样器输出时间累加器FRAC_RSI和FRAC_RSO值得到：

$p=\frac{T_{\mathrm{RSO}}-{\mathrm{Frac}}_{\mathrm{RSO}}+{\mathrm{Frac}}_{\mathrm{RSI}}+T_{\mathrm{DELAY}}}{T_{\mathrm{RSI}}}---\left(3\right)$

其中，T_DELAY是可以根据期望的应用而引入的任意延时：

${\mathrm{Frac}}_{\mathrm{RSO}}=T_N\⊕T_{\mathrm{RSO}};$ 并且                                                   (4)

${\mathrm{Frac}}_{\mathrm{RSI}}=T_N\⊕T_{\mathrm{RSI}}---\left(5\right)$

符号

指模运算符。在采样率转换系统中，p的整数部分被解释为输入数据超前，而小数部分被解释为对当前输出时钟周期的当前输入时钟周期的渗透(penetration)。图4说明了内插因子210的实施例。内插因子210可以包括多个位置数位(positional digit)(例如，用于二进制系统的比特位)，被布置包括由小数点215所分隔的整数部分212和小数部分214。内插因子210的小数部分214进一步被细分为上小数部分216，包括内插因子210的小数部分215的高有效位置数位(more significant positional digit)(例如，上比特位)，以及下小数部分218，包括内插因子210的小数部分214的低有效位置数位(less significant positional digit)(下比特位)。位置数位的具体数量可以随期望的应用而变化。在诸如那些不包括超前缓冲器的一些实施例中，因为不必要，所以不包括整数部分212。

在采用多相位滤波器和线性内插器的采样率转换系统中，内插因子210实施为二进制数，在其中将p的小数部分214的上比特位216解释为多相位滤波器数，而将p的小数部分214的下比特位218解释为线性内插因子。当出现时，整数部分212可以解释为超前值。对于具有24比特位准确性的p的示例性值，整数部分212可以包括3个比特位，最高有效小数部分216可以包括9个比特位，而最低有效小数部分218可以包括12个比特位。

参照图5，显示了说明根据本发明的用于实现采样率转换器的示例性处理220的流程图。在第一步骤222中，接收输入采样数据速率T_RSI的采样输入数据。在下一步骤224中，接收与用户输出采样率T_RSO相关的值。在一些实施例中，该值可以由用户来编程。在步骤226，确定每个输入和输出采样率或域以及处理器时钟或域之间的相位关系。这些相位关系可以表示为以上参照图3描述的小数值，FRAC_RSI、FRAC_RSO。在后续步骤228中，从已经确定的相位关系FRAC_RSI、FRAC_RSO和输入时钟域及输出时钟域值T_RSI、T_RSO，确定内插因子p。一旦获得，则内插因子p可以在后续步骤230中使用，以产生指示为输出采样数据速率而重新采样的输入采样数据的采样输出数据。

参照图6，图示了用于确定内插因子的示例性电路240的框图，诸如内插因子模块106(图1)。内插因子电路240包括符号反相器242，其对指示FRAC_RSO值的数字输入值i_frac_rso的符号进行反相。符号反相器242的操作将取决于存储数字数据的属性。然后，经符号反相的数字输入值i_frac_rso(FRAC_RSO)与指示FRAC_RSI的数字输入值i_frac_rsi，以及指示T_RSO的数字输入值i_t_rso在诸如图示的求和器244的组合器中组合。求和器244的输出值是指示值Tx(图3)的数位字。内插因子电路240还包括乘法器246，其将指示值Tx的数位字与指示F_RSI的数字输入值i_f_rsi相乘。在一些实施例中，内插因子电路240包括除法器而不是乘法器246。在一些实施例中，i_f_rsi值可以由图10所示的i_f_rsi的倒数T_RSI来代替。从乘法器(除法器)输出的值是内插因子p。

图7所示的为在图6的内插因子电路中使用的示例性寄存器的示意图。在一些实施例中，p比率计算具有从T_x计算得到的40比特位输入，此处图示为15个整数比特位和25个小数比特位。p比值计算还具有从F_RSI值输入的40个比特位，其中2个比特位是整数并且38个比特位为小数。如图所示，可以从这2个40比特位输入来执行25个比特位的准确乘法。从加州圣何塞的Altera公司商购获得的硬件乘法块提供了36比特位的准确乘法，其可以满足本用途。

参照图8，显示了速率转换数字化器300的示例性实施例的框图。速率转换数字化器300包括接收输入采样数据i_converter_data[23:0]的超前缓冲器302。超前缓冲器302包括耦合到一个或多个数字滤波器的一个或多个输出。例如，超前缓冲器302包括到多相位滤波器304的第一输出和到增量(delta)滤波器306的第二输出。滤波器304、306分别从超前缓冲器302接收输入。滤波器输出输入到线性内插器308，其向抽取有限脉冲响应(FIR)低通滤波器提供输出。在一些实施例中，速率转换数字化器300的一些部分基本重复以形成一条以上的通道，诸如分离的高频和低频通道，每个适合各自的操作参数。当提供一条以上的通道时(未显示)，乘法器或其他适当的选择设备用于在不同的通道中作出选择。在一些实施例中，该选择设备可以配置为选择旁路通道，基本上旁路速率转换处理。

还包括了内插因子计算模块312。内插因子计算模块312从一个或多个累加器(未显示)接收四个输入数字值，诸如：指示FRAC_RSI的i_frac_rsi[39:0]，指示FRAC_RSO的i_frac_rso[32:0]，指示F_RSI的i_f_rsi[39:0]，以及指示T_RSO的i_t_rso[32:0]。内插因子计算模块312将从各个输入值计算出的内插因子p提供为输出。该功能在速率转换电路上的任何复杂性来自于数字化器DSP时钟可以不同于转换器时钟这一事实。在一些实施例中，内插因子的至少一部分被路由到超前缓冲器302、多相位滤波器304、增量滤波器306和线性内插器308。内插因子p表示输出采样或用户时钟相对于输入采样或者转换器(例如，ADC)时钟循环的位置。内插因子p的小数部分的上比特位可以用于在多相位和增量滤波器集304、306中进行选择。内插因子p的小数部分的下比特位可以用于对线性内插器308进行缩放。在速率转换数字化器300中，p的整数部分被解释为数据超前。所以，内插因子p的整数部分被转发给超前缓冲器302，内插因子的小数部分的第一小数部分，即最高有效比特位，被路由给多相位和增量滤波器304、306，并且内插因子的小数部分的第二小数部分，即最低有效比特位，被路由给线性内插器308。

可以用本领域技术人员所熟知的数字信号处理(DSP)技术，在现场可编程门阵列(FPGA)中实施所有或至少一部分速率转换数字化器300。多相位滤波器304、增量滤波器306和诸如低通、或抗混滤波器的任何其他滤波器中的一个或多个可以是数字滤波器。作为数字滤波器，它们至少部分由滤波器系数来定义。该滤波器系数可以根据用于设计数字滤波器的标准设计实践来确定。例如，多相位滤波器304具有16个分支和512个相位集，其结果是8192个系数。提供了用于存储滤波器系数的本地存储器318a、318b、318c(统称为318)。系数存储器318布局可以优化，以使用可用的存储器块。在FPGA设计中，将这些存储器块视为只读存储器(ROM)，所以将不需要明确的控制电路来加载它们。

速率转换数字化器300借助于M/N内插多相位滤波器304、线性内插器308和抽取FIR滤波器，对来自于固定采样率A/D转换器的数据进行转换。多相位滤波器、线性内插器和抽取FIR滤波器的理论和操作是本领域的技术人员所熟知的。例如，参见J.G.Proakis和D.K.Manolakis 的Introduction to Digital Signal Processing(1992年第二版)第十章，其全部内容以引用的方式并入本文。

当提供有超前流水线302时，超前流水线302适应大于一的内插因子值。在一些实施例中，超前流水线302简单地将一个或多个额外采样存储在多相位滤波器输入延迟线中，并因此在必要时提供通过一个或多个采样查看“未来”的选项。内插因子的整数部分驱动复用器来选择合适的数据集。

可以用以下方式实施线性内插器，即通过确定(例如计算)当前多相位滤波器输出以及用于未来的一个系数集的输出，然后计算以高内插因子来赋权的这两个值的平均数。为了节约乘法器资源，如图所示，可以将该功能实施为增量滤波器306。在该实施中，系数集之间的差是预先计算出的，由此可以用较小的乘法器而不是全尺寸乘法器处理的较小的差。

在一些实施例中，输入模拟信号首先由模拟抗混滤波器(未显示)加以频带限制。对于模拟滤波阻带的设计限制是在最高抽取FIR阻带以下，基本不会出现A/D混叠信号。在该实例中，频率将完全是A/D那奎斯特。

在图9中说明了速率转换源配置340。源配置指采样转换，在其中速率转换源300获取F_user速率的用户数据，并以调制源或转换器速率来产生数据。源重采样器的原理和实施与速率转换数字化器300(图8)相类似，但有以下三个主要区别。第一，滤波器分支的数量可能不同；滤波器系数值可能不同；以及重采样器输出频率可以是DSP时钟速率的整数约数(例如，F_DSP＝NF_RSO)的事实。因为内插因子p是小于1的正值，即0≤p＜1，所以最后一个区别简化了速率转换源结构。

在示例性实施例中，接收数字值i_user_data[23:0]，指示速率F_user的用户数据。如所示，可以在超前流水线342中接收用户数据。源配置340还包括：多相位滤波器344、增量滤波器346、线性内插器348和内插因子计算模块352，类似于以上参照图8描述的布置。由于内插因子小于1，因此不必将任何整数部分转发给超前流水线342。还如以上参照图8所描述，将内插因子的上和下比特位分发给滤波器组344、346以及线性内插器348。重采样输出数字信号可在线性内插器348的输出上获取，此处称为o_converter_data[23:0]。

在图10中说明了内插因子计算模块360的示例性实施例的原理图。模块360包括输入和输出累加器362a、362b、三输入加法器364和除法器366。模块360接收指示输入采样周期T_RSI和输出采样周期T_RSO的分离的数字输入值。这些采样周期值T_RSI、T_RSO可以分别存储在寄存器368a、368b之中。模块360还接收指示系统(即DSP)时钟T_DSP的数字输入。输入采样周期T_RSI作为限制输入到输入累加器362a。累加器362a根据处理时钟T_DSP递增。输入累加器362a计算小数输出FRAC_RSI，将其作为输出提供给加法器364的第一输入。类似地，输出采样周期T_RSO作为限制输入到输出累加器362b。输出累加器362b也根据处理时钟T_DSP递增。输出累加器362b计算小数输出FRAC_RSO，将其作为输出提供给加法器364的第二输入。加法器364的第二输入以本领域的技术人员所熟知的技术被符号反相，从而从确定的和中减去FRAC_RSO值。输入值T_RSO输入到加法器364的第三输入，因此加法器364的输出表示值Tx(图3)。在一些实施例中，加法器364的输出被输入到除法器电路366的第一被除数端子。输入值T_RSI可以输入到除法器电路366的第二除数输入，因而除法器电路的输出值，即商，表示内插因子p。

图11是说明累加器400的示例性实施例的示意图，适用于图10的累加器362a、362b。第一累加器400(362a)接收T_RSI作为限制值，接收T_DSP作为递增值。根据原理图对输入值进行处理，产生值FRAC_RSI。类似地，第二累加器400(362a)接收T_RSO作为限制值，接收T_DSP作为递增值。根据原理图对输入值进行处理，产生值FRAC_RSO。

表1

内插因子p可以计算到范围为0至1.5的21比特位准确性(到二进制点的右边)。p计算为：

$p=\frac{T_{\mathrm{RSO}}-{\mathrm{Frac}}_{\mathrm{RSO}}+{\mathrm{Frac}}_{\mathrm{RSI}}}{T_{\mathrm{RSI}}}---\left(6\right)$

为了免于除法运算，可以预先计算出T_RSI的倒数。

p＝(T_RSO-Frac_RSO+Frc_RSI)(F_RSI)               (7)

在输入和输出频率的范围覆盖很大范围的应用中，如图13所示，通过对内插因子进行适当的二进制缩放，可以保持内插因子计算的准确性。

在一些实施例中，DSP时钟和重采样器输出频率(F_DSP＝NF_RSO)之间的整数关系使内插因子计算得到简化。对于源，假定0≤p＜1，所以不需要超前流水线。

在以下示例中，用户产生以200MHz采样的40MHz BW信号。用户数据用0填充，以得到102GHz(512x 200MHz)的采样率。200MHz采样率像点(image)由多相位FIR滤波器来衰减。信号施加到转换器，其包含内部四倍(4X)内插滤波器。现在是533MHz采样率的内插信号转换为具有0阶保持(sinx/x)的模拟响应。最后，模拟低通滤波器移除转换器速率采样像点。

参照图8所示的采样率转换器，线性内插器308将增量滤波器306的输出乘以线性内插器因子的下比特位(例如，图4所示的下比特位218)。示例性14比特位线性内插因子范围是[0，1)。在示例性实施例中，线性内插器308的输出向右移位(并且符号扩展)多个比特位，例如7个比特位。这是对于以下情形来进行补偿的，即其中增量滤波器系数在被存储到ROM 318b之前，扩大相同量(例如，2⁷倍)。然后，该块的输出数据被添加到主多相位滤波器304的输出。

在一些实施例中，采样率转换器包括旁路模式。当设置了旁路模式时，至少旁路包括多相位和抽取FIR滤波器的采样率转换器的基本部分。数据以F_A/D速率进入重采样器，然后不做任何重采样处理，就以相同速率离开重采样器。该模式使用户可以选取原始ADC采样。如果用户要在已捕捉到的数据上执行FFT，则该选取将是有益的，用户将看见达到转换器那奎斯特(F_A/D/2)的频率内容。旁路模式还允许用户以欠采样方式使用数据速率转换器，假定模拟前端允许该情形。在ADC输入上比转换器那奎斯特大的音调被混叠回到DC和F_A/D/2之间的频带。在该点上，处于旁路模式的数据速率转换器将不对这个已捕捉到的数据执行任何处理。

在一些实施例中，用多循环状态机实施重采样器低频输入流水线、数据超前、增量滤波器、线性内插和多相位滤波器。例如，一个多循环状态机使用一个36x 36比特位的乘法器，通过该乘法器，可以处理所有的信号。因为要求的输出数据速率要远低于FPGA DSP时钟速率，因此该硬件效率是可能的。

参照图12，说明了累加器和内插计算器电路600的替代实施例的框图。相位累加器600跟踪实时转换器时钟、虚拟用户时钟的状态、以及这些时钟之间的相对相位。采样率转换器300、340(图8、图9)可以使用该状态和相对相位信息，以在转换器时钟和用户时钟域之间转换用户信号。重采样器300、340由有超前302、342的输入数据流水线，多相位FIR滤波器304、344和线性内插器308、348(图8、图9)组成。源通道上的重采样器340(例如，图9)以虚拟用户速率接受数据，并以固定转换器速率产生输出数据。捕捉通道上的重采样器300(例如，图8)以固定速率从A/D转换器接受数据，并以虚拟用户速率产生输出数据。

累加器可以限定重采样器输入数据与DSP时钟同步。例如，对于每个DSP时钟可以限定0、1或2个的输入数据点。对于每个DSP时钟可以限定0或1个的输出数据点。累加器600还跟踪实时转换器时钟的状态。例如，累加器600跟踪每个转换器时钟的状态。转换器时钟复位事件对转换器时钟累加器和转换器时钟进行复位，从而这两者同步。该复位事件还定义t₀。典型地，在电源循环、或其他灾害性事件之后，发生转换器时钟复位事件。相位累加器必须与转换器时钟频率完全匹配。

累加器600跟踪虚拟用户时钟的状态。用户时钟可以复位，以对应于时间t₀。用户时钟的复位对用户时钟累加器进行复位，因此可以确保运行定时可重复性的准确运行。在一般操作中，在自然断点上，可以发生这类用户时钟复位，诸如在测试器应用中的测试序列的开始处。可以就高分辨率、或其整数小数，来跟踪用户时钟。优选地，用户时钟频率可编程性基于二进制小数周期。在示例性实施例中，用户时钟周期具有至少10ns/2⁴⁴的分辨率，并且用户时钟的范围是5kHz到400MHz。

在一些实施例中，可以添加延时或相位差值T_DELAY。相对数字子系统基准，该延迟或相位差值可以有效实时偏移模拟波形。有利地，不需要对用户时钟或转换器时钟进行后续复位，即可改变该延时值。在一些实施例中，相位差值具有4ns的范围，并且分辨率至少是约10ns/2³²(即，0.0023fs)。在一些实施例中，可以将T_DELAY的值设置为0，或完全忽略。对于每个重采样器输出数据点，计算重采样器内插因子，

p＝(T_x+T_DELAYY)/T_RSI                          (8)

其中，T_RSI是重采样器输入时钟周期，而T_x是从当前DSP时钟之前的最近重采样器输入时钟到当前DSP时钟循环内的最近重采样器输出时钟之间的时间。

对于其中要求就高分辨率值方面跟踪用户时钟的应用中，必需具有以准确的底层时钟域操作的准确时间累加器。因此，用户时钟将与恒定周期分辨率合成在一起。需要一种将底层事件转化到DSP时钟域的方法。一种这类实施提供了操作于DSP时钟域的第二组(准确)相位累加器602，DSP时钟域在两个域之间的重合点上同步于底层系统时钟域。第二实施将把每三个底层系统时钟域用户时钟状态直接映射到八个DSP域用户时钟状态。

必须从两个时间累加器的状态来计算内插因子的复杂性原因在于DSP时钟、重采样器输入、和重采样器输出频率都不一样的事实。该情形对以下实施例简化，在其中重采样器输出时钟与DSP时钟相同，或仅是其简单倍数。

底层系统时钟域用户时钟时间累加器的功能是就底层系统时钟循环(t₀，根据底层系统时钟事件加上在用户时钟复位事件的准确系统时钟相位值来定义)跟踪用户时钟的状态。在任何给定的底层系统时钟事件，对高分辨率的总数进行计数，因为为了可以确定性地选择用户时钟循环以匹配底层系统时钟事件，需要知道t₀。还需要知道与用户时钟相关的时间，以作为到重采样器内插因子计算的输入。对于这些需要，实际测量了从t₀到当前底层系统时钟事件的时间。

t_N＝NT_ref                                        (9)

其中，t_N是从t₀到第N个底层系统时钟事件的时间，N是自t₀开始的底层系统时钟循环的数量，T_ref是系统时钟、底层系统时钟的周期，即10ns。

通过就用户时钟周期方面表示t_N，小数值FRAC可以确定自最后用户时钟的时间(与之相对的是剩余，其将是到下一用户时钟的时间)。这在数学上可以表示为：

${\mathrm{Frac}}_{\mathrm{user}}=t_N\⊕T_{\mathrm{user}}---\left(10\right)$

其中，FRAC_user是从最后用户时钟的时间，T_user是用户时钟周期，而是模运算符。因为其中每个基准时钟有多个虚拟时钟事件的情况，测量从最后用户时钟的时间的方法对于本应用的剩余方法是优选的。在该实例中，需要生成多个剩余值，而从最后用户时钟的单个时钟(即FRAC)值已足够。

一般而言，从基准时钟合成的用户时钟将是基准时钟的有理小数，即，

$F_{\mathrm{user}}=F_{\mathrm{ref}}\frac{A}{B}---\left(11\right)$

或就时间方面，

$T_{\mathrm{user}}=T_{\mathrm{ref}}\frac{B}{A}---\left(12\right)$

A项可以固定，从而可以将T_ref示为AT_resolution，从而组合等式(9)、(10)和(12)给出：

${\mathrm{Frac}}_{\mathrm{user}}={\mathrm{NAT}}_{\mathrm{resolution}}\⊕{\mathrm{AT}}_{\mathrm{resolution}}\frac{B}{A}---\left(13\right)$

${\mathrm{Frac}}_{\mathrm{user}}=T_{\mathrm{resolution}}(\mathrm{NA}\⊕B)---\left(14\right)$

函数

以硬件形式实施为模B累加器，其中值A＝T_ref/T_resolution是预先计算出的，然后在每个底层系统时钟循环上累加。

由于重采样器操作在系统或DSP时钟循环上发生，因此底层系统时钟域时间累加器值映射到DSP时钟域。如果不用长期反馈即完成该映射，则引入的任何错误不会累加，所以映射可以是近似的。以下显示的值是用于重采样器仪器的示例性时钟频率。

${\mathrm{Frac}}_{\mathrm{user}}^{\′}\≈T_{\mathrm{resolution}}({\mathrm{NA}}^{\′}\⊕B)---\left(15\right)$

$A^{\′}=\frac{T_{\mathrm{DSP}}}{T_{\mathrm{resolution}}}=\frac{3}{8}A\left(\mathrm{source}\right)---\left(16\right)$

$A^{\′}=\frac{T_{\mathrm{DSP}}}{T_{\mathrm{resolution}}}=\frac{3}{9}A\left(\mathrm{digitizer}\right)---\left(17\right)$

除了转换器时钟累加器是由转换器时钟复位事件而不是用户时钟复位事件复位之外，转换器时钟时间累加器与用户时钟时间累加器相同。转换器时钟频率比用户时钟频率更受限制，因此低分辨率累加器将是可接受的。

其中重采样器输出时钟与DSP时钟相一致的实例被认为是在DSP时钟“之后”发生虚拟重采样器时钟，得到FRAC值总是大于0的结果。

在示例性实施例中，用户时钟范围要求是340MHz下至5kHz。因此，用户时钟时间累加器必须可以计数

$\frac{1/\left(5\mathrm{kHz}\right)}{10\mathrm{ns}}=\mathrm{20,000}<2^{15}-1---\left(18\right)$

因此，需要14比特位来覆盖该范围。

在一些实施例中，用户时钟基于周期的整数增量。一般说来，将不能实现模拟和数字时钟之间的一致性，然而，对于我们的应用在可以足够接近。关心的区域是(1)FFT输出将具有“泄漏”，因此得到错误结果，以及(2)在模拟和数字信号之间，随时间将有缓慢的相位漂移。

频率准确性对于正弦波信噪比的影响，如矩形窗口FFT分析所测量的，是近似已知的。例如参见以整体引用的方式并入本文的“When‘Almost’is Good Enough：a Fresh Look at DSP Clock Rates，”Rosenfiled and Max，International Test Conference，1988。

$\mathrm{SNR}=\frac{T/2}{{(T^3/24)({\mathrm{\&omega;}}_1-{\mathrm{\&omega;}}_2)}^2}---\left(19\right)$

其中，T是已捕捉并已分析的信号的持续时间，ω₁是实际正弦波频率，而ω₂是理想的正弦波频率，其可以表示为

$\mathrm{SNR}=\frac{3}{M^2{e}^2{\mathrm{\&pi;}}^2}---\left(20\right)$

其中，M是分析的正弦波循环的数量，e是相对频率误差。

使用指示相关性好于0.1dB的仿真软件应用来进行测试。对于那奎斯特频率，大约有一半的噪声功率集中在M-1比特位数(bin)中，因此有SNR+3dB的SFDR限制。在大FFT(考虑到64k的实际限制)和低噪声仪器的情况下，由于非相干时钟的SFDR限制将好于160dB。

要求10ns/2⁴⁴(5.6E-22秒)的用户时钟分辨率来实现157dB SNR。使用5.6E-22秒用户时钟周期分辨率要求，相位漂移的最差实例将是：

$\mathrm{PhaseDrift}=\frac{\mathrm{Resolution}}{2}\left(\frac{\sec \mathrm{onds}}{\mathrm{cycle}}\right)\mathrm{ClockFrequency}\left(\frac{\mathrm{cycles}}{\sec \mathrm{ond}}\right)---\left(21\right)$

$\mathrm{PhaseDrift}=\frac{5.6E-22}{2}\left(\frac{\sec \mathrm{onds}}{\mathrm{cycle}}\right)400E6\left(\frac{\mathrm{cycles}}{\sec \mathrm{ond}}\right)=114\frac{\mathrm{fs}}{\sec \mathrm{ond}}---\left(22\right)$

或6.8ps/分钟；400ps/小时。

p的范围从极端值其影响因素获取。忽略T_DELAY，最小的p值来自：

$p_{\mathrm{MIN}}=\frac{T_{x_{\mathrm{MIN}}}}{T_{\mathrm{RSI}}}---\left(23\right)$

$T_{x_{\mathrm{MIN}}}=T_{\mathrm{RSO}}-{\mathrm{Frac}}_{{\mathrm{RSO}}_{\mathrm{MAX}}}+{\mathrm{Frac}}_{{\mathrm{RSI}}_{\mathrm{MIN}}}---\left(24\right)$

FRAC值范围从(0，T]，因此p_MIN约为0。p的最大值来自于T_x的最大值并且由此来自于FRAC_RSO的最小值。即，

$p_{\mathrm{MAX}}=\frac{T_{x_{\mathrm{MAX}}}}{T_{\mathrm{RSI}}}$ 以及(25)

$T_{x_{\mathrm{MAX}}}=T_{\mathrm{RSO}}-{\mathrm{Frac}}_{{\mathrm{RSO}}_{\mathrm{MIN}}}+{\mathrm{Frac}}_{{\mathrm{RSI}}_{\mathrm{MAX}}}---\left(26\right)$

FRAC_RSO的最小值出现在重采样器输出时钟在DSP时钟前即刻发生时，那么FRAC_RSO＝T_RSO-T_DSP。因此，

$p_{\mathrm{MAX}}=\frac{T_{\mathrm{DSP}}+T_{\mathrm{RSI}}}{T_{\mathrm{RSI}}}---\left(27\right)$

注意，对于以下显示的特别实例，其中T_RSO＝KT_DSP，K是整数，并且其中重采样器输入时钟T_RSO和DSP时钟T_DSP在相位上对准，FRAC_RSO总是等于T_RSO。在该实例中：

$p_{\mathrm{MAX}}=\frac{T_{\mathrm{RSO}}-T_{\mathrm{RSO}}+T_{\mathrm{RSI}}}{T_{\mathrm{RSI}}}=1---\left(28\right)$

内插因子p表示重采样器输出时钟对重采样器输入时钟的相对相位。重采样器通过应用全通多相位子滤波器中的两个(用递增延迟值支持(bracketing)理想相对相位)然后在两个结果之间线性内插来内插输出值。已知该重采样器的SNR为：

${\mathrm{SNR}}_{\mathrm{filter}}\&GreaterEqual;\frac{{80I}_{\mathrm{filter}}^4}{{\mathrm{\&omega;}}_x^4}---\left(29\right)$

在其中，I_filter是多相位子滤波器的数量，而ω_x是相对带宽，即2πBW_user/F_RSI。例如，参见J.G.Proakis和D.K.Manolakis的Introduction to Digital SignalProcessing(1992年第二版)中所述。另外，线性内插本身实际上是具有以下SNR的多相位滤波器：

${\mathrm{SNR}}_{\mathrm{int\; erpolator}}\&GreaterEqual;\frac{{12I}_{\mathrm{int\; erpolator}}^2}{{\mathrm{\&omega;}}_x^2}---\left(30\right)$

任何自动测试设备、仪器或通信系统将从本发明获益，因为本发明导致了波形数字化器、任意波形发生器、调制和解调制系统的设计和实施的简化。

尽管本文已经公开和具体描述了本发明的优选实施例和多个替代实施例，但是对于本领域的技术人员来说很明显，在不偏离本发明的精神和范围的前提下，可以对形式和细节做多种修改。

请注意，本文说明的示例不应以任何形式被解释为对本发明的精神和范围的限制。在此处显示的具体示例和实施仅是为了说明。而且，尽管在优选实施例中，当为了执行采样率转换进行修改时，滤波器中的状态数量可以保持不变，但是在替代实施例中，在不偏离本发明的精神和范围的前提下，可以增加其他状态。

Claims (21)

1.一种用于对采样的数据进行速率转换的方法，包括：

接收根据输入采样时钟采样的输入数据；

接收值，所述值指示输出采样时钟与所述输入采样时钟相差非整数值；

确定所述输入和输出采样时钟各自与处理器时钟之间的各自关系，其中所述输入和输出采样时钟各自独立于所述处理器时钟；

确定内插因子，所述内插因子为所述输入采样时钟、所述输出采样时钟以及在所述输入和输出采样时钟各自与所述处理器时钟之间的所确定关系的函数；并且

生成输出数据，所述输出数据为所述输入数据和所述内插因子的函数，其中所述输出数据对应于根据所述输出采样时钟采样的输入数据，从而将所述输入数据从所述输入采样时钟速率转换为所述输出采样时钟。

2.如权利要求1所述的方法，其中确定所述输入和输出采样时钟各自与所述处理器时钟之间的各自关系的步骤包括：

确定指示所述输入采样时钟和所述处理器时钟之间延迟的输入相位值；并且

确定指示所述输出采样时钟和所述处理器时钟之间延迟的输出相位值。

3.如权利要求2所述的方法，其中确定输入相位值和确定输出相位值的步骤中的至少一个包括使用累加器。

4.如权利要求1所述的方法，其中确定所述内插因子的步骤包括：

确定作为所述输出相位值和所述输入相位值之间的差的量，并且从所述输出采样时钟的周期减去所确定的差；并且

所确定的量除以所述输入采样时钟的周期。

5.如权利要求4所述的方法，其中确定所述量的步骤包括：

确定所述输出相位值和所述输入相位值之间的差；

从所述输出采样时钟的周期减去所述输出相位值和所述输入相位值之间的差；并且

将相减后的结果加上延迟值，其中输出采样数据以与所述延迟值成比例的时间延迟。

6.如权利要求5所述的方法，其中所述延迟值是可选择的。

7.如权利要求1所述的方法，进一步包括：将输入采样数据的一个以上的顺序集存储在分支延迟线路上，输入采样数据的每个集与各自的分支相关联，通过各自的分支可达到数据的不同顺序集。

8.如权利要求1所述的方法，进一步包括：将所述内插因子的整数部分解释为输入数据超前。

9.如权利要求1所述的方法，进一步包括：根据所述内插因子的上小数部分作出多相位滤波器选择。

10.如权利要求9所述的方法，进一步包括：将所述内插因子的下小数部分解释为线性内插缩放因子。

11.如权利要求1所述的方法，其中所述内插因子的确定在所述输入采样时钟、所述输出采样时钟和所述处理器时钟的至少一个中的不同采样期间重复。

12.如权利要求11所述的方法，其中所述内插因子的确定为所述输出采样时钟的每个采样而重复。

13.一种用于将采样的数据从第一速率转换为第二速率的装置，包括：

速率转换器，接收根据输入采样时钟采样的输入数据，并被配置为产生指示根据输出采样时钟采样的所述输入数据的输出数据，所述速率转换器在独立于所述输入采样时钟和所述输出采样时钟的处理时钟速率上操作；

累加器，接收所述处理时钟，并被配置为监视处理器时钟的状态，并确定所述输入采样时钟和所述输出采样时钟各自与所述处理器时钟的各自关系；以及

与所述累加器和所述速率转换器通信的内插因子电路，所述内插因子电路接收所述输入采样时钟和所述输出采样时钟各自对于所述处理器时钟的各自关系，并被配置为计算至少具有上小数部分和下小数部分的内插因子，所述内插因子计算为所述输入采样时钟、所述输出采样时钟和所述处理器时钟的函数，所述速率转换器被配置为，以所述内插因子的函数将所述输入数据转换为所述输出数据。

14.如权利要求13所述的装置，其中所述累加器包括多个寄存器，所述多个寄存器被配置为存储与所述输入采样时钟、所述输出采样时钟以及所述输入采样时钟和所述输出采样时钟各自对于所述处理器时钟的各自关系相关的值。

15.如权利要求14所述的装置，其中所述累加器包括模运算功能。

16.如权利要求13所述的装置，其中所述速率转换器包括：

与所述内插因子电路通信的数字输入滤波器，所述数字输入滤波器接收所述内插因子的上小数部分，并被配置为对根据输入采样时钟采样的输入数据进行滤波；

与所述数字输入滤波器和所述内插因子电路通信的线性内插器，所述线性内插器接收所述内插因子的所述下小数部分；以及

与所述线性内插器的输出通信的低通滤波器，其中以输入采样时钟对输入进行采样的数据被速率转换为以所述输出采样时钟采样的对应输出数据。

17.如权利要求16所述的装置，进一步包括在接收到的输入数据和所述数字输入滤波器之间的超前缓冲器，所述超前缓冲器还与所述内插因子电路通信，并接收所述内插因子的整数部分。

18.如权利要求16所述的装置，其中所述数字输入滤波器包括多相位滤波器和增量滤波器。

19.如权利要求13所述的装置，进一步包括至少一个存储器块，被配置为存储用于所述数字输入滤波器的滤波器系数。

20.如权利要求13所述的装置，进一步包括数字信号处理器，其实施所述速率转换器、所述累加器和所述内插因子电路中的至少一个。

21.一种用于将采样的数据从第一速率转换为第二速率的装置，包括：

用于接收根据输入采样时钟采样的输入数据的装置；

用于接收值的装置，所述值指示输出采样时钟与所述输入采样时钟相差非整数值；

用于确定所述输入和输出采样时钟各自与处理器时钟之间的各自关系的装置，其中所述输入和输出采样时钟各自独立于所述处理器时钟；

用于内插因子的装置，所述内插因子为所述输入采样时钟、所述输出采样时钟以及在所述输入和输出采样时钟各自与所述处理器时钟之间的所确定关系的函数；以及

用于生成输出数据的装置，所述输出数据为所述输入数据和所述内插因子的函数，其中所述输出数据对应于根据所述输出采样时钟采样的所述输入数据，从而将所述输入数据从所述输入采样时钟速率转换为所述输出采样时钟。

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