CN101866604B - 多分区像素驱动电路及其方法 - Google Patents

Abstract

本发明所公开的一种多分区像素驱动电路，包括：多分区像素阵列，包含复数主像素、复数次像素、复数条扫描线与复数条数据线，其中多分区像素阵列包含一虚拟扫描线，列于复数条扫描线之后；及一配线，耦合复数条扫描线的第一条扫描线与虚拟扫描线间，以利于复数条扫描线的最后一条扫描线得正常显示。

Description

多分区像素驱动电路及其方法

技术领域

本发明关于一种像素驱动电路及其方法，特别是有关于一种多分区像素驱动电路及其方法。

背景技术

随着光学科技与半导体技术的进步，液晶显示面板已广泛的应用于电子产品显示面板上。液晶显示器具有高画质、体积小、重量轻、低电压驱动、低消耗功率及应用范围广等优点，其已取代传统的阴极射线管成为显示器的主流技术。

一般而言，液晶显示面板(LCD)包含二基板并有液晶被密封于其间，像素电极及薄膜晶体管(TFT)被设置于一基板上，而相对于各像素电极的彩色滤光膜及一共享于各像素的共同电极被设置在另一基板上。彩色滤光膜包含红(R)、绿(G)、蓝(B)三种，而在每一像素中会设有此三种颜色中的一种滤光膜。红、绿、蓝色像素互相邻设而一起构成一像元。

随相关技术的发展，业界已具有较佳视角特性的多分区垂直配向(Multi-domain Vertical Alignment；MVA)式液晶显示器，此技术并实际应用于液晶显示电视上，技术特征在于其分割一个像素为四分区(4domain)。多分区垂直配向技术所制造的液晶显示器具有高对比、广视角及大尺寸兼容等优点，不过其液晶屏幕于前视与侧视的比较，仍会发现侧视产生白浮现象(color washout)，且应答时间较慢，这将降低多分区垂直配向模式的影像质量。要降低色偏，最有效率的方法可以采用八分区(8domain)技术来解决，即像素分区从4分区增加到8分区或更多。其可利用电容耦合型(CapacitanceCoupling type，C-C type)、双数据或双栅型(T-T type)以及共同电压摆荡(common voltage swinging，Com-swing)技术而产生8分区像素。其中双数据或双栅型(T-T type)以及共同电压摆荡技术需要额外的电路信号(由集成电路及电子元件所产生)，因此增加了回路的成本。虽然电容耦合型技术不会增加制造成本，但是由于其自耦合电容的浮置电极会导致严重的影像残留。

在先前技术的增强的多分区垂直配向模式(AMVA，Advanced-MVA mode)中，请参考SID期刊2007年18.3，其教示一种附加更新技术(ART，AdditionalRefresh Technology)，其分割像素为主区及次区以提供八分区像素。附加更新技术是利用自加速驱动(self-overdriving)的八分区像素来降低白浮现象并缩短应答时间。

此外，请参考图1，所示为现行8分区像素电路架构，包括主像素(Mainpixel)A与次像素(Sub pixel)B，主像素A中有主薄膜晶体管50及电容61、62，而次像素B中有次薄膜晶体管60及电容63、64，数据线10与扫描线30连接，电压震荡线20与40连接数据线10以及分别连接电容61与63。此原理是针对主像素A与次像素B，利用不同的电压震荡信号，使得主像素与次像素产生不同的电压差而达到8分区像素的效果。

上述传统设计的缺点在于：(1).电路设计复杂，(2).共同电压震荡(CS)信号为一交流(AC)信号，此将造成集成电路(IC)端的出力负载较重，并且成本提高；(3).电容耦合型的像素因浮置(Floating)电极结构而有烧付问题；(4).共同电压摆荡型态有较严重的斜视红黄带。

因此，因应共同电压摆荡设计方式的缺点，本发明提供一种优于公知技术的新8分区像素的实施方式，其为公知技术所无法比拟者，并且可以有效地增加液晶显示效能。

发明内容

为了克服公知技术问题，本发明提供一种八分区像素的显示面板的像素驱动电路及其方法，以解决显示面板最后一条扫描线(Gate line)显示异常的问题。

本发明的再一目的是提供一种多分区像素驱动方法，所述方法是利用一配线以连接第一条扫描线与虚拟扫描线，使显示面板最后一条扫描线能够正常显示。

本发明的又一目的是提供一种多分区像素驱动方法，所述方法无须新增额外电路信号或回路端，而可以达到多分区像素的效果。

本发明所公开的一种多分区像素驱动电路，包括；一第一条扫描线，耦合至一数据线；一虚拟扫描线，耦合至数据线；以及一配线，耦合第一条扫描线与虚拟扫描线。

本发明公开一种多分区像素驱动电路，包括一多分区像素阵列，包含复数主像素、复数次像素、复数条扫描线与复数条数据线，其中第m列、第n行的像素包含第一主像素与第一次像素，其中第一主像素包含一主像素薄膜晶体管、第一像素电容及第一储存电容位于该主像素中，其中主像素薄膜晶体管具有第一栅极耦合第m条扫描线、第一源极耦合第n条数据线、第一漏极耦合第一像素电容及第一储存电容；上述的第一次像素包含第一与第二次薄膜晶体管、第二像素电容、第二储存电容及第三储存电容，位于该次像素中，其中该第一次薄膜晶体管具有第二栅极耦合第m条扫描线，具有第二源极耦合第n条数据线数据线，第一次薄膜晶体管具有第二漏极耦合至第二像素电容、第二储存电容、第三储存电容；第二次薄膜晶体管具有第三栅极耦合第(m+1)条扫描线、第三源极耦合第二漏极与第二像素电容之间，具有第三漏极耦合第三储存电容及第四储存电容之间；其中多分区分电路阵列包含一虚拟扫描线，列于复数条扫描线之后；及一配线，耦合复数条扫描线的第一条扫描线与虚拟扫描线间，以利于复数条扫描线的最后一条扫描线得正常显示。

本发明的多分区像素驱动电路还包含一最后一条扫描线耦合第n条数据线。上述像素驱动电路还包含：一第二主薄膜晶体管，位于一第二主像素中，其栅极耦合最后一条扫描线，其源极耦合第n条数据线，其漏极耦合第三像素电容及第五储存电容；一第一三次薄膜晶体管，位于一第二次像素中，其栅极耦合最后一条扫描线，其源极耦合第n条数据线，其漏极耦合第四像素电容、第六储存电容及第七储存电容；以及一第四次薄膜晶体管，位于第二次像素中，其栅极耦合虚拟扫描线，其源极耦合第五漏极与第四像素电容之间，其漏极耦合第六储存电容及第七储存电容之间。配线是配置于显示面板的右侧边或左侧边，其中该左侧边的配线为虚拟源极线。

本发明所揭示的一种多分区像素驱动方法，其中该多分区像素驱动方法是透过一多分区像素驱动电路执行，多分区像素驱动电路包括一多分区像素阵列包含复数主像素、复数次像素、复数条扫描线、复数条数据线及一虚拟扫描线，每一主像素包含一主薄膜晶体管、一第一像素电容及一第一储存电容，每一次像素包含一第一与一第二次薄膜晶体管、一第二像素电容、一第二储存电容、一第三储存电容及一第四储存电容，其中虚拟扫描线，列于复数条扫描线之后，该多分区像素驱动方法包含：使复数条扫描线由上至下依序扫描；当扫描至一第m条扫描线时，该第m条扫描线为高电位，以使主薄膜晶体管及第一次薄膜晶体管开启，则第n条数据线对第一像素电容、第一储存电容、第二像素电容、第二储存电容、第三储存电容及第四储存电容进行充电，并使主像素与次像素的电压相同；当扫描至下一条第(m+1)条扫描线时，则第m条扫描线回复至低电位，主薄膜晶体管及第一次薄膜晶体管关闭，而第(m+1)条扫描线为高电位，以使第二次薄膜晶体管开启而造成第二储存电容短路而导致主像素与次像素的电压不同；以及藉由耦合一配线于复数条扫描线的一第一条扫描线与虚拟扫描线间，利用扫描第一条扫描线，透过该配线以将第一条扫描线的信号传递至虚拟扫描线以进行放电，以利于复数条扫描线的一最后一条扫描线得正常显示。

附图说明

上述元件，以及本发明其它特征与优点，藉由阅读实施方式的内容及其图式后，将更为明显：

图1为先前技术的显示面板8分区像素的等效电路图。

图2为显示面板中的一8分区像素的等效电路图。

图3为本发明的显示面板中的一8分区像素的等效电路图。

图4为本发明的显示面板的一实施例的示意图。

图5为本发明的显示面板的另一实施例的示意图。

具体实施方式

本发明将配合其较佳实施例与随附的图示详述于下。应可理解者为本发明中所有的较佳实施例仅为例示之用，并非用以限制。因此除文中的较佳实施例外，本发明亦可广泛地应用在其它实施例中。且本发明并不受限于任何实施例，应以随附的权利要求范围及其同等领域而定。

为了克服公知技术问题，本发明提供一种八分区像素的显示面板的像素驱动电路及其方法，以解决显示面板最后一条扫描线(Gate line)显示异常的问题。本发明提供一种八分区像素的显示面板，可应用于广视角像素(Wideviewing angle pixel)。

基于先前技术中显示面板最后一条扫描线无法正常显示的缺点，需要多一条虚拟扫描线(Dummy gate line)来辅助，因此必须使用特殊规格的栅极集成电路(gate IC)。本发明利用连接第一条扫描线(G1)和虚拟扫描线的连接导线，使显示面板最后一条扫描线能够正常显示，而无须增加栅极集成电路的成本。

图2为显示面板中的一8分区像素的等效电路图。其为因应共同电压摆荡(CS-Swing)设计方式的缺点，所提出的一种新8分区像素的实施方式。本发明的各实施例中，相同构成要件不重复叙述或说明。此外，本发明的实施例仅用于说明本发明的概念并非用于限定本发明方法所制作的显示面板。显示面板包含但不限定为液晶显示器、等离子体显示器等。

如图2所示为8分区像素设计的架构与操作，在8分区像素设计中，主像素A(Main Pixel)中的主薄膜晶体管(TFT)100的栅极是电性连接于第m条扫描线Gm，其源极是电性连接于第n条数据线Sn，而其漏极则电性连接于Clca及Csta。次像素B(Sub Pixel)中的次薄膜晶体管(sub-TFT)101与102于像素电路中，具有与主薄膜晶体管100不同的宽度/长度(W/L)以及充电比例。次薄膜晶体管101栅极是电性连接于第m条扫描线Gm，其源极是电性连接于第n条数据线Sn，而其漏极则电性连接于Clcb、Cstc及Cstd。另外，次薄膜晶体管102栅极是电性连接于次一条第(m+1)条扫描线G(m+1)，其源极是电性连接于次薄膜晶体管101漏极与Clcb之间，而其漏极电性连接于Cstc及Cstb之间。

举一实施例而言，主薄膜晶体管100及次薄膜晶体管101与102是配置在第一基板上；上述第m条扫描线Gm、第n条数据线Sn、第(m+1)条扫描线G(m+1)是配置在第一基板上。第一基板为主动元件阵列基板，其材质包括玻璃、石英或可挠性材质，第二基板为彩色滤光基板，对应于主动元件阵列基板。液晶可配置于彩色滤光基板与主动元件阵列基板之间。

上述标号Clca及Clcb分别为主像素A以及次像素B的像素电容，其面积及电容大小可为任意比例，端视实际或设计需要而调整其大小。标号Csta、Cstb、Cstc、Cstd为储存电容，其电容大小可为任意比例，端视实际或设计需要而调整其大小。

当显示面板驱动时，扫描线(G-Line)由上至下依序扫描，当第m条扫描线Gm为高电位时，主薄膜晶体管100及次薄膜晶体管101开启，第n条数据线Sn会对所有电容充电。当电容充电完成时，参考点A及B的电压V_A及V_B会和第n条数据线Sn所提供的电压(V_Sn)相同。此时电压(V_Sn、V_A及V_B)、充电量(q_A及q_B)及上述电容的关系式如以下方程序1与2所述：

q_A＝(Clca+Csta)V_Sn＝(Clca+Csta)V_A    (1)

$q_B=(\mathrm{Clcb}+\frac{\mathrm{Cstb}\×\mathrm{Cstc}}{\mathrm{Cstb}+\mathrm{Cstc}}+\mathrm{Cstd})V_{\mathrm{Sn}}=(\mathrm{Clcb}+\frac{\mathrm{Cstb}}{1+\mathrm{Cstb}/\mathrm{Cstc}}+\mathrm{Cstd})V_A---\left(2\right)$

当扫描至下一条扫描线G(m+1)，则扫描线Gm回复至低电位，而扫描线Gm+1变为高电位，此时主像素A因主薄膜晶体管100关闭，而进入保持(holding)状态，因此像素电容Clca及Clcb的电压维持不变；而次像素B因次薄膜晶体管102开启，造成储存电容Cstc短路，因而失去作用，此时等效电容将会改变。基于电荷守恒原理，可得到下列方程式3：

$q_B=(\mathrm{Clcb}+\frac{\mathrm{Cstb}}{1+\mathrm{Cstb}/\mathrm{Cstc}}+\mathrm{Cstd})V_A=(\mathrm{Clcb}+\mathrm{Cstb}+\mathrm{Cstd})V_B$

$V_B=\frac{(\mathrm{Clcb}+\frac{\mathrm{Cstb}}{1+\mathrm{Cstb}/\mathrm{Cstc}}+\mathrm{Cstd})}{(\mathrm{Clcb}+\mathrm{Cstb}+\mathrm{Cstd})}{V}_A---\left(3\right)$

从上述方程式3得知，利用下一条扫描线而开启次像素B的次薄膜晶体管，使得主像素A及次像素B的显示电压V_A及V_B不相同，因而造成显示面板具有8分区像素的效果。适当调配上述各电容面积，可以将显示面板的显示品位最佳化。本发明的8分区像素设计方式无须新增额外电路信号，因此不用新增加回路端，一样可以达到多分区(multi-domains)像素的效果。

值得注意的是上述的像素设计仅为本发明的一实施例而非用以限定本发明。

在一实施例中，上述的像素设计需另一条扫描线来对次像素做放电的动作，否则最后一条像素线(pixel line)会有异常的显示问题。以液晶显示面板分辨率1366×768而言，其所使用的栅极集成电路接脚(pin)的数目为256通道(Channel)。而此像素设计的液晶显示面板需要的实际扫描线走线是(768+1)条，新增的一条输出接脚用于连接最后一条扫描线，因而必须选择特殊的257通道输出接脚数的栅极集成电路，如此将增加液晶显示面板的集成电路成本。

如上所述，在多分区(例如8分区)像素设计方式之下，需多一条虚拟扫描线(Dummy gate line)来解决基于显示面板最后一条扫描线无法正常显示的问题，因此必须使用特殊规格的栅极集成电路(gate IC)。本发明的一实施例中，利用连接第一条扫描线(G1)和虚拟扫描线的连接导线，使显示面板最后一条扫描线能够正常显示，而无须增加栅极集成电路的成本。图3为本发明的显示面板中的一8分区像素的等效电路图，其中部分配置与元件与图2相仿，相同部分则不再赘述。如图3所示，在8分区像素设计中，主像素A中的主薄膜晶体管204的栅极连接于最后一条扫描线201，其源极电性连接于第n条数据线Sn，而其漏极则连接于Clca及Csta。次像素B中的次薄膜晶体管203与206于像素电路中，具有与主薄膜晶体管204不同的宽度/长度(W/L)以及充电比例。次薄膜晶体管203栅极电性连接于最后一条扫描线201，其源极则电性连接于第n条数据线Sn，而其漏极电性连接于Clcb、Cstc及Cstd。另外，次薄膜晶体管206栅极电性连接于最后一条扫描线201的次一条虚拟扫描线(Dummy gate line)205，其源极电性连接于次薄膜晶体管203漏极与Clcb之间，而其漏极电性连接于Cstc及Cstb之间。此外，第一条扫描线200透过一配线202连接虚拟扫描线205。配线202可以配置于显示面板的右侧或左侧，端视实际需要或设计而定。需注意者，第一条扫描线200亦配置相同于图2所示的元件与电路架构，为便利说明，于图2中并未显示。扫描进行时，扫描线从第一条扫描线200依序扫描至最后一条扫描线201，然后回复至第一条扫描线200重新依序扫描。然而，基于第一条扫描线200连接虚拟扫描线205，因此当回复至第一条扫描线200重新扫描时，输入至第一条扫描线200的信号(Vgh)亦传递至虚拟扫描线205使其放电，结果使得最后一条扫描线201得以正常的显示。

如图4所示。液晶显示面板300藉由源极驱动集成电路301及栅极驱动集成电路302来驱动其中的像素。基于上述的8分区像素设计，在液晶显示面板300的多分区像素阵列300一侧(例如右侧边)新增一条配线305，连接第一条扫描线303和虚拟扫描线304。配线305是为第一条扫描线303与虚拟扫描线304的连接走线。当第一条扫描线303进行扫描动作时，透过配线305得以将第一条扫描线303的信号(Vgh)传递至虚拟扫描线304以进行放电作用，使得液晶显示面板300的最后一条扫描线得以显示，本发明的功效使得所有的面板扫描线均能正常显示。。

在另一实施例中，液晶显示面板300的像素驱动电路包括周边的配线(wiring)，例如液晶显示面板300的多分区像素阵列左侧的虚拟源极线(Dummysource line)306，其为虚拟薄膜晶体管的虚拟源极线。利用虚拟源极线306将第一条扫描线303和虚拟扫描线304相连接。虚拟源极线306是为第一条扫描线303与虚拟扫描线304的连接走线。当第一条扫描线303进行扫描动作时，透过虚拟源极线306得以将第一条扫描线303的信号(Vgh)传递至虚拟扫描线304进行放电作用，进而使液晶显示面板300的最后一条扫描线得以显示，结果使得所有的扫描线像素能正常显示八分区像素，如图5所示。

综合上述，本发明提供一种新八分区像素的实施架构与方式，相较于先前技术，具有下列优点：

(1).成本不会增加：本发明的新8分区回路设计，可以和传统的4分区相同，因此成本及显示质量均较传统设计更具竞争力。

(2).烧付现象较轻：本发明的像素设计，无任何浮置(Floating)电极存在，因此不会产生烧付的问题。

(3).斜视红黄带较轻：本发明的设计由于主像素-次像素的低阶调电压差较共同电压摆荡型态(CS-Swing Type)小，因此斜视红黄带较轻微。

(4).无须使用特殊规格高成本的栅极集成电路。

对熟悉此领域技艺者，本发明虽以较佳实例阐明如上，然其并非用以限定本发明的精神。在不脱离本发明的精神与范围内所作的修改与类似的配置，均应包含在上述的权利要求范围内，此范围应覆盖所有类似修改与类似结构，且应做最宽广的诠释。

Claims (5)

1.一种多分区像素驱动电路，其特征在于，包括：

一多分区像素阵列包含复数主像素、复数次像素、复数条扫描线、复数条数据线及一虚拟扫描线；

其中每一该主像素包含一主薄膜晶体管、一第一像素电容及一第一储存电容；该主薄膜晶体管具有一第一栅极耦合该复数条扫描线的一第m条扫描线、一第一源极耦合该复数条数据线的一第n条数据线、一第一漏极耦合该第一像素电容及该第一储存电容；

其中每一该次像素包含一第一次薄膜晶体管与一第二次薄膜晶体管、一第二像素电容、一第二储存电容、一第三储存电容及一第四储存电容；该第一次薄膜晶体管具有一第二栅极耦合该第m条扫描线，一第二源极耦合该第n条数据线，一第二漏极耦合至该第二像素电容、该第二储存电容、该第三储存电容，该第二次薄膜晶体管具有一第三栅极耦合一第(m+1)条扫描线，一第三源极耦合该第二漏极与该第二像素电容之间，一第三漏极耦合该第三储存电容及该第四储存电容之间；

其中该虚拟扫描线，列于该复数条扫描线之后；及

一配线，耦合该复数条扫描线的第一条扫描线与该虚拟扫描线间，以利于该复数条扫描线的最后一条扫描线得正常显示。

2.如权利要求1所述的多分区像素驱动电路，其特征在于，该第m条扫描线为最后一条扫描线，其中该第(m+1)条扫描线为该虚拟扫描线。

3.如权利要求1所述的多分区像素驱动电路，其特征在于，该配线是配置于该多分区像素阵列的右侧边、该多分区像素阵列的左侧边、或一虚拟源极线。

4.一种多分区像素驱动方法，其特征在于，该多分区像素驱动方法是透过一多分区像素驱动电路执行，该多分区像素驱动电路包括一多分区像素阵列包含复数主像素、复数次像素、复数条扫描线、复数条数据线及一虚拟扫描线，每一该主像素包含一主薄膜晶体管、一第一像素电容及一第一储存电容，该主薄膜晶体管具有一第一栅极耦合该复数条扫描线的一第m条扫描线、一第一源极耦合该复数条数据线的一第n条数据线、一第一漏极耦合该第一像素电容及该第一储存电容，每一该次像素包含一第一次薄膜晶体管与一第二次薄膜晶体管、一第二像素电容、一第二储存电容、一第三储存电容及一第四储存电容，该第一次薄膜晶体管具有一第二栅极耦合该第m条扫描线，一第二源极耦合该第n条数据线，一第二漏极耦合至该第二像素电容、该第二储存电容、该第三储存电容，该第二次薄膜晶体管具有一第三栅极耦合一第(m+1)条扫描线，一第三源极耦合该第二漏极与该第二像素电容之间，一第三漏极耦合该第三储存电容及该第四储存电容之间，其中该虚拟扫描线，列于该复数条扫描线之后，该多分区像素驱动方法包含：

使该复数条扫描线由上至下依序扫描；

当扫描至一第m条扫描线时，该第m条扫描线为高电位，以使该主薄膜晶体管及该第一次薄膜晶体管开启，则一第n条数据线对该第一像素电容、该第一储存电容、该第二像素电容、该第二储存电容、该第三储存电容及该第四储存电容进行充电，并使该主像素与该次像素的电压相同；

当扫描至下一条第(m+1)条扫描线时，则该第m条扫描线回复至低电位，该主薄膜晶体管及该第一次薄膜晶体管关闭，而该第(m+1)条扫描线为高电位，以使该第二次薄膜晶体管开启而造成该第三储存电容短路而导致该主像素与该次像素的电压不同；以及

藉由耦合一配线于该复数条扫描线的一第一条扫描线与该虚拟扫描线间，利用扫描该第一条扫描线，透过该配线以将该第一条扫描线的信号传递至该虚拟扫描线以进行放电，以利于该复数条扫描线的一最后一条扫描线得以正常显示。

5.如权利要求4所述的多分区像素驱动方法，其特征在于，该配线是配置于该多分区像素阵列的右侧边、该多分区像素阵列的左侧边、或一虚拟源极线。

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