CN101854490A - 成像器件、转换读出信号的方法以及照相机 - Google Patents

Abstract

成像器件包括：像素单元，用于将入射光转换成与入射光量相对应的电信号；和读出单元，用于在第一时段和第二时段内从所述像素单元中读出读出信号，其中，所述读出单元包括：时钟信号生成部分，用于生成具有与读出信号的电压相对应的频率的时钟信号；第一计数部分，用于计数所述时钟信号生成部分生成的时钟信号；第二计数部分，用于计数所述第一计数部分的输出时钟信号；第一校正部分，用于在第一时段内在所述第一和第二计数部分开始计数之前将读出信号的电压校正成常数，并在第一时段内所述第一和第二计数部分开始计数之后并且在第二时段期间停止校正读出信号的电压；和第二校正部分，用于将所述第一计数部分的输出时钟信号的频率校正成比输出时钟信号的频率高的频率。

Description

成像器件、转换读出信号的方法以及照相机

技术领域

本发明涉及像CMOS(互补金属氧化物半导体)图像传感器那样的成像器件、转换读出信号的方法以及照相机。

背景技术

在CMOS图像传感器等中，将从像素电路读出的模拟信号转换(A/D转换)成数字信号(例如，JP-A-2006-303752)。在许多情况下，A/D转换由布置在列处理电路内的ADC电路进行。

ADC电路通过使用电压比较器等将DAC电路生成的斜坡波形参考电压与从像素电路中读出的模拟信号的电压相比较来进行A/D转换。列处理电路通过几千条布线与DAC电路连接。于是，存在列处理电路的布局区随像素数量的增加而增大的问题。

另外，随着像素数量增加，使用DAC电路会使大电流流过。因此，可能需要提高DAC电路的驱动能力。在这样的情况下，使布线变得复杂，从而存在DAC电路或列处理电路的负担增大的问题。

作为解决上述问题的方法，公开了使用电压控制振荡器(下文称为“VCO”)进行A/D转换的ADC电路(例如，JP-A-2006-270293)。

使用VCO的ADC电路不使用电压比较器。于是，简化了布线图案，因此，可以解决上述问题。

发明内容

然而，VCO的能力随温度、电源电压、或制造工艺而变。当在P阶段内进行A/D转换时，这样的变化引起计数器计数的计数值的变化。

因此，可能需要在VCO的振荡频率稳定之后进行计数操作。于是，存在A/D转换可能需要的时间较长的问题。

另外，使用VCO的ADC电路通过计数具有VCO振荡的频率的时钟信号进行A/D转换。于是，可能需要降低振荡频率。

因此，存在构成VCO的延迟元件的CR时间常数增大，以及列处理电路的布局区增大的问题。

因此，需要提供能够不依赖于VCO能力地高速进行A/D转换并缩小列处理电路的布局区的成像器件、进行A/D转换的方法、以及照相机。

按照本发明的一个实施例，提供了包括如下的成像器件：像素单元，用于将入射光转换成与入射光量相对应的电信号；和读出单元，用于在第一时段和第二时段内从所述像素单元中读出读出信号。所述读出单元包括：时钟信号生成部分，用于生成具有与读出信号的电压相对应的频率的时钟信号；第一计数部分，用于计数所述时钟信号生成部分生成的时钟信号；第二计数部分，用于计数所述第一计数部分的输出时钟信号；第一校正部分，用于在第一时段内在所述第一和第二计数部分开始计数之前将读出信号的电压校正成常数，并在第一时段内所述第一和第二计数部分开始计数之后并且在第二时段期间停止校正读出信号的电压；和第二校正部分，用于将所述第一计数部分的输出时钟信号的频率校正成比输出时钟信号的频率高的频率。

按照本发明的另一个实施例，提供了转换读出信号的方法。所述方法包括如下步骤：在第一时段内从像素单元中读出读出信号；将在第一时段内读出信号时读出的读出信号的电压校正成常数；停止校正读出信号的电压；生成具有与停止校正电压时校正的读出信号的电压相对应的频率的时钟信号；计算在生成时钟信号时生成的时钟信号；将在计数时钟信号时输出的输出时钟信号的频率校正成比输出时钟信号的频率高的频率；计数在校正输出时钟信号的频率时校正的输出时钟信号；在第二时段内从像素单元中读出读出信号；生成具有与在第二时段内读出信号时读出的读出信号的电压相对应的频率的时钟信号；计数在生成时钟信号时生成的时钟信号；将在计数时钟信号时输出的输出时钟信号的频率校正成比输出时钟信号的频率高的频率；并计数在校正输出时钟信号的频率时校正的输出时钟信号。

按照本发明的另一个实施例，提供了包括如下的照相机：成像器件；引导入射到所述成像器件的像素区上的光线的光学系统；和处理所述成像器件输出的输出信号的信号处理单元。所述成像器件包括：像素单元，用于将入射光转换成与入射光量相对应的电信号；和读出单元，用于在第一时段和第二时段内从所述像素单元中读出读出信号。所述读出单元包括：时钟信号生成部分，用于生成具有与读出信号的电压相对应的频率的时钟信号；第一计数部分，用于计数所述时钟信号生成部分生成的时钟信号；第二计数部分，用于计数所述第一计数部分的输出时钟信号；第一校正部分，用于在第一时段内在所述第一和第二计数部分开始计数之前将读出信号的电压校正成常数，并在第一时段内所述第一和第二计数部分开始计数之后并且在第二时段期间停止校正读出信号的电压；和第二校正部分，用于将所述第一计数部分的输出时钟信号的频率校正成比输出时钟信号的频率高的频率。

按照本发明的一个实施例，所述读出单元在第一时段内从像素单元中读出读出信号。

然后，所述第一校正部分将读出信号的电压校正成常数，然后停止校正电压。

所述时钟信号生成部分生成具有与所述第一校正部分校正的读出信号的电压相对应的频率的时钟信号。

当从所述时钟信号生成部分输入时钟信号时，所述第一计数器计数时钟信号。

然后，所述第二校正部分将所述第一计数器的输出时钟信号的频率校正成比输出时钟信号的频率高的频率。

所述第二计数器计数所述第二校正部分校正的输出时钟信号。

所述读出单元在第二时段内从所述像素单元中读出读出信号。

然后，所述时钟信号生成部分生成具有与读出信号的电压相对应的频率的时钟信号。

当从所述时钟信号生成部分输入时钟信号时，所述第一计数器计数时钟信号。

然后，所述第二校正部分将所述第一计数器的输出时钟信号的频率校正成比输出时钟信号的频率高的频率。

所述第二计数器计数所述第二校正部分校正的输出时钟信号。

按照本发明的一个实施例，可以不依赖于VCO能力地高速进行A/D转换，并且可以缩小列处理电路的布局区。

附图说明

图1是代表按照本发明第一实施例的CMOS图像传感器的配置示例的示意性方块图；

图2是代表按照本发明第一实施例的像素电路的配置示例的等效电路图；

图3是代表按照本发明第一实施例的列处理电路的配置示例的示意性方块图；

图4是代表按照本发明第一实施例的ADC电路的配置示例的示意图；

图5是代表按照本发明第一实施例的VCO的配置示例的等效电路图；

图6是代表按照本发明第一实施例的VCO的输入电压与输出频率之间的关系的示例的简图；

图7A到7C是例示按照本发明第一实施例的PLL电路(A)和PLL(B)的操作的示例的简图；

图8A到8C是例示按照本发明第一实施例的像素电路的操作的示例的时序图；

图9A到9J是例示按照本发明第一实施例的列处理电路的操作的示例的时序图；

图10是代表按照本发明第二实施例的列处理电路的配置示例的示意性方块图；

图11A到11H是例示按照本发明第二实施例的列处理电路的操作的示例的时序图；

图12A和12B是代表按照第一实施例的A/D转换可能需要的时间与按照第二实施例的A/D转换可能需要的时间之间的比较的示例的概念图；

图13是代表按照本发明第三实施例的列处理电路的配置示例的示意性方块图；

图14A到14C是代表按照本发明第三实施例的列处理电路的操作的示例的时序图；

图15A到15D是例示按照本发明第三实施例的列处理电路的操作的示例的时序图；和

图16是代表按照本发明第四实施例的照相机的配置示例的简图。

具体实施方式

在下文中，将参照附图描述本发明的实施例。另外，将按照如下次序作出描述。

1.第一实施例(包括第一校正部分和第二校正部分的情况)

2.第二实施例(只包括第一校正部分的情况)

3.第三实施例(第一校正部分的改进示例)

4.第四实施例(照相机)

<1.第一实施例>

[CMOS图像传感器1的配置示例]

图1是代表按照本发明第一实施例的CMOS图像传感器的配置示例的示意性方块图。

图1代表CMOS图像传感器1的主要部分。

作为表示在图1中的成像器件的CMOS图像传感器1含有像素单元10、多个像素电路11、行选择电路12、行驱动电路13、列处理电路14、水平扫描电路15、控制电路16和数字信号处理电路(下文称为“DPU”)17。

像素单元10是接收入射光的像素区域。在像素单元10中，按矩阵形状排列m(行方向)×n(列方向)个像素电路11。

作为一个示例，每个像素电路11按拜尔(Bayer)模式排列。每个像素电路11被Gr(绿色)、R(红色)和B(蓝色)的一种滤色器覆盖，并且检测与每种颜色的滤色器相对应的颜色。

此时，像素电路11通过进行光电转换将入射光转换成电荷(电子)，并将电荷输出到垂直信号线LVSL(n)上的节点ND1作为电压信号(按照本发明一个实施例的读出信号)。

行选择电路12根据从控制电路16输入的行选择信号选择第m像素电路11。

行驱动电路13根据从控制电路16输入的行选择信号和从控制电路16输入的参考时钟脉冲CK驱动第m像素电路11。

列处理电路(按照本发明一个实施例的读出单元)14含有用于每个垂直行(列)的ADC电路141。ADC电路141的数量与在列向排列的像素电路11的数量(n)相同。

ADC电路141根据水平扫描电路15的控制，从用于每列的像素电路11中读出电压信号。读出的电压信号是模拟信号，于是ADC电路141对电压信号进行相关双取样(下文称为“CDS”)处理。于是，将模拟信号转换成数字信号(A/D转换)。

水平扫描电路15例如由移位寄存器等构成。水平扫描电路15根据从控制电路16输入的参考时钟脉冲CK，依次为每个列选择列处理电路14的ADC电路141。

控制电路16(按照本发明一个实施例的指示单元单元)含有控制信号生成电路(下文称为“SG”)161和用于SG 161的PLL(锁相环)电路162。

SG 161根据PLL电路162的相位控制生成各种控制信号。控制信号包括如后所述的控制信号SCTL(按照本发明一个实施例的指示信号)、计数使能信号SCE(按照本发明一个实施例的计数开始信号；下文称为“CE信号SCE”)、参考时钟脉冲CK等。

控制电路16将参考时钟信号CK输出到行选择电路12、行驱动电路13和水平扫描电路15。控制电路16将控制信号SCTL或CE信号SCE等输出到列处理电路14。

DPU 17(按照本发明一个实施例的计算单元)通过计算在P阶段内的计数值与在D阶段内的计数值之间的差值获取从像素单元10读出的原始图像数据的数字值。

[像素电路11的电路配置的示例]

将参照图2描述像素电路11的电路配置的示例。

图2是代表按照本发明第一实施例的像素电路的配置示例的等效电路图。

图2代表处在第n行中的第m像素电路。

例如，表示在图2中的像素电路11含有由光电二极管构成的光电转换器件111、传输晶体管112、复位晶体管113、放大晶体管114和选择晶体管115。

光电转换器件111含有接地(GND)的阳极侧和与传输晶体管112的源极连接的阴极侧。光电转换器件111进行依照入射光量将入射光转换成电荷(电子)的光电转换并累积电荷。

作为表示在图2中的每个晶体管，绝缘栅极型的n-沟道场效应晶体管可以用作一个示例。

为了使累积在光电转换器件111中的电荷传输到浮动扩散FD(下文称为“FD”)，将传输晶体管112连接在光电转换器件111的阴极侧与FD之间。将传输信号线LTRN(m)与传输晶体管112的栅极连接。传输信号线LTRN(m)的一端与行驱动电路13连接。

将传输晶体管112的漏极、复位晶体管113的源极和放大晶体管114的栅极与FD连接。

将复位晶体管113连接在FD与电源电压VDD之间，用于使FD的电位复位到电源电压VDD。将复位信号线LRST(m)与复位晶体管113的栅极连接。复位信号线LRST(m)的一端与行驱动电路13连接。

放大晶体管114含有与电源电压VDD连接的漏极和与选择晶体管115的漏极连接的源极。放大晶体管114放大FD的电位。

选择晶体管115含有与放大晶体管114的源极连接的漏极、与垂直信号线LVSL(n)连接的源极和与选择信号线LSEL(m)连接的栅极，以便与放大晶体管114串联。选择信号线LSEL(m)的一端与行驱动电路13连接。

将电流源18与垂直信号线LVSL(n)连接。因此，放大晶体管114和电流源18形成源极跟随电路。将列处理电路14与垂直信号线LVSL(n)的一端连接。

[列处理电路14的概况]

现在参照图3描述列处理电路14的概况。

图3是代表按照本发明第一实施例的列处理电路的配置示例的示意性方块图。

为了清楚地描述，在图3中，只示意性地表示出列处理电路及其外围部分的主要部分。

正如表示在图3中的那样，在列处理电路14中，为每个列安排ADC电路141。

为了在A/D转换的时候进行CDS处理，ADC电路141从像素电路11中读出电压信号SVSL两次。

在第一次读出过程中，ADC电路141在复位电平上读出电压信号SVSL，并对电压信号SVSL进行A/D转换。将此时进行A/D转换的时段称为P阶段(按照本发明一个实施例的第一时段)。复位电平代表在像素电路11的FD的电位复位到电源电压VDD的时候FD的电压电平。

在第二次读出过程中，ADC电路141读出光电转换器件111累积的电荷(像素的读出)，并对与电荷量相对应的电压信号SVSL进行A/D转换。将此时进行A/D转换的时段称为D阶段(按照本发明一个实施例的第二时段)。

当进行A/D转换时，ADC电路141将节点ND1的电压转换成具有与该电压相对应的频率的时钟信号(V/F转换)并计数时钟信号。

对于高速A/D转换，通过ADC电路141中的各个计数器进行低位的计数和高位的计数。

在A/D转换的分辨率是N个位的情况下，假设位于LSB(最低有效位)侧的低位是M个位，则MSB(最高有效位)侧的高位是(N-M)个位。

为了进行A/DD转换，每个ADC电路141都含有VCO 1411a和计数器(CNT)1412a、1412b和1412c。

VCO 1411a(按照本发明一个实施例的时钟信号生成部分)被布置成进行V/F变换，并依照电压信号SVSL生成时钟信号。

例如，计数器1412a(按照本发明一个实施例的第一计数部分)是可以计数与M个位相对应的数字的基数-“2^M”计数器。计数器1412a还用作分频器，并计数VCO 1411a输出的时钟信号的低位。

例如，计数器1412b是可以计数与(N-M)/2个位相对应的数字的基数-“2^(N-M)/2”计数器。另外，计数器1412b也用作分频器，并计数计数器1412a输出的时钟信号的高位的一半。

例如，计数器1412c(按照本发明一个实施例的第二计数部分)是可以计数与高(N-M)/2个位相对应的数字的基数-“2^(N-M)/2”计数器。计数器1412c计数计数器1412b输出的时钟信号的高位的一半。

当从控制电路16输入高电平CE信号SCE时，计数器1412a到1412c计数输入时钟信号并将计数值输出到DPU 17。

另外，计数器1412a到1412c也具有使计数值复位成零的复位功能。

VCO 1411a依照电压信号SVSL生成时钟信号。

然而，VCO 1411a可能受温度、电源电压、晶体管的频率特性等影响。因此，即使当VCO 1411a的输入电压是常数时，振荡频率也可能不稳定。

其结果是，可能容易发生计数器1412a计数的计数值的变化。为了进行高精度的稳定计数，最好不仅VCO 1411a的输入电压是常数，而且振荡频率也是常数。

于是，形成将VCO 1411a的振荡频率校正成常数的PLL电路(A)(按照本发明一个实施例的(第一)锁相环)。

然而，PLL电路(A)要在在P阶段内(如后所述的校正时段)开始计数之前形成。

PLL电路(A)操作来起缩小时钟信号的相位与供应给信号线L1的预定频率的参考时钟信号CKref的相位之间的相位差。当不存在相位差(锁定状态)时，VCO 1411a输出的时钟信号与参考时钟信号CKref同步，从而将VCO1411a输出的时钟信号校正成常数。

当如上所述在P阶段内形成PLL电路(A)时，VCO 1411a的振荡频率是稳定的。于是，可以进行高精度的稳定计数。

为了高速计数高位，由VCO 1411b(按照本发明一个实施例的第二电压控制振荡器)、计数器1412b等形成PLL电路(B)(按照本发明一个实施例的第二锁相环)。

PLL电路(B)将计数器1412a输出的时钟信号设置成参考信号，并使参考信号与计数器1412b的输出信号同步，从而将参考信号的频率乘以所希望乘法因子。

当PLL电路(B)处在锁定状态下时，计数器1412c根据计数器1412b的具有已乘频率的输出信号进行计数。

其结果是，可以高速进行由计数器1412c进行的位于MSB侧的高(N-M)/2个位的计数。

[ADC电路141的配置示例]

将参照图4描述ADC电路141的配置示例。

图4是代表按照本发明第一实施例的ADC电路的配置示例的示意图。

在图4中，示出了第n ADC电路141。

如图4所示，ADC电路141含有VCO 1411a和1411b、计数器(CNT)1412a到1412c、相位比较器(PC)1413a和1413b、电荷泵(CHP)1414a和1414b以及低通滤波器(LPF)1415a和1415b。另外，每个ADC电路141都含有电容器Ca和钳位开关SW。

[PLL电路(A)的连接形式]

正如表示在图4中的那样，PLL电路(A)由VCO 1411a、计数器1412a、相位比较器1413a、电荷泵1414a、低通滤波器1415a和钳位开关SW形成。

PLL电路(A)的组成元件采用如下所述的连接形式。

低通滤波器1415a的输入侧与节点ND2连接。低通滤波器1415a的输出侧与VCO 1411a的控制端连接。

另外，为了去除输出到节点ND1的电压信号的DC(直流)成分，将电容器Ca连接在节点ND1与节点ND2之间。

VCO 1411a的输出端与计数器1412a的输入端连接。

计数器1412a的第一输出端通过节点ND3与相位比较器1413b的第二输入端连接。计数器1412a的第二输出端与DPU 17连接。

相位比较器1413a的第二输入端与信号线L1连接。相位比较器1413a的输出端与电荷泵1414a的输入端连接。

电荷泵1414a的输出端通过钳位开关SW与节点ND2连接。

然而，PLL电路(A)只在钳位开关SW保持在ON(接通)状态下的校正时段期间形成。另外，在图4中，钳位开关SW被表示成处在ON状态下。

[PLL电路(B)的连接形式]

PLL电路(B)由VCO 1411b、计数器1412b、相位比较器1413b、电荷泵1414b和低通滤波器1415b形成，以便将作为计数器1412a的输出计数值的时钟信号用作参考信号。

PLL电路(B)的组成元件采用如下所述的连接形式。

低通滤波器1415b的输入侧与电荷泵1414b的输出端连接。低通滤波器1415b的输出侧与VCO 1411b的控制端连接。

VCO 1411b的输出端与计数器1412b的输入端连接。

计数器1412b的第一输出端与相位比较器1413b的第一输入端和计数器1412c的输入端连接。计数器1412b的第二输出端与DPU 17连接。

相位比较器1413b的第二输入端与节点ND3连接。相位比较器1413b的输出端与电荷泵1414b的输入端连接。

电荷泵1414b的输出端与低通滤波器1415b的输入侧连接。

PLL电路(A)不仅校正VCO 1411a的输入电压，而且校正其振荡频率。因此，PLL电路(A)也称为第一校正部分REVC1。

PLL电路(B)增大(multiply)PLL电路(A)的输出信号的频率。换句话说，将计数器1412a的输出信号的频率校正成增大。因此，PLL电路(B)也称为第二校正部分REVC2。

[PLL电路(A)：VCO 1411a的配置示例]

在下文中，将描述PLL电路(A)的组成元件。首先，参照图5描述VCO1411a的配置示例。

图5是代表按照本发明第一实施例的VCO的配置示例的等效电路图。

表示在图5中的VCO 1411a在本实施例中是环形振荡器型VCO。另外，VCO 1411b的配置与VCO 1411a的配置相同。

VCO 1411a含有三个反相器14111到14113、可以改变电流量的恒流源14114到14116以及比较器14117。

第一级的反相器14111的输入端与VCO 1411a的控制端CIN连接。另外，控制端CIN与低通滤波器1415a的输出侧连接。

反相器14111到14113环形模式连接，以便将每个反相器的输出输入下一级的反相器中。另外，节点ND4和节点ND5相互连接，以便最后一级的反相器14113的输出反馈到第一级的反相器14111。

反相器14111到14113每一个的第一电源连接端与电源电压VDD连接。另外，反相器14111到14113的第二电源连接端与恒流源14114到14116连接。

比较器14117的输入端与节点ND5连接，而比较器14117的输出端与VCO 1411a的输出端COUT连接。

现在描述VCO 1411a的操作的示例。

当电压信号(模拟信号)从像素电路11供应到VCO 1411a的控制端CIN时，最后一级的反相器14113输出相位与输入第一级的反相器14111中的信号的相位相反的信号。最后一级的反相器14113的输出反馈到第一级的反相器14111的输入端，从而使输入到第一级的反相器14111的信号振荡。

例如，比较器14117将最后一级的反相器14113的输出与地电位相比较，并且只输出高电平的信号。

于是，比较器14117将脉冲化时钟信号SCK输出到输出端COUT。

另外，反相器的数量可以是可以产生振荡的奇数，并且可以以环形模式连接适当数量(例如，五个)的反相器。

当使用环形振荡器型VCO 1411a时，电路配置被简化，并且可以缩小VCO 1411a的布局区。

其结果是，与使用电压比较器的情况相比，可以缩小列处理电路的布局区。

图6是代表按照本发明第一实施例的VCO的输入电压与输出频率之间的关系的示例的简图。

如图6所示，VCO 1411a输出随着输入电压V增大而具有较高振荡频率的时钟信号SCK(参见图5)。在输入电压V处在电压V1到V2的范围内的情况下，输出频率F与输入电压V的变化率KVCO(＝ΔF/ΔV)是常数。

换句话说，VCO 1411a生成在电压V1到V2的范围内频率F与输入电压V成正比的时钟信号SCK。

另外，VCO 1411b的电压与输出频率之间的关系与VCO 1411a的相同。在下文中，假设输入电压V在电压V1到V2的范围内。

在锁定状态下，VCO 1411a的振荡频率被固定成“M×F(CKref)”。这里，M表示分频比，而F(CKref)表示参考时钟信号CKref的频率。

振荡频率F可以通过控制显示在图5中的恒流源14114到14116的电流量来调整。在这样的情况下，通过将控制电路16的控制信号SCTRL输出到恒流源14114到14116，改变恒流源14114到14116的电流量。

[PLL电路(A)：计数器1412a的详细描述]

当从VCO 1411a输入时钟信号SCK时，计数器1412a在从控制电路16输入的CE信号SCE具有高电平的时段期间进行时钟信号SCK的递增计数。可替代地，这种计数操作可以是递减计数。

在完成了计数操作之后，计数器1412a将计数值存储在布置在ADC电路141内的存储器(未示出)中。此后，当从水平扫描电路15输入选择信号SH时，计数器1412a将计数值输出到DPU 17。

计数器1412a还将计数值输出到相位比较器1413a的第一输入端和相位比较器1413b的第二输入端作为时钟信号。

这里，通过以1/M的比率划分时钟信号SCK的频率来获取计数器1412a输出的时钟信号。

[PLL电路(A)：相位比较器1413a]

相位比较器1413a将频率被计数器1412a划分了的时钟信号SCK/M的相位(频率)与供应给信号线L1的参考时钟信号CKref的相位(频率)相比较。相位比较器1413a生成与两个信号之间的相位差(频率差)成正比的电压，并将生成的电压输出到电荷泵1414a。

[PLL电路(A)：电荷泵1414a]

电荷泵1414a升高从相位比较器1413a输入的电压，并将升高的电压输出到低通滤波器1415a。

[PLL电路(A)：低通滤波器1415a]

当将电压信号SVSL供应给节点ND2时，低通滤波器1415a通过消除电压信号SVSL的高频成分和相位比较器1413a生成的高频成分使电荷泵1414a迅速升高的电压均等化。

[PLL电路(A)：钳位开关SW]

钳位开关SW根据控制电路16的控制信号SCTL保持在ON(接通)或OFF(断开)状态下。尤其，当控制信号SCTL具有高电平时，钳位开关SW保持在ON状态下。另一方面，当控制信号SCTL具有低电平时，钳位开关SW保持在OFF状态下。

当钳位开关SW处在ON状态下时，形成PLL电路(A)，从而使VCO 1411a的振荡频率得到校正。

另一方面，当钳位开关SW处在OFF状态下时，解除PLL电路(A)的形成，从而停止校正VCO 1411a的振荡频率。

[PLL电路(B)的详细描述]

PLL电路(B)的组成元件，即，VCO 1411b、计数器1412b和1412c、相位比较器1413b、电荷泵1414b和低通滤波器1415b的功能基本上与PLL电路(A)的那些相同。

然而，PLL电路(B)将频率被计数器1412a划分的时钟信号SCK/M设置成参考信号，并且与钳位开关SW的ON或OFF状态无关地增大时钟信号的频率。

[PLL电路(B)：计数器1412b的详细描述]

在下文中，将描述与PLL电路(A)的那些不同的组成元件。

当从VCO 1411b输入时钟信号SCK*时，计数器1412b在从控制电路16输入的CE信号SCE具有高电平的时段期间进行时钟信号SCK*的递增计数。可替代地，这种计数操作可以是递减计数。

在完成了计数操作之后，计数器1412b将计数值存储在布置在ADC电路141内的存储器(未示出)中。此后，当从水平扫描电路15输入选择信号SH时，计数器1412b将计数值输出到DPU 17。

计数器1412b还将作为计数值的输出时钟信号输出到相位比较器1413b的第一输入端和计数器1412c。

[PLL电路(B)：相位比较器1413b]

相位比较器1413b将频率被计数器1412a划分了的时钟信号SCK/M的相位与计数器1412b的输出时钟信号的相位相比较。

相位比较器1413b生成与两个信号之间的相位差成正比的电压，并将生成的电压输出到电荷泵1414b。

在PLL电路(B)处在锁定状态下和两个信号相互同步的情况下，计数器1412b的输出时钟信号是时钟信号SCK/M。

[PLL电路(A)和PLL电路(B)的操作的示例]

作为第一校正部分REVC1的PLL电路(A)和作为第二校正部分REVC2的PLL电路(B)的操作的示例将参照图4和7A到7C，与计数器1412a到1412c的操作相联系加以描述。

图7A到7C是例示按照本发明第一实施例的PLL电路(A)和PLL(B)的操作的示例的简图。

图7A是使用计数器1412a计数低位的示例的简图。

图7B是使用计数器1412b和1412c计数高位的示例的简图。

图7C是代表输出到DPU 17的计数值的简图。

如图4所示，当钳位开关SW从OFF状态改变成ON状态时，形成PLL电路(A)。当将电压信号SVSL供应给节点ND2时，PLL电路(A)使VCO1411a输出的时钟信号与参考时钟信号CKref同步。

如上所述，即使当VCO 1411a的输入电压是常数时，其振荡频率也可能不稳定。

然而，当PLL电路(A)处在锁定状态时，例示在图6中的变化率KVCO(＝ΔF/ΔV)是常数，并且将VCO 1411a输出的时钟信号SCK校正成常数。

另外，当用V表示VCO 1411a的输入电压，用KVCO表示变化率，并且用M1表示PLL电路(B)的分频比时，PLL电路(A)将表示在如下方程中的输出频率F(PLL(A))的时钟信号输出到PLL电路(B)。

方程(1)

F(PLL(A))＝V×KVCO/M1

另一方面，PLL电路(B)通过将计数器1412a输出的时钟信号SCK/M设置成参考信号，并使VCO 1411B输出的时钟信号SCK*与参考信号同步，来增大时钟信号SCK/M的频率。

另外，当用F(PLL(A))表示PLL电路(A)的输出频率，并且用M2表示计数器1412b的分频比时，PLL电路(B)将表示在如下方程中的输出频率F(PLL(B))的时钟信号SCK*输出到计数器1412c。

方程(2)

F(PLL(B))＝F(PLL(A))×M2

通过使用方程(1)，F(PLL(B))可以表示成如下方程。

方程(3)

F(PLL(B))＝V×KVCO(M2/M1)

此后，为了防止由钳位开关SW等引起的开关噪声的影响，将钳位开关SW从ON状态改变成OFF状态。当输入高电平的CE信号SCE时，计数器1412a开始计数时钟信号SCK。

在下面的描述中，假设A/D转换的分辨率是14个位，而计数器1412a到1412c是基数-2⁵计数器。

如图7A所示，计数器1412a计数低5个位。换句话说，如图7C所示，计数器1412a生成从第0位到第4位的计数值。

在这样的情况下，每当计数一位时，计数器1412a就以1/2的比率划分时钟信号SCK的频率。

其结果是，如图7A所示，当计数器1412a计数第4位(图7C中的第4位)时，以1/2⁴＝1/16的比率划分时钟信号SCK的频率。

另一方面，当输入高电平的CE信号SCE时，计数器1412b也开始计数计数器1412a输出的时钟信号SCK/M。

如图7B所示，计数器1412b生成高9个位当中位于LSB(最低有效位)侧的4个位(在图7C中，第5位到第8位)的计数值。

然而，当钳位开关SW被改变成处在OFF状态下时，将计数器1412b的计数值复位。

其结果是，计数器1412b从零开始计数。每当计数器1412b计数一位时，就以1/2的比率划分时钟信号SCK*的频率。如图7B所示，当计数器1412b计数第4位(例示在图7C中的第8位)时，以1/2⁴＝1/16的比率划分VCO 1411a输出的时钟信号SCK的频率。

另外，由于假设A/D转换的分辨率是14个位，所以在显示在图7C中的第4位的计数值的情况下，使用例示在图7A中的第4位的值。

如图7B所示，计数器1412c生成高9个位当中位于MSB侧的5个位(在图7C中，第9位到第12位)的计数值。

当输入高电平的CE信号SCE时，计数器1412c开始计数计数器1412b输出的时钟信号SCK/M。

每当计数一个位时，计数器1412c就以1/2的比率划分时钟信号SCK/M的频率。然而，输入到计数器1412c的是频率被PLL电路(B)增大过的计数器1412b的输出时钟信号。

于是，如图7C所示，当计数器1412c计数第9位时，以1/2⁵＝1/32的比率划分时钟信号SCK的频率。当计数器1412c计数第13位时，以1/2⁹＝1/512的比率划分时钟信号SCK的频率。

最后计数值是计数器1412a到1412c计数的计数值的总和。

然而，在使用计数器1412c计时时，计数被频率-乘以了32(＝512/16)。因此，可能需要将计数值乘以乘法因子TM(在这种情况下，TM＝32)。

在上面的描述中，在14个位当中，将位于LSB侧的5个位设置成低位，而将位于MSB侧的9个位设置成高位。然而，可以设置低位与高位的比例。

于是，可以适当设置每个计数器1412a到1412b的分频比。

例如，可以不使用计数器1412b计数地只使用计数器1412a和1412c进行计数。在这样的情况下，例如，最好让计数器1412a和1412c的每一个都进行7-位计数。

[像素电路11的操作的示例]

在下文中，将描述CMOS图像传感器1的操作。首先，参照图2和8A到8C描述在第m行排列的第n像素电路11的操作的示例。

图8A到8C是例示按照本发明第一实施例的像素电路的操作的示例的时序图。

图8A代表供应给复位信号线LRST(m)的复位信号SRST。

另外，图8B代表供应给传输信号线LTRN(m)的传输信号STRN。

图8C代表供应给选择信号线LSEL(m)的选择信号SEL。

首先，为在第m行排列的像素电路11进行复位操作(电子快门)。

在时间t1，如图8A所示，行驱动电路13将脉冲化复位信号SRST供应给复位信号线LRST(m)。

同时，如图8B所示，行驱动电路13将脉冲化传输信号STRN供应给传输信号线LTRN(m)。

在脉冲宽度的时段期间，传输晶体管112和复位晶体管113同时处在ON状态下。

当累积在光电转换器件111中的电荷传输到FD时，累积在光电转换器件111中的电荷放电到电源电压VDD。同时，使FD的电位复位到电源电压VDD。

在FD的电位复位之后，光电转换器件111接收入射光，从而开始累积电荷。像素电路11累积电荷的时段是用电荷累积时间Δt表示的时段。此后，读出累积在像素电路11中的电荷。

在时间t2，如图8C所示，行驱动电路13将高电平的选择信号SEL供应给选择信号线LSEL(m)，直到完成了电荷读出操作的时间t4。

像素电路11的选择晶体管115保持在ON状态下，直到完成了布置在相同行中的像素电路11的电荷的读出操作。

另外，如图8A所示，行驱动电路13将脉冲化复位信号SRST供应给复位信号线LRST(m)。

于是，使FD的电位复位到电源电压VDD一次。此时，在垂直信号线LVSL(n)上将FD的电位输出到节点ND1作为电压信号SVSL。

此时，将输出到节点ND1的电压信号SVSL输入列处理电路14中。

列处理电路14的ADC电路141对输入电压信号SVSL进行A/D转换(P阶段)。

在时间t3，如图8B所示，行驱动电路13将脉冲化传输信号STRN供应给传输信号线LTRN(m)。在脉冲宽度的时段期间，传输晶体管112处在ON状态下。此时，复位晶体管113保持在OFF状态下，从而将累积在光电转换器件111中的电荷传输到FD。然后，由放大晶体管114放大FD的电位。

如图2所示，放大晶体管114和电流源18形成源极跟随电路。

于是，在电流源18与放大晶体管114之间流过偏置电流，并且通过选择晶体管115，在垂直信号线LVSL(n)上将放大电压信号输出到节点ND1。

此后，将输出到节点ND1的电压信号SVSL输入列处理电路14的ADC电路141中(D阶段)。

[列处理电路14的操作的示例]

CMOS图像传感器的操作通过把重点集中在显示在图4中的第n列处理电路14的操作上来描述。

图9A到9J是例示按照本发明第一实施例的列处理电路的操作的示例的时序图。

图9A例示了复位信号SRST，而图9B例示了传输信号STRN。

另外，图9C例示了选择信号SEL。

图9D例示了电压信号SVSL。

图9E例示了控制钳位开关SW的接通或断开的控制信号SCTL。

图9F例示了PLL电路(B)的锁定状态。

图9G例示了VCO 1411a的振荡频率F(VCO)。

图9H例示了CE信号SCE。

图9I例示了计数器1412a的计数值，而图9J例示了计数器1412c的计数值。

例示在图9J中的计数值被乘以乘法因子TM。另外，显示在图9A到9J中的时间t2和时间t3对应于显示在图9A到9C中的时间t2和时间t3。

[在P阶段内列处理电路14的操作]

下面描述在P阶段内列处理电路14的操作。

在时间t2，如图9A所示，将脉冲化复位信号SRST供应给复位晶体管113的栅极。如图9C所示，与复位信号SRST的供应一起，将高电平的选择信号SEL供应给选择晶体管115的栅极。

于是，使FD的电位复位到电源电压VDD一次。此时，如图9D所示，将FD的电位输出到垂直信号线LVSL(n)的节点ND1作为电压信号SVSL。

在时间t2，电压信号SVSL的电压迅速升高。在电压信号SVSL的电压具有近似常数电压值Vp的时间t2a，控制电路16将高电平的控制信号SCTL输出到钳位开关SW。

于是，在从时间t2a到时间t2c的时段期间，钳位开关SW保持在ON状态下。将从时间t2a到时间t2c的时段称为校正时段ΔTR。

在校正时段ΔTR期间，使PLL电路(A)形成第一校正部分REVC1。然后，PLL电路(A)使VCO 1411a输出的时钟信号SCK与参考时钟信号CKref同步。

于是，如图9G所示，PLL电路(A)处在锁定状态下，并且将VCO 1411a的振荡频率F校正成常数振荡频率Fp。

通过在这个校正时段ΔTR期间形成PLL电路(A)，使VCO 1411a的振荡频率变稳定。于是，可以高精度地进行此后进行的计数操作。

另一方面，如图9F所示，当计数器1412a输出的时钟信号SCK/M被设置成参考信号，并且VCO 1411b输出的时钟信号与参考信号同步时，PLL电路(B)在时间t2b处在锁定状态下。其结果是，时钟信号SCK/M的频率被增大了。

由于时钟信号SCK输入计数器1412a和1412b中，所以即使在校正时段ΔTR期间计数器1412a和1412b也工作。然而，如图9H所示，CE信号SCE在校正时段ΔTR期间具有低电平，从而计数器1412a和1412b不向DPU 17输出计数值。

如图9F所示，在时间t2c，当PLL电路(A)和PLL电路(B)都处在锁定状态下时，控制电路16将高电平的控制信号SCTL从高电平移动到低电平。

于是，钳位开关SW保持在OFF状态下。

当钳位开关SW被改变成处在OFF状态下时，解除PLL电路(A)的形成。于是，VCO 1411a的振荡频率随电压信号SVSL而变。

由于例如像图9F所示那样形成PLL电路(B)，所以PLL电路(B)在时间t2d再次处在锁定状态下。

在PLL电路(B)处在锁定状态下之后，在时间t2e，控制电路16将高电平的CE信号SCE输出到计数器1412a到1412b直到时间t2f。

在CE信号SCE具有高电平的时段期间，计数器1412a进行VCO 1411a输出的时钟信号SCK的递增计数。

类似地，计数器1412b进行计数器1412a的输出时钟信号SCK/M的递增计数。

另外，计数器1412c进行计数器1412b的输出时钟信号SCK/M的递增计数。

在时间t2f，假设计数器1412a的计数值是CNT1p，计数器1412b的计数值是CNT2p，而计数器1412c的计数值是CNT3p。

然而，计数器1412c进行的计数操作具有被PLL电路(B)增大了的频率。于是，实际计数值是“乘法因子TM×计数值CNT3p”。

在计数操作完成的时间t2f，计数器1412a到1412c将计数值CNT1p、CNT2p和CNT3p存储在布置在ADC电路141内的存储器(未示出)中。

[在D阶段内列处理电路14的操作]

下面描述在D阶段内列处理电路14的操作。

在时间t3，如图9B所示，当将脉冲化传输信号STRN供应给传输信号线LTRN(m)时，配备在光电转换器件111中的电荷传输到FD。

通过选择晶体管115，在垂直信号线LVSL(n)上将放大晶体管114放大的电压信号输出到节点ND1。

此时，如图9D所示，电压信号SVSL缓慢地从电压值Vp下降到电压值Vd。

对于D阶段，如图9E所示，控制信号SCTL具有低电平，并且钳位开关SW保持在OFF状态下。于是，解除PLL电路(A)的形成。

如图9G所示，VCO 1411a向计数器1412a输出与从电压值Vp缓慢下降到电压值Vd的电压相对应的振荡频率的时钟信号SCK。

由于VCO 1411a的振荡频率随时都在变化，所述计数器1412a输出的时钟信号SCK也不时地变化。最后，如图9D所示，电压信号SVSL在时间t3a稳定到具有电压值Vd。

然而，PLL电路(B)将计数器1412a输出的时钟信号SCK/M设置成参考信号，并且使时钟信号SCK/M与参考信号同步。由于电压信号SVSL在时间t3a稳定到具有电压值Vd，所述PLL电路(B)如图9F所示，处在锁定状态下。

这里，在在D阶段内开始计数之前，控制电路16通过将复位信号输出到计数器1412a到1412c，使计数器1412a到1412c的计数值复位一次。

在PLL电路(B)处在锁定状态下的时间t3b，控制电路16将高电平的CE信号SCE输出到计数器1412a到1412c直到时间t3c。

在CE信号SCE处在高电平上的时段期间，计数器1412a进行VCO 1411a输出的时钟信号SCK的递增计数。

类似时，计数器1412b进行计数器1412a输出的时钟信号SCK/M的递增计数。

另外，计数器1412c进行计数器1412b输出的时钟信号SCK/M的递增计数。

在时间t3c，假设计数器1412a的计数值是CNT1d，计数器1412b的计数值是CNT2d，而计数器1412c的计数值是CNT3d。

与P阶段的情况类似，计数器1412c进行的计数操作具有被乘以了32的频率。于是，实际计数值是“乘法因子TM×计数值CNT3d”。

在计数操作完成的时间t3c，计数器1412a到1412c将计数值CNT1d、CNT2d和CNT3d存储在布置在ADC电路141内的存储器(未示出)中。

此后，DPU 17从布置在ADC电路141内的存储器中读出在P阶段内的计数值CNT1p、CNT2p和CNT3p以及在D阶段内的计数值CNT1d、CNT2d和CNT3d。

然后，正如表示在方程(4)和(5)中的那样，DPU 17计算在P阶段内的计数值的总和Cp和在D阶段内的计数值的总和Cd。

方程(4)

Cp＝CNT1p+CNT2p+TM ×CNT3p

方程(5)

Cd＝CNT1d+CNT2d+TM×CNT3d

正如表示在方程(4)和(5)中的那样，DPU 17将计数器1412c的计数值CNT3p和CNT3d乘以乘法因子TM。

接着，DPU 17像表示在如下方程中的那样，为最终模拟信号计算作为数字值的计数值ΔCNT。

方程(6)

ΔCNT＝Cp-Cd

按照如上详细描述的第一实施例，通过形成PLL电路(B)并将PLL电路(A)的输出设置成PLL电路(B)的参考信号，可以获得如下优点。

首先，可以比进行一般V/F转换的ADC电路更高速地进行A/D转换。

其次，不需要准备将模拟电压信号SVSL直接输入PLL电路(B)中的布线等。于是，存在无需考虑布线的寄生电容等的影响，并且，例如，无需在PLL电路(B)上多层布线的优点。

第三，将参考时钟信号CKref输入PLL电路(A)中，从而可以简化ADC电路141的电路配置。尤其，无需在控制电路16与PLL电路(A)之间布置供应参考时钟信号CKref的布线。于是，可以高速生成时钟信号SCK。

可以不依赖于VCO 1411a的能力地迅速使上述振荡频率达到稳定。于是，当在P阶段内进行A/D转换时，可以进行稳定计数操作。

另外，计数器1412a到1412c只在接收到高电平的CE信号SCE的时段期间进行计数。于是，即使VCO 1411a和1411b的能力存在差异，也可以高精度地计算在D阶段内的计数值。

因此，不仅可以缩短在P阶段内用于A/D转换的时间，而且可以高速进行A/D转换。

列处理电路14不使用生成斜坡模式参考电压等的DAC电路或电压比较器。于是，简化了布置在列处理电路14内的布线，并且存在与使用DAC电路或电压比较器的列处理电路相比，可以缩小列处理电路14的布局区的优点。

另外，可以缩短信号的传输线，从而可以提高列处理电路14的驱动频率。

于是，可以增大A/D转换获得的数字信号的帧速率或位宽。

当数字信号的位宽增大时，可以高精度地获得数字增益。于是，存在无需将模拟增益应用于CMOS图像传感器1输出的图像信号的优点。

除非计数值溢出，计数器1412a到1412c都在预定时段内工作。于是，计数器1412a到1412c的功耗规则地变化。

因此，可以容易地分析在A/D转换过程中出现的噪声。

VCO 1411a和1411b输出的时钟信号是振荡频率的数字信号。

于是，通过将时钟信号的振幅抑制得较小，可以降低列处理电路14的功耗。

作为通过抑制VCO 1411a和1411b输出的时钟信号的振幅获得的优点，缩短了时钟信号从高电平过渡到低电平(或从低电平过渡到高电平)的过渡时间。

于是，通过提高VCO 1411a和1411b的振荡频率，可以高速地执行A/D转换过程。

<2.第二实施例>

如上所述，PLL电路(B)用于在A/D转换过程中高速进行计数操作。因此，可以不形成PLL电路(B)地配置ADC电路141。

在第二实施例中，将举例说明不形成PLL电路(B)地配置ADC电路141的情况，并且将描述按照第一实施例的CMOS图像传感器1的优点。

[列处理电路14a的配置示例]

图10是代表按照本发明第二实施例的列处理电路的配置示例的示意性方块图。

正如表示在图10中的那样，在列处理电路14a的ADC电路141a中，PLL电路(A)由VCO 1411a、计数器1412a、相位比较器1413a、电荷泵1414a和低通滤波器1415a。

然而，在图3中，钳位开关SW处在OFF状态下。

在ADC电路141a中，与按照第一实施例的CMOS图像传感器1类似，不形成PLL电路(B)，并且将计数器1412b的输出时钟信号SCK/M直接输入计数器1412c中。

然后，计数器1412c根据时钟信号SCK/M进行高(N-M)个位的计数。

图11A到11H是例示按照本发明第二实施例的列处理电路的操作的示例的时序图。

图11A例示了复位信号SRST，而图11B例示了传输信号SVSL。

另外，图11C例示了选择信号SEL。

图11D例示了电压信号SVSL。

图11E例示了控制钳位开关SW的接通或断开的控制信号SCTL。

图11F例示了VCO 1411a的振荡频率F(VCO)。

另外，图11G例示了CE信号SCE。

图11H例示了计数器1412c的计数值。

如图11A到11H所示，列处理电路14a的操作基本上与按照第一实施例的列处理电路14相同。

然而，在例示在图11E中的校正时段ΔTR期间，PLL电路(A)未处在锁定状态下，从而在参考时钟信号CFref与计数器1412a的输出之间存在相位差。

因此，在校正时段ΔTR期间，只有计数器1412a在工作，并且当计数值达到最大值时，计数器1412a复位成零。

计数器1412a和1412c在P阶段内进行递增计数，而在D阶段内，从在P阶段内获得的计数值CNTp开始进行递增计数。

当在D阶段内的计数值是CNTd时，最后计数值ΔCNT如表示在方程(6)中的那样，是ΔCNT＝CNTp-CNTd。

接着，参照图12A和12B相互比较按照第一实施例的A/D转换可能需要的时间和按照第二实施例的A/D转换可能需要的时间。

图12A和12B是代表按照第一实施例的A/D转换可能需要的时间与按照第二实施例的A/D转换可能需要的时间之间的比较的示例的概念图。

图12A例示了按照第二实施例的A/D转换可能需要的时间T(2)。

另一方面，图12B例示了按照第一实施例的A/D转换可能需要的时间T(1)。

在下文中，作为一个示例，将描述在P阶段内的计数时间。

如图12A和12B所示，在开始A/D转换之后直到锁定PLL电路(A)可能需要的时间间隔ΔT(PLL(A))几乎相同。

在第一实施例中，如图12B所示，在PLL电路(A)处在锁定状态下之后，PLL电路(B)处在锁定状态下，然后开始计数。

另外，假设使用计数器1412a计数可能需要的时间间隔是ΔTa，并且使用计数器1412b和1412c的每一个计数可能需要的时间间隔是ΔTb。

在第一实施例中，通过增大频率进行使用计数器1412c的高位计数。

于是，即使当在锁定PLL电路(B)之前可能需要时间间隔ΔT(PLL(B))时，也在等于或短于第二实施例中的计数时间间隔的一半的时间间隔内完成如图12B所示，使用计数器1412a到1412c的计数。

例如，如图12B所示，假设在第一实施例中在时间tα完成使用计数器1412a到1412c的计数。

此时，如图12A所示，在第二实施例中，计数器1412a和1412c处在计数过程，时间tα甚至比使MSB的位反相的时间tβ还早。

如上所述，在按照第一实施例的A/D转换中，用PLL电路(B)增大过的频率进行通过使用计数器1412c的高5个位计数。

于是，以比按照第二实施例的A/D转换高的速度进行按照第一实施例的A/D转换。

<3.第三实施例>

VCO 1411a和1411b的变化率KVCO(参见图6)取决于温度、电源电压或制造工艺的差异。尤其，当在生成与电压信号SVSL相对应的时钟信号SCK的VCO 1411a中产生这样的变化时，可能无法精确地进行A/D转换。

在第三实施例中，将描述可以校正由温度等引起的变化率KVCO的变化的列处理电路。

[列处理电路14b的配置示例]

图13是代表按照本发明第三实施例的列处理电路的配置示例的示意性方块图。

在图13中，示出了与垂直信号线LVSL(n)连接的第m像素电路11，并且适当省略了传输信号线LTRN(m)等。

如图13所示，列处理电路14b含有校正VCO 1411a的输入电压V的晶体管19。

按照本发明一个实施例的第一校正部分由晶体管19和PLL电路(A)构成。

晶体管19的漏极与信号线L2连接。另外，晶体管19的源极连接在垂直信号线LVSL(n)上的节点ND1与电容器Ca之间。

施加在信号线L2上的是当将栅极电压Vdsf施加在晶体管19的栅极上时继续接通晶体管19的电压。

栅极电压Vdsf例如是黑电平的电压V1(按照本发明一个实施例的第一电压)或在D阶段内在计数时段(时间t3a到时间t3b)期间计数器1412a到1412c处在最大范围中的电压V2(按照本发明一个实施例的第二电压)。

可以适当设置电压V1和V2，只要电压V1和V2相互不同即可。黑电平是入射光未入射到像素单元10上时节点ND1的电平。

[列处理电路14b的操作的示例]

VCO 1411a的变化率KVCO的理论值(要按照本发明一个实施例设置的变化率)是事先已知的。通过在列处理电路14b工作的时候测量变化率KVCO，并将测量值与理论值相比较，可以计算出测量值与理论值的差异。然后，将测量变化率KVCO校正成理论值。

通过将如下方程用于计算，可以计算出要测量的变化率KVCO。

方程(7)

KVCO＝(F1-F2)/(V1-V2)

其中，

方程(8)

F1＝ΔCNT1/T1

方程(9)

F2＝ΔCNT2/T2

在方程(7)到(9)中，F1(按照本发明一个实施例的第一输出频率)是P阶段的栅极电压Vdsf是电压V1的时候VCO 1411a的输出频率。另外，F2(按照本发明一个实施例的第二输出频率)是D阶段的栅极电压Vdsf是电压V2的时候VCO 1411a的输出频率。

ΔCNT1是在在P阶段内的栅极电压Vdsf是电压V1的时候的计数值。ΔCNT2是在在D阶段内的栅极电压Vdsf是电压V2的时候的计数值。

另外，ΔT1是在在P阶段内的栅极电压Vdsf是电压V1的时候的计数间隔(时间t2b到时间t2c)。

ΔT2是在在D阶段内的栅极电压Vdsf是电压V2的时候的计数间隔(时间t2b到时间t2c)。

正如表示在方程(7)中的那样，变化率KVCO是两个输出频率之差(F1-F2)与两个栅极电压Vdsf之差(V1-V2)的比率。在下文中，将参照图14A到14C描述计算要测量的变化率KVCO的方法。

图14A到14C是代表按照本发明第三实施例的列处理电路的操作的示例的时序图。

图14A代表水平时段。

图14B代表ADC电路141b的A/D转换过程。

图14C代表DPU 17的处理。

从读出像素的第一行开始以行为单位依次驱动像素电路11。正如表示在图14A中的那样，为水平时段1HS计算表示在方程(7)中的振荡频率F1和F2，即，计数值ΔCNT1和ΔCNT2和计数时段ΔT1和ΔT2。

水平时段1HS是驱动第一行的像素电路11以便读出像素的时段(时间t1到时间t4：参见图8A到8C)。

尤其，在P阶段的时间t2将电压V1施加在晶体管19的栅极上(参见图9A到图9J)。此时，将垂直信号线LVSL(n)的电压校正成电压V1。

此后，在P阶段的时间t2a上钳位开关SW保持在ON状态下(参见图9A到图9J)。在时间t2c(参见图9A到图9J)，当VCO 1411a的振荡频率F被第一校正部分REVC1固定时，计数器1412a到1412c开始计数。

于是，获得在P阶段内的计数值总和Cp和计数时段Tp(＝t2f-t2e)。

此后，在P阶段的时间t3，将电压V2施加在晶体管19的栅极上。此时，将垂直信号线LVSL(n)的电压VSL校正成电压V2。

此后，在时间t3a到t3b，计数器1412a到1412c进行递减计数。

于是，获得在D阶段内的计数值总和Cd和计数时段Td(＝t3c-t3b)。

ADC电路141在水平时段1HS内的上述处理对应于例示在图14B中的“DSF信号”的时段。换句话说，ADC电路141b对设置成电压V1和电压V2的电压信号SVSL进行A/D转换。

然后，ADC电路141b将表示在方程(7)中的参数值输出到DPU 17。

如图14C所示，DPU 17(按照本发明一个实施例的获取单元、检测单元和控制单元)在水平时段2HS内从ADC电路141b获取参数值。水平时段2HS是为了读出像素而驱动布置在第2行中的像素电路11的时段。

此后，DPU 17根据参数，使用方程(7)计算变化率KVCO。DPU 17通过将作为测量值的变化率KVCO与作为理论值的变化率KVCO相比较，检测测量值相对于理论值的变化。

DPU 17生成校正该变化的校正数据。然后，DPU 17通过控制构成PLL电路的VCO 1411a的偏置电流调整增益，以便可以反映校正数据。在这个实施例中，DPU 17通过控制电荷泵1414a校正VCO 1411a的输入电压V。

使用ADC电路141测量变化率KVCO只在水平时段1HS内进行。在水平时段3HS之后，根据校正变化率KVCO的VCO 1411a生成时钟信号SCK，并且对时钟信号SCK进行A/D转换。

DPU 17处理使用校正VCO 1411a和1411b进行A/D转换获得的数字信号。

图15A到15D是例示按照本发明第三实施例的列处理电路的操作的示例的时序图。

图15A代表水平时段。

图15B代表ADC电路141b的A/D转换过程。

图15C例示了DPU 17的处理。

图15D例示了电荷泵1414a的操作。

从DPU 17反馈到VCO 1411a的校正数据按如下反映出来。

如图15C所示，DPU 17根据校正数据，正好在水平时段3HS之前控制电荷泵1414a。

DPU 17升高电荷泵1414a的电压，以便变化率KVCO变成理论值。于是，将VCO 1411a的变化率KVCO校正成理论值。

然而，在根据校正数据反映校正之前出现了至少一个水平时段的时滞。

于是，如图15C所示，在水平时段3HS内，DPU 17不进行处理。

在上述第一到第三实施例中，DPU 17可以通过进行表示在如图方程中的处理，从计数值中恢复原始电压信号。

万程(10)

Cp＝CNT1p+CNT2p+T×CNT3p＝Fp×Tp＝KVCO×Tp×Vp

其中，

方程(11)

Vp＝Cp/(KVCO×Tp)

方程(12)

Cd＝Fd×Td＝KVCO×Td×Vd

其中，

方程(13)

Vd＝Cd/(KVCO×Td)

在方程(10)到(13)中，Fp是在P阶段内的VCO 1411a的输出频率。Fd是在D阶段内VCO 1411a的输出频率。

Vp是在P阶段内的电压信号SVSL的电压值。Vd是在D阶段内电压信号SVSL的电压值。

原始电压信号Vsf是“Vp-Vd”。因此，可以使用如下方程获得原始电压信号Vsf。

方程(14)

Vsf＝Vp-Vd＝Cp/(KVCO×Tp)-Cd/(KVCO×Td)＝(Cp-α)/(KVCO×Tp)

其中，

方程(15)

Tp＝α×Td

按照第三实施例，可以不依赖于VCO的能力地高速进行A/D转换，并且可以缩小列处理电路的布局区。另外，可以获得与第一和第二实施例的那些相同的优点。

<4.第四实施例>

具有上述优点的CMOS图像传感器可以应用于像数字照相机或摄像机那样的成像装置。这里，将举例说明按照第一实施例的CMOS图像传感器1。

图16是代表按照本发明第四实施例的照相机的配置示例的简图。

正如表示在图16中的那样，照相机2含有作为成像器件的CMOS图像传感器1、将入射光引导到CMOS图像传感器1的像素区(像素单元10)上(成为主体图像)的光学系统和处理CMOS图像传感器1的输出信号的信号处理电路(DSP)22。例如，光学系统由使入射光(图像光)在成像表面上成像的透镜21构成。

信号处理电路22对CMOS图像传感器1的输出信号进行各种图像处理。将经过信号处理电路22处理的图像信号记录在像存储器那样的记录媒体中。记录在记录媒体上的图像信息通过打印机等硬拷贝出来。将经过信号处理电路22处理的图像信号作为运动画面输出到液晶显示器等中。

如上所述，可以进行高速A/D转换的CMOS图像传感器1可以安装在照相机2上。

本申请包含与公开在2009年3月30日提交给日本专利局的日本优先权专利申请JP 2009-083661中的主题相关的主题，特此通过引用并入其全部内容。

本领域的普通技术人员应该明白，视设计要求和其它因素而定，可以作出各种各样的修改、组合、分组合和变更，它们都在所附权利要求书或其等效物的范围之内。

Claims (10)

1.一种成像器件，包含：

像素单元，用于将入射光转换成与入射光量相对应的电信号；和

读出单元，用于在第一时段和第二时段内从所述像素单元中读出读出信号，

其中，所述读出单元包括：

时钟信号生成部分，用于生成具有与读出信号的电压相对应的频率的时钟信号；

第一计数部分，用于计数所述时钟信号生成部分生成的时钟信号；

第二计数部分，用于计数所述第一计数部分的输出时钟信号；

第一校正部分，用于在第一时段内在所述第一和第二计数部分开始计数之前将读出信号的电压校正成常数，并在第一时段内所述第一和第二计数部分开始计数之后并且在第二时段期间停止校正读出信号的电压；和

第二校正部分，用于将所述第一计数部分的输出时钟信号的频率校正成比输出时钟信号的频率高的频率。

2.按照权利要求1所述的成像器件，其中，所述第一校正部分能够形成针对参考信号的锁相环，所述锁相环至少包括电压控制振荡器，所述电压控制振荡器能够以与读出信号的电压相对应的频率振荡，并且在读出信号的电压被校正成常数的校正时段内形成所述锁相环并通过将基于所述锁相环的电压用作校正电压使所述电压控制振荡器振荡。

3.按照权利要求1或2所述的成像器件，其中，所述第二校正部分形成第二锁相环，所述第二锁相环至少包括第二电压控制振荡器，所述第二电压控制振荡器能够以与输出时钟信号的电压相对应的频率振荡，以便能够以所述第一计数部分的输出时钟信号用作参考信号，增大输出时钟信号的频率。

4.按照权利要求1到3的任何一项所述的成像器件，进一步包含计算单元，用于将所述第二计数部分的计数值乘以所述第一计数器的输出时钟信号的频率要被乘以的乘法因子。

5.按照权利要求1到4的任何一项所述的成像器件，进一步包含指示单元，用于输出指示在其间所述第一校正部分将读出信号的电压校正成常数的校正时段的指示信号。

6.按照权利要求5所述的成像器件，其中，所述指示单元在所述第一校正部分完成读出信号的电压校正和所述第二校正部分完成输出时钟信号的校正之后，输出指示所述第一和第二计数部分开始计数的计数开始信号。

7.按照权利要求1到6的任何一项所述的成像器件，进一步包含：

获取单元，用于获取所述时钟信号生成部分的输出频率与所述时钟信号生成部分的输入电压的变化率；

检测单元，用于检测所述获取单元获取的变化率与要设置的变化率之间的误差；和

控制单元，用于在所述检测单元检测到误差的情况下，控制形成所述第一校正部分的所述锁相环的所述时钟信号生成部分的电流量，以便所述获取单元获取的变化率与要设置的变化率一致。

8.按照权利要求7所述的成像器件，

其中，所述第一校正部分在第一时段的校正时段内将所述时钟信号生成部分的输入电压设置成第一电压，并且在第二时段内将所述时钟信号生成部分的输入电压设置成与第一电压不同的第二电压，和

其中，所述获取单元根据第一时段内所述时钟信号生成部分的第一输出频率与第二时段内所述时钟信号生成部分的第二输出频率之间的输出频率差和第一电压与第二电压之间的电压差获取变化率。

9.一种转换读出信号的方法，所述方法包含如下步骤：

在第一时段内从像素单元中读出读出信号；

将在第一时段内读出信号时读出的读出信号的电压校正成常数；

停止校正读出信号的电压；

生成具有与停止校正电压时校正的读出信号的电压相对应的频率的时钟信号；

计数在生成时钟信号时生成的时钟信号；

将在计数时钟信号时输出的输出时钟信号的频率校正成比输出时钟信号的频率高的频率；

计数在校正输出时钟信号的频率时校正的输出时钟信号；

在第二时段内从像素单元中读出读出信号；

生成具有与在第二时段内读出信号时读出的读出信号的电压相对应的频率的时钟信号；

计数在生成时钟信号时生成的时钟信号；

将在计数时钟信号时输出的输出时钟信号的频率校正成比输出时钟信号的频率高的频率；并且

计数在校正输出时钟信号的频率时校正的输出时钟信号。

10.一种照相机，包含：

成像器件；

引导入射到所述成像器件的像素区上的光线的光学系统；和

处理所述成像器件输出的输出信号的信号处理单元，

其中，所述成像器件包括：

像素单元，用于将入射光转换成与入射光量相对应的电信号；和

读出单元，用于在第一时段和第二时段内从所述像素单元中读出读出信号，

其中，所述读出单元包括：

时钟信号生成部分，用于生成具有与读出信号的电压相对应的频率的时钟信号；

第一计数部分，用于计数所述时钟信号生成部分生成的时钟信号；

第二计数部分，用于计数所述第一计数部分的输出时钟信号；

第一校正部分，用于在第一时段内在所述第一和第二计数部分开始计数之前将读出信号的电压校正成常数，并在第一时段内所述第一和第二计数部分开始计数之后并且在第二时段期间停止校正读出信号的电压；和

第二校正部分，用于将所述第一计数部分的输出时钟信号的频率校正成比输出时钟信号的频率高的频率。

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