JP5425156B2 - Ａｄ変換器、光電変換装置、および撮像システム - Google Patents

Description

本発明は、ＡＤ変換器、光電変換装置、および撮像システムに関する。

光電変換装置は、デジタルカメラやデジタルカムコーダなどに用いられる。光電変換装置の方式の１つに、画素アレイの各列にＡＤ変換器（ＡＤＣ）を設ける、カラムＡＤＣと呼ばれるものがある。カラムＡＤＣに用いられる方式の中でも、アナログ信号と、時間に対して変化する参照信号との大小関係を比較して、参照信号が変化を開始してから大小関係が逆転するまでの時間を計測する、ランプ型と呼ばれるＡＤＣが広く用いられている（特許文献１）。

特開２００８−２５９２２８号公報

ランプ型ＡＤＣにおいては、カウンター回路を用いて、参照信号が変化を開始してから、参照信号とアナログ信号との大小関係が逆転するまでの時間を計測する。カウンター回路は、カウント動作信号によって、クロック信号をカウントするか否かが制御される。つまり、カウンター回路にはクロック信号とカウント動作信号とが入力されるが、両者のタイミングが管理されていないと、ＡＤ変換の際にカウント開始および終了時刻が、目的のタイミングからずれる可能性がある。特に、光電変換装置においては、同じ入射光量に基づく信号であっても、異なるデジタル値として変換されるため、得られる画像の劣化を招く。

本発明は、上述した問題に鑑みて、カウンター回路の動作を精度良く制御することを目的とする。

本発明に係る光電変換装置は、画素が複数列設けられた画素アレイと、それぞれが参照信号とアナログ信号とを比較する比較器を備える複数のＡＤ変換器と、信号処理部と、を有する光電変換装置であって、前記光電変換装置はさらに、時間に対して変化する前記参照信号を、前記複数の比較器に供給する参照信号供給部と、第１クロック信号を計数してカウント信号を出力するカウンター回路と、前記第１クロック信号に基づいて、第２クロック信号を生成する第２クロック信号生成部と、カウント開始信号を前記第２クロック信号に同期して出力するクロック同期化部と、各々が、対応する前記比較器の出力に応じて前記カウント信号を記憶する、複数の記憶部を有し、前記カウンター回路は、前記第２クロックに同期した前記カウント開始信号に応じて前記計数を行い、前記記憶部の各々は第１記憶部と第２記憶部とを備え、前記信号処理部は、前記第１および第２記憶部に保持された前記カウント信号の差分処理を行うことを特徴とする。

本発明によれば、カウンター回路の動作を精度良く制御することが可能となる。

実施例１に係る光電変換装置の構成例を示したブロック図である。 実施例１に係るカウント信号生成部の構成例を示したブロック図である。 実施例１に係る光電変換装置の動作例を示したタイミング図である。 実施例１に係るカウント信号生成部の動作例を示したタイミング図である。 実施例１に係るカウント信号生成部を用いない場合に考えられる動作を説明するタイミング図である。 実施例１に係る第２クロック信号生成部およびクロック同期化部の構成例を示す回路図である。 実施例１に係る第２クロック信号生成部およびクロック同期化部の構成例を示す別の回路図である。 実施例１に係る第２クロック信号生成部およびクロック同期化部の構成例を示すさらに別の回路図である。 実施例２に係る光電変換装置の構成例を示したブロック図である。 実施例１に係る光電変換装置の動作例を示したタイミング図である。 実施例２に係るカウント信号生成部の構成例を示したブロック図である。 実施例２に係るカウント信号生成部の動作例を示したタイミング図である。 実施例３に係る撮像システムの構成例を示したブロック図である。

（実施例１）
図面を参照しながら、本発明に係る実施例を説明する。本実施例では、ＡＤ変換器を光電変換装置のカラムＡＤＣとして用いたものを例示する。

図１は、本実施例に係る光電変換装置の構成例を示したブロック図である。光電変換装置１００は、画素アレイ１、列読み出し部２、タイミング信号生成部５、参照信号供給部６、第１クロック信号生成部７、カウント信号生成部８、および信号処理部９を含む。

画素アレイ１は、複数列の画素を含み、列読み出し部２は、それぞれ画素の列に対応して設けられる。列読み出し部２は、対応する列の画素に基づくアナログ信号をデジタル信号に変換するＡＤ変換器としての機能を有し、比較器３と記憶部４とを含んで構成される。本実施例においては、記憶部４は、第１記憶部４ｎと第２記憶部４ｓとを含む。また、本実施例では、画素アレイ１から出力された信号を増幅する増幅器ＡＭＰを更に設けている。増幅器ＡＭＰは、反転増幅器としても良いし、増幅率が可変の増幅器としても良い。

タイミング生成部５は、光電変換装置１００の動作を制御する各種の信号を生成する。本実施例では参照信号供給部６に対して、ランプ制御信号ＲＭＰ＿ＥＮを供給する。タイミング生成部５はさらに、カウント信号生成部８に対してカウント開始信号ＣＮＴ＿ＥＮとリセット信号ＲＳＴとを供給する。

参照信号供給部６は、参照信号であるランプ信号を複数の比較器３に供給する。ランプ信号は、時間の経過に対して信号レベルが単調に変化する信号である。単調に変化するとは、例えば、単調減少であれば、時間の経過に対して信号レベルが増大することなく減少することを意味し、信号レベルがステップ状に減少することも含む。参照信号供給部６は、タイミング生成部５から与えられるランプ制御信号ＲＭＰ＿ＥＮに応じて参照信号の変化の開始および終了が制御される。

第１クロック信号生成部７は、第１クロック信号ＣＬＫ１をカウント信号生成部８に与える。

カウント信号生成部８は、カウント開始信号ＣＮＴ＿ＥＮ、リセット信号ＲＳＴ、第１クロック信号ＣＬＫ１を受けて、カウント信号ＣＮＴ＿ＯＵＴを記憶部４に供給する。

信号処理部９は、記憶部４から出力されたデジタル信号を処理する回路である。処理の一例は、第１記憶部４ｎと第２記憶部４ｓとから出力された２つの信号に対する差分処理である。

図１においては、画素アレイの行を選択する垂直走査部や、記憶部４を選択する水平走査部は省略した。

次に、カウント信号生成部８について、図２を参照しながら説明を行う。カウント信号生成部８は、第２クロック信号生成部３１、クロック同期化部３２と、カウンター回路３３と、を含む。

第２クロック信号生成部３１には、第１クロック信号ＣＬＫ１とリセット信号ＲＳＴとが入力される。第２クロック信号生成部３１は、第１クロック信号ＣＬＫ１に基づいて第２クロック信号ＣＬＫ２を出力する。第２クロック信号は、第１クロック信号ＣＬＫ１に対して位相を遅延させたり、周波数を変化させたりした信号である。第２クロック信号生成部３１は、リセット信号ＲＳＴがＨレベルである期間は、ＨまたはＬレベルに固定された第２クロック信号を出力する。また、クロック同期化部３２は、カウント開始信号ＣＮＴ＿ＥＮと第２クロック信号ＣＬＫ２とを受けて、カウント開始信号ＣＮＴ＿ＥＮを第２クロック信号ＣＬＫ２に同期させた内部カウント開始信号ＣＮＴ＿ＥＮＩを出力する。また、カウンター回路３３は、第１クロック信号ＣＬＫ１と内部カウント開始信号ＣＮＴ＿ＥＮＩとを受けて、Ｈレベルの内部カウント開始信号ＣＮＴ＿ＥＮＩが入力されている期間に、第１クロック信号ＣＬＫ１をカウントするカウント動作を行う。

次に、図３のタイミング図を参照して、光電変換装置１００のＡＤ変換動作の概略を説明する。図３は、ある行の画素に基づく信号をＡＤ変換する動作を抜き出している。

図３において、ＭＳＥＬ＿Ｎは、比較器３の出力によってカウント信号を第１記憶部４ｎに保持させるか否かを選択する信号であって、ＭＳＥＬ＿ＮがＨレベルである期間に比較器３の出力がＨレベルになると、比較器３の出力がＨレベルに遷移したタイミングのカウント信号が第１記憶部４ｎに保持される。同様に、ＭＳＥＬ＿Ｓは、比較器３の出力によってカウント信号を第２記憶部４ｓに保持させるか否かを選択する信号であって、ＭＳＥＬ＿ＳがＨレベルである期間に比較器３の出力がＨレベルになると、比較器３の出力がＨレベルに遷移したタイミングのカウント信号が第２記憶部４ｓに保持される。Ｖｉｎは、比較器３のアナログ信号が入力される側の入力端子の電位を表す。

まず、リセット信号ＲＳＴが時刻ｔ１０から一時的にＨレベルになると、第２クロック信号生成部３１がリセットされる。

その後、時刻ｔ１１に信号ＣＮＴ＿ＥＮがＨレベルになりＮ信号のＡＤ変換期間が開始される。Ｎ信号変換期間では、信号ＭＳＥＬ＿ＮがＨレベルで、信号ＭＳＥＬ＿ＳがＬレベルである。ここでＮ信号とは、画素をリセットしたことによって生じる信号のことであって、ノイズやオフセットを主成分とする信号である。一例として、光電変換部で生じた電荷量に応じて信号を出力する画素増幅器を備える画素であれば、画素増幅器の入力部をリセットしたことに起因する成分を含みうる。また、増幅器ＡＭＰを備える構成であれば、Ｎ信号は、増幅器ＡＭＰで生じるオフセットを含みうる。Ｎ信号期間には、ランプ制御信号ＲＡＭＰ＿ＥＮがＨレベルになり、参照信号の電位が時間の経過に比例して変化する。

Ｎ信号ＡＤ変換期間中の時刻ｔ１２に、Ｖｉｎとランプ信号との大小関係が反転すると、この反転を受けて、カウンター回路３３の出力が第１記憶部４ｎに保持される。

時刻ｔ１３にＮ信号ＡＤ変換期間が終了し、時刻ｔ１４からＳ信号ＡＤ変換期間が開始する。Ｓ信号変換期間では、信号ＭＳＥＬ＿ＳがＨレベルで、信号ＭＳＥＬ＿ＮがＬレベルである。ここで、Ｓ信号とは、光電変換部で生じた電荷に基づく信号である。上で例示した画素増幅器を備える画素であれば、Ｎ信号に対して光電変換部で生じた電荷量に対応する分だけ信号振幅が大きくなる。すなわち、この場合には、Ｓ信号にはＮ信号が含まれる。したがって、Ｓ信号とＮ信号との差分を取ることで、ノイズやオフセットを低減することができる。図１に示した構成では、第１および第２記憶部に保持された信号を信号処理部９で差分処理することで、ノイズやオフセットを低減することができる。

Ｓ信号ＡＤ変換期間中の時刻ｔ１５に、Ｖｉｎとランプ信号との大小関係が反転すると、この反転を受けて、カウンター回路３３の出力が第２記憶部４ｓに保持される。以上により、Ｎ信号とＳ信号とが、ＡＤ変換されて記憶部４に保持される。この後、不図示の水平走査部によって、記憶部４に保持された信号が信号処理部９へと転送されて、１行の動作が終了する。そして、この動作を繰り返すことにより、１フレームの変換が完了する。

次に、図４のタイミング図を参照して、カウント信号生成部８の動作を説明する。ここでは、第２クロック信号生成部３２が、第１クロック信号を（１／２）倍ずつ、２段階に分周することで第２クロック信号ＣＬＫ２を生成する場合を例にとって説明する。第１クロック信号を（１／２）倍に分周したクロック信号をＣＬＫＩＮとする。また、初期状態において、カウンター回路３３の出力は０であるとする。カウンターはｎビットのデジタル信号でカウント動作を行うもので、バイナリカウンターであってもグレイカウンターであっても、また、他のいかなる形式のカウンターであっても良い。図４では、理解を容易にするために、カウント値を１０進数で示している。

時刻ｔ０において、リセット信号ＲＳＴがＨレベルに遷移する。リセット信号ＲＳＴがＨレベルである期間は、第２クロック信号生成部３１は、第２クロック信号を出力しないため、ＣＬＫＩＮも第２クロック信号ＣＬＫ２もＬレベルとなる。なお、リセット信号ＲＳＴは、第１クロック信号ＣＬＫ１と同期していなくても良い。時刻ｔ０では、カウント開始信号ＣＮＴ＿ＥＮがローレベルであるために、内部カウント開始信号ＣＮＴ＿ＥＮＩもＬレベルである。従って、カウンター回路３３はカウント動作を行わずに、その出力は０を維持する。

リセット信号ＲＳＴがＬレベルに遷移した後、時刻ｔ１に、第１クロック信号ＣＬＫ１の立ち上がりに同期して、第２クロック信号生成部３１は動作を開始する。中間クロック信号ＣＬＫＩＮは、第１クロック信号ＣＬＫ１の立ち上がりに同期してレベルが遷移する。一方、第２クロック信号ＣＬＫ２は、中間クロック信号ＣＬＫＩＮの立ち下がりに同期してレベルが遷移する。

時刻ｔ２に、カウント開始信号ＣＮＴ＿ＥＮがＨレベルに遷移する。カウント開始信号ＣＮＴ＿ＥＮは、クロック同期化部３２によって第２クロック信号ＣＬＫ２と同期した内部カウント開始信号ＣＮＴ＿ＥＮＩとして出力される。そのため、カウンター回路３３は、時刻ｔ３よりも遅れた時刻ｔ３にからカウント動作を開始する。

カウンター回路３３は、第１クロック信号ＣＬＫ１に同期して計数していくので、時刻ｔ４以降も、内部カウント開始信号ＣＮＴ＿ＥＮＩがＨレベルである期間は、第１クロック信号ＣＬＫ１と同じ周波数で動作する。

以上が、カウンター回路３３の動作の概要である。本実施例の効果を説明するために、カウンター回路３３が、カウント開始信号ＣＮＴ＿ＥＮによってカウント動作の開始を制御される場合を考える。その場合には、カウンター回路３３は、いずれのクロック信号にも同期しないカウント開始信号ＣＮＴ＿ＥＮによってカウント動作が制御されることになる。

図４に示した動作では、画素アレイの行を選択する毎に第２クロック信号生成部３１がリセットされる。すなわち、１水平同期期間に１回、第２のカウンター回路をリセットする。しかしながら、各水平同期期間に第２のカウンター回路をリセットするのではなく、１フレーム、すなわち１垂直同期期間内に少なくとも１回第２のカウンター回路をリセットすれば良い。なお、水平同期期間を規定する水平同期信号や、垂直同期期間を規定する垂直同期信号は、タイミング信号生成部５で生成したり、外部から与えられたりするものである。

この構成で生じうる問題を、図５を用いて説明する。カウント開始信号ＣＮＴ＿ＥＮおよび「比較器出力」は、図５（ａ）および（ｂ）の両者に共通するものとする。（ａ）で示した例と（ｂ）で示した例とでは、カウント開始信号ＣＮＴ＿ＥＮの立ち上がりに対する第１クロック信号ＣＬＫ１の位相差が異なっている。（ａ）の場合、カウント開始信号ＣＮＴ＿ＥＮが立ち上がる時刻ｔＡでは、第１クロック信号ＣＬＫ１はＨレベルである。そして、カウンター回路３３が出力するカウント信号ＣＮＴ＿ＯＵＴは、時刻ｔＣに、０から１に遷移する。一方、（ｂ）の場合には、カウント開始信号ＣＮＴ＿ＥＮが立ち上がる時刻ｔＡでは、第１クロック信号ＣＬＫ１はＬレベルである。（ａ）の第１クロック信号ＣＬＫ１に対して、位相が遅れているため、カウンター回路３３が出力するカウント信号ＣＮＴ＿ＯＵＴは、時刻ｔＣよりも早い時刻ｔＢに、０から１に遷移する。

仮に、カウント信号ＣＮＴ＿ＯＵＴを記憶部４に保持させる、比較器３の出力が時刻ｔＤに変化したとすると、時刻ｔＡから時刻ｔＤまでの期間は同じであるにもかかわらず、（ａ）と（ｂ）とで異なる値が記憶部４に書き込まれてしまう。言い換えると、ＡＤ変換されるアナログ信号が同じであるにも関わらず、得られるデジタル信号は異なる値となってしまう。図１に示すような、行毎に制御される光電変換装置では、一様光を照射しても、行ごとに異なる値のデジタル信号に変換されてしまうため、得られる画像には横縞として現れる。ランダムに発生するノイズに比べて、線として現れるノイズは視認されやすいため、画質の劣化は顕著になる。

上述の構成に対して、本実施例では、第１クロックに基づいて生成された第２クロック信号に、カウント開始信号を同期させた内部カウント開始信号を用いてカウンター回路３３のカウント動作を制御するため、図２に示した例では第１クロック信号ＣＬＫ１に対して４周期までのずれが許容される。つまり、時刻ｔ５〜ｔ３までの期間の、どのタイミングでカウント開始信号ＣＮＴ＿ＥＮＩが立ち上がったとしても、内部カウント開始信号ＣＮＴ＿ＥＮＩは時刻ｔ３で立ち上がるため、カウンター回路３３の動作を精度良く制御することができる。

第２クロック信号生成部３１およびクロック同期化部３２の構成例を図６に示す。第２クロック信号生成部３１は、第２のカウンター回路として動作するもので、２段のフリップフロップ６３と、排他的論理和回路（ＸＯＲ回路）６１とから構成される同期式カウンター回路である。リセット信号ＲＳＴは、インバータ回路６２によって反転され、信号ＲＳＴｂとしてフリップフロップ６３に入力される。フリップフロップ６３−１のＱ端子は、ＸＯＲ回路６１の一方の入力端子に与えられる。また、Ｑ端子出力の反転信号を出力するＱＢ端子は、Ｄ端子と接続される。一方、フリップフロップ６３−２は、Ｑ端子がＸＯＲ回路６１の他方の入力端子と接続されるとともに、フリップフロップ６３−３のＣＫ端子に与えられる。ＸＯＲ回路６１の出力端子は、フリップフロップ６３−２のＤ端子と接続される。この構成により、第１クロック信号ＣＬＫ１に同期され、かつ、周波数が第１クロック信号ＣＬＫ１の１／４となる第２クロック信号ＣＬＫ２を生成できる。クロック同期化部３２は、１段のフリップフロップ６３−３で上記動作を実現できる。第２クロック信号ＣＬＫ２と、カウント開始信号ＣＮＴ＿ＥＮとがフリップフロップ６３−３に入力されると、第２クロック信号ＣＬＫ２に同期したカウント動作信号ＣＮＴ＿ＥＮＩがクロック同期化部３２から出力される。また、同期化部３２のフリップフロップ６３−３は、光電変換装置の電源起動時に一回リセット信号ＲＳＴを与えればよいが、第２クロック信号生成部３１のフリップフロップ６３に入力されるＲＳＴｂを与えてもよい。

また、第２クロック信号生成部３１およびクロック同期化部３２は、図６に示したもの以外にも図７のように構成しても良い。図７に示す構成では、第１クロック信号ＣＬＫ１が、インバータ６２’を介してフリップフロップ６３−１、６３−２に与えられる。この場合には、図４のタイミング図において、ＣＬＫ１の立ち下がりに同期して分周されたクロック信号ＣＬＫＩＮおよび第２クロック信号ＣＬＫ２が立ち上がる動作となる。

図６では、第２クロック信号生成部３１を、同期カウンター回路を用いて構成する例を示した。しかし、第２クロック信号生成部３１は、図８に示すような非同期式カウンター回路を用いても構成できる。図６に示した構成と異なるのは、フリップフロップ６３−１のＱ端子出力がフリップフロップ６３−２のＣＫ入力端子に与えられている点と、フリップフロップ６３−２の反転出力であるＱＢ出力がフリップフロップ６３−２のＤ入力端子に与えられる点である。つまり、図６の構成例では、２段のフリップフロップがともに第１クロック信号ＣＬＫ１に同期して動作するのに対し、図８の構成例では、フリップフロップ６３−１のみが第１クロック信号ＣＬＫ１に同期して動作する。

上記の説明では、第１クロック信号ＣＬＫ１を（１／４）倍に分周して第２クロック信号ＣＬＫ２を生成する分周器とした構成を例示したが、Ｎを自然数として、第１クロック信号ＣＬＫ１を（１／Ｎ）倍に分周してもよい。

以上で説明したように、本実施例では、第１クロック信号ＣＬＫ１に基づいて生成された第２クロック信号に、カウンター開始信号ＣＮＴ＿ＥＮを同期させた内部カウンター開始信号ＣＮＴ＿ＥＮＩによってカウンター回路３３のカウント動作を制御する。この構成により、カウンター回路のカウント開始時刻がずれることを低減できるので、カウンター回路の動作を精度良く制御することができる。さらに、光電変換装置においては、得られる画像に筋状のノイズが生じることを低減できる。

（実施例２）
本発明に係る別の実施例を説明する。
図９は、本実施例に係る光電変換装置の構成例を示したブロック図である。実施例１に係る光電変換装置と共通する要素は同じ符号を付して、その説明は省略する。

光電変換装置１００’においては、記憶部４に換えて記憶部４０を有し、カウント信号生成部８に換えてクロック信号供給部８０を有する点で、光電変換装置１００とは相違する。

記憶部４０は、アップダウンカウンターを含んで構成され、クロック信号供給部８０からカウントクロック信号ＣＮＴ＿ＣＬＫを、タイミング信号生成部５からはアップ／ダウン選択信号ＵＤ＿ＳＥＬおよびカウンターリセット信号ＣＮＴ＿ＲＳＴが与えられる。また、比較器３の出力も記憶部４０に与えられる。アップ／ダウン選択信号ＵＤ＿ＳＥＬは、アップダウンカウンターがカウントクロック信号をカウントする際に、カウント値を増大させるアップカウントを行うのか、カウント値を減少させるダウンカウントを行うのかを選択するための信号である。複数の記憶部４０に対して、これらの信号は共通に与えられる。

クロック信号供給部８０には、第１クロック信号生成部７から第１クロック信号を、そしてタイミング信号生成部５からカウント開始信号ＣＮＴ＿ＥＮおよびリセット信号ＲＳＴが与えられる。

実施例１では、カウント信号生成部８に含まれるカウンター回路３３が、複数の列の記憶部に対して共通に設けられていたが、本実施例では、画素アレイ１の各列にカウンター回路が設けられている点で異なる。

次に、図１０を参照しながら、本実施例に係る光電変換装置１００’の動作を説明する。実施例１と同様に、Ｎ信号ＡＤ変換期間とＳ信号ＡＤ変換期間の動作を示している。カウントクロック信号ＣＮＴ＿ＣＬＫは、カウント開始信号ＣＮＴ＿ＥＮがＨレベルである期間にカウント動作を行うものとする。

図１０に示す動作では、Ｎ信号ＡＤ変換期間にアップ／ダウン選択信号ＵＤ＿ＳＥＬがＨレベルとなることで、アップダウンカウンターはダウンカウントを行い、Ｓ信号ＡＤ変換期間にアップ／ダウン選択信号ＵＤ＿ＳＥＬがＬレベルとなることで、アップダウンカウンターはアップカウントを行う。アップダウンカウンターは、各ＡＤ変換期間に比較器３の出力がＬレベルからＨレベルに遷移したことを受けてカウント動作を停止する。そして、Ｎ信号変換期間からＳ信号ＡＤ変換期間までにアップダウンカウンターをリセットしないので、Ｓ信号ＡＤ変換期間が終了すると、各列のアップダウンカウンターは、Ｓ信号とＮ信号との差分に相当するデジタルデータを保持する。この構成によれば、画素アレイ１の各列に第１および第２記憶部４ｎ、４ｓを設けなくとも、Ｓ信号とＮ信号との差分を得ることができる。

図１１に、クロック信号供給部８０の構成例を示す。クロック信号供給部は、第２クロック信号生成部３１と、クロック同期化部３２と、ＡＮＤ回路９１とを含む。図３に示したカウント信号供給部８との違いは、カウンター回路３３に換えて、ＡＮＤ回路９１が設けられた点である。この構成においても、カウント信号供給部８と同様に、第１クロック信号ＣＬＫ１に基づいて生成された第２クロック信号ＣＬＫ２に、カウント開始信号ＣＮＴ＿ＥＮが同期された内部カウント開始信号ＣＮＴ＿ＥＮＩが生成される。そして、第１クロック信号ＣＬＫ１と内部カウント信号ＣＮＴ＿ＥＮＩの論理積が、カウントクロック信号ＣＮＴ＿ＣＬＫとして、複数の記憶部４０に供給される。

次に、図１２を参照しながら、クロック信号供給部８０の動作を説明する。図１２において、第２クロック信号生成部３２の入力端子のうち、第１クロック信号ＣＬＫ１が与えられる入力端子には、インバータが設けられている。

図１２には、クロック信号供給部８０に供給される第１クロック信号ＣＬＫ１とリセット信号ＲＳＴ、カウント開始信号ＣＮＴ＿ＥＮに加えて、第２クロック信号生成部３１で生成される内部カウント信号ＣＬＫＩＮおよび第２クロック信号ＣＬＫ２、クロック同期化部３２で生成される内部カウント動作信号ＣＮＴ＿ＥＮＩ、さらに、クロック信号供給部８０が出力するカウントクロック信号ＣＮＴ＿ＣＬＫとが示されている。本実施例においても、第２クロック信号生成部３１は、第１クロック信号ＣＬＫ１を（１／２）倍に分周した内部カウント信号ＣＬＫＩＮを生成し、さらに内部カウント信号ＣＬＫＩＮを（１／２）倍に分周した第２クロック信号を生成するものとする。

時刻ｔ０に、Ｈレベルのリセット信号ＲＳＴが第２クロック信号生成部３２に与えられると、第２クロック信号生成部３２は第２クロック信号ＣＬＫ２の生成を停止する。

リセット信号ＲＳＴがＬレベルに遷移した後、第１クロック信号ＣＬＫ１がＬレベルに遷移する時刻ｔ１から、第２クロック信号生成部３２はカウント動作を開始する。時刻ｔ１以降、第１クロック信号ＣＬＫ１の立下りに同期して内部クロック信号ＣＬＫＩＮが立ち上がり、内部クロック信号ＣＬＫＩＮの立下りに同期して第２クロック信号ＣＬＫ２が立ち上がる。

時刻ｔ２に、カウント開始信号ＣＮＴ＿ＥＮがＨレベルになる。クロック同期化部３２は、カウント開始信号ＣＮＴ＿ＥＮを第２クロック信号ＣＬＫ２と同期させた内部カウント開始信号ＣＮＴ＿ＥＮＩを出力する。そのため、内部カウント開始信号ＣＮＴ＿ＥＮＩは、時刻ｔ３に、第２クロック信号ＣＬＫ２の立ち上がりと同期してＨレベルに遷移する。

ＡＮＤ回路９１は、内部カウント開始信号ＣＮＴ＿ＥＮＩを第１クロック信号ＣＬＫ１に同期させる。そのため、内部カウント信号ＣＮＴ＿ＥＮＩがＨレベルである期間中に、第１クロック信号ＣＬＫ１の立ち上がりに同期してＡＮＤ回路９１は、カウントクロック信号ＣＮＴ＿ＣＬＫを出力する。このようにして生成されたカウントクロック信号ＣＮＴ＿ＣＬＫと第１クロック信号ＣＬＫ１とを受けて、各列のカウンター回路はカウント動作を行う。

なお、クロック信号供給部８０のうち、第２クロック信号生成部３１およびクロック同期化部３２は、図７に示した構成で実現することができる。

上述の通り、本実施例ではカウント開始信号ＣＮＴ＿ＥＮを、第１クロック信号に基づいて生成された第２クロック信号に同期させた内部カウント開始信号ＣＮＴ＿ＥＮＩによってカウンター回路を動作させる。この構成により、カウンター回路のカウント開始時刻がずれることを低減できるので、カウンター回路の動作を精度よく制御することができる。特に、光電変換装置においては、筋状のノイズが生じることを低減できる。

（実施例３）
次に、本実施形態に係る撮像システムの概略を、図１３を用いて説明する。

撮像システム８００は、例えば、光学部８１０、光電変換装置１０００、映像信号処理回路部８３０、記録・通信部８４０、タイミング制御回路部８５０、システムコントロール回路部８６０、および再生・表示部８７０を含む。光電変換装置１０００は、先述の各実施例で説明した光電変換装置が用いられる。ここでは、図１や図９に示したタイミング信号生成部５が、光電変換装置ではなく、タイミング制御回路部８５０に含まれる場合を例示している。

レンズなどの光学系である光学部は８１０、被写体からの光を光電変換装置１０００の、複数の画素が２次元状に配列された画素アレイに結像させ、被写体の像を形成する。光電変換装置１０００は、タイミング制御回路部８５０からの信号に基づくタイミングで、画素アレイに結像された光に応じた信号を出力する。

光電変換装置１０００から出力された信号は、映像信号処理部である映像信号処理回路部８３０に入力され、映像信号処理回路部８３０が、プログラムなどによって定められた方法に従って、ノイズ低減やゲイン調整などの処理を行う。映像信号処理回路部での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像が再生・表示させる。記録通信部は、また、映像信号処理回路部８３０からの信号を受けて、システムコントロール回路部８６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システムコントロール回路部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御回路部８５０、記録・通信部８４０、および再生・表示部８７０の駆動を制御する。また、システムコントロール回路部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。

タイミング制御回路部８５０は、制御部であるシステムコントロール回路部８６０による制御に基づいて光電変換装置１０００および映像信号処理回路部８３０の駆動タイミングを制御する。

映像信号処理回路部８３０は、先述の各実施例で説明した補正係数を保持し、光電変換装置１０００から出力された信号に対して補正処理を行う。

以上で説明した各実施例は、本発明を実施するための例示的なものであって、本発明の技術的思想を逸脱しない範囲で様々に変更あるいは組み合わせることが可能である。

１ 画素アレイ
２ 列読み出し部
３ 比較器
４ 記憶部
５ タイミング信号生成部
６ 参照信号供給部
７ 第１クロック信号生成部
８ カウント信号生成部
９ 信号処理部
ＡＭＰ 増幅器
ＣＮＴ＿ＥＮ カウント開始信号
ＣＮＴ＿ＥＮＩ 内部カウント開始信号
３１ 第２クロック信号生成部
３２ クロック同期化部
３３ カウンター回路
８０ クロック信号供給部

Claims (13)

1. 画素が複数列設けられた画素アレイを含み、アナログ信号を出力するアナログ信号出力部と、
   それぞれが参照信号と前記アナログ信号とを比較する比較器を備える複数のＡＤ変換器と、
   信号処理部と、を有する光電変換装置であって、
   前記光電変換装置はさらに、
   時間に対して変化する前記参照信号を、前記複数の比較器に供給する参照信号供給部と、
   第１クロック信号を計数してカウント信号を出力するカウンター回路と、
   前記第１クロック信号に基づいて、第２クロック信号を生成する第２クロック信号生成部と、
   カウント開始信号を前記第２クロック信号に同期して出力するクロック同期化部と、
   各々が、対応する前記比較器の出力に応じて前記カウント信号を記憶する、複数の記憶部を有し、
   前記カウンター回路は、前記第２クロックに同期した前記カウント開始信号に応じて前記計数を行い、
   前記記憶部の各々は第１記憶部と第２記憶部とを備え、
   前記信号処理部は、前記第１および第２記憶部に保持された前記カウント信号の差分処理を行うこと
   を特徴とする光電変換装置。
2. 複数の前記カウンター回路を有し、
   前記複数のカウンター回路の各々は前記複数の比較器の各々に対応して設けられ、対応する前記比較器の出力に応じて前記計数を停止すること
   を特徴とする、請求項１に記載の光電変換装置。
3. 前記第２クロック信号生成部は、前記第１クロック信号を分周する分周器を含むことを特徴とする、請求項１または２に記載の光電変換装置。
4. 前記第２クロック信号生成部は、前記第１クロック信号の周波数を、前記クロック信号の周波数の１／Ｎ（Ｎは自然数）にすることを特徴とする、請求項１〜３のいずれかに記載の光電変換装置。
5. 前記アナログ信号出力部が、前記画素から出力された信号を増幅して、前記アナログ信号として対応する前記比較器に供給する増幅器をさらに有することを特徴とする請求項１〜４のいずれかに記載の光電変換装置。
6. 前記増幅器は、反転増幅器であることを特徴とする請求項５に記載の光電変換装置。
7. 前記増幅器は、増幅率が可変の増幅器であることを特徴とする請求項５または６に記載の光電変換装置。
8. 前記第２クロック信号生成部は、第２のカウンター回路を有することを特徴とする、請求項１〜７のいずれかに記載の光電変換装置。
9. 前記第２のカウンター回路は、同期式カウンター回路を含むことを特徴とする請求項８に記載の光電変換装置。
10. 前記第２のカウンター回路は、非同期式カウンター回路を含むことを特徴とする請求項８に記載の光電変換装置。
11. 前記画素アレイは複数行の前記画素を含み、
    前記複数行を選択する１垂直同期期間に、前記第２のカウンター回路をリセットすること
    を特徴とする請求項８〜１０のいずれかに記載の光電変換装置。
12. 前記画素アレイは複数行の前記画素を含み、
    １の前記行を選択する１水平同期期間に、前記第２のカウンター回路をリセットすること
    を特徴とする請求項８〜１０のいずれかに記載の光電変換装置。
13. 請求項１〜１２のいずれかに記載の光電変換装置と、
    前記画素アレイに像を形成する光学系と、
    前記撮像装置から出力された信号を処理して画像データを生成する映像信号処理部と、をさらに備えたこと
    を特徴とする撮像システム。

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