CN101854150A - 运算放大器 - Google Patents

Abstract

本申请公开了一种能够抑制功率消耗和噪声产生的运算放大器。运算放大器包括含有差分放大电路的偏移修正器和使用锁存电路存储偏移电压的偏移存储器。差分放大电路包括连接至输入端子的第一和第二NMOS晶体管、分别连接至第一和第二NMOS晶体管的漏极的第一和第二PMOS晶体管、连接至第一和第二NMOS晶体管的源极的第三NMOS晶体管、连接至第二PMOS晶体管的源极的第三PMOS晶体管、连接至第三PMOS晶体管的第四NMOS晶体管以形成施加于偏移存储器的输出，左修正块和右修正块各并行连接至第一和第二NMOS晶体管中相关联的一个NMOS晶体管。

Description

运算放大器

相关申请的交叉参考

本申请要求于2008年12月31日提交的韩国专利申请第10-2008-0137770号的优先权，其全部内容通过参考结合于此。

技术领域

本发明涉及运算放大器，更具体地，涉及能够抑制功率消耗和噪声产生的运算放大器。

背景技术

通常，运算放大器是一个放大输入电压之间的差值的电路。在理想的运算放大器情况下，其晶体管具有相同的大小(size)和相同的阈值电压。因此，当输入电压相等时，运算放大器的输出电压应为0V。然而，由于工艺因素，其晶体管不具有相同的大小和相同的阈值电压。即，在晶体管中可能存在失配的问题。为此，即使输入电压相等时，输出电压也会有几微伏到几十毫伏的电压输出。该电压被称为“偏移电压”。在相关技术中，使用电容器来消除该偏移电压。

图1是相关的采样保持电路(sample and hold circuit)的电路图。

如图1所示，该相关的采样保持电路包括三个开关S1、S2和S3，一个运算放大器和一个电容器Cc。

下文，将描述该相关的采样保持电路的操作。当开关S1和S3闭合时，输入电压Vin对电容器Cc充电。过一段时间后，开关S1和S3断开，并且开关S2闭合。在该状态，通过将偏移电压加到采样输入电压而得到的电压作为实际输入施加于运算放大器。因此，运算放大器输出通过从包含偏移电压的输出电压中消除偏移电压而得到的电压。

在上述结构中，可以在一定程度上抵消偏移电压。然而，需要使用非重叠时钟(non-overlap clock)和采样电容器。为此，这种结构难以用于使用包含在集成电路(IC)中的直流电平驱动缓冲器或参考缓冲器的结构中。

由于持续的开关操作(continuous switching operation)，导致IC中可能含有噪声。在该情形，其他电路的操作会受到损害。同样需要增大用于减小开关等影响的电容器的容量。此外，在设计运算放大器时存在困难，因为运算放大器在其偏移采样操作期间应该保持在固定的状态。

发明内容

因此，本发明的目的在于提供一个能够基本避免由于相关技术的局限性或不足所带来的一个或多个问题的运算放大器。

本发明的目的是提供一种能够抑制功率消耗和噪声产生的运算放大器。

将在随后的对在下文的实验方面具有一般技能并能从本发明的实践中学习的人员来说部分内容是显而易见的描述中阐明本发明的另外的优点、目的和特点。本发明的目的和其他优点可以通过在说明书描述和权利要求及附图中具体指出的结构来实现和获得。

为了实现根据本发明的目的的这些目标和其他优点，如本文所实施的和概括描述的，运算放大器包括含有差分放大电路的偏移修正器，以及使用锁存电路(latch circuit)来存储偏移电压的偏移存储器，其中，差分放大电路包含连接至输入端子的第一NMOS晶体管和第二NMOS晶体管、分别连接至第一NMOS晶体管的漏极和第二NMOS晶体管的漏极的第一PMOS晶体管和第二PMOS晶体管，连接至第一NMOS晶体管和第二NMOS晶体管的源极的第三NMOS晶体管、连接至第二PMOS晶体管的源极的第三PMOS晶体管、连接至第三PMOS晶体管的第四NMOS晶体管，以形成施加于偏移存储器的输出，以及各并行连接至第一NMOS晶体管和第二NMOS晶体管中相关联的一个NMOS晶体管的左修正块和右修正块。

应该理解本发明的前述的概括描述和后文的详细描述是示例性和解释性的，如果需要，可以提供对本发明的进一步的解释。

附图说明

所包括的附图提供对本发明的进一步理解并结合于此而构成本申请的一部分，附图举例说明了本发明的实施方式并与实施方式一起用于解释本发明的原理。在附图中：

图1是示出相关的采样保持电路的电路图；

图2是示出根据本发明的运算放大器的电路图；

图3是示出使用根据本发明的运算放大器的VCOM驱动器的示例性实施方式的电路图；及

图4是示出使用根据本发明的运算放大器的非反相放大器的示例性实施方式的电路图。

具体实施方式

现在将参考示出实例附图来详细地描述本发明的优选实施方式。尽管结合至少一个实施方式在附图中示出了本发明的结构和功能，并参考附图和实施方式对其进行了描述，但本发明的技术构思及其重要的结构和功能不局限于此。

应当注意，本发明中公开的大部分术语与现有技术中公知的常规术语相对应，但申请人选择出一些必要的术语并将在本发明的下文描述中公开。因此，优选的是，由申请人定义的术语需要基于本发明中他们含义来理解。

以下，将参考附图详细地描述根据本发明的示例性实施方式的运算放大器。

图2是示出根据本发明的运算放大器的电路图。

如图2所示，根据本发明的示意性实施方式的运算放大器包括：使用差分放大电路的偏移修正器100，以及使用锁存电路存储测得的偏移电压的偏移存储器200。

偏移修正器100的差分放大电路包括一对NMOS晶体管，即第一NMOS晶体管N1和第二NMOS晶体管N2，在其各自的栅极处连接至输入端子V-和V+。第一PMOS晶体管P1在其的源极和栅极处连接至第一NMOS晶体管N1的漏极。第二PMOS晶体管P2在其的源极处连接至第二NMOS晶体管N2的漏极。

第一NMOS晶体管N1和第二NMOS晶体管N2的源极连接至第三NMOS晶体管N3的漏极。将偏压(bias voltage)VB提供到第三NMOS晶体管N3的栅极，从而第三NMOS晶体管N3用作电流源。

第一PMOS晶体管P1的源极和栅极连接至第一NMOS晶体管N1的漏极。第二PMOS晶体管P2的源极连接至第二NMOS晶体管N2的漏极。第二PMOS晶体管P2的栅极连接至第一PMOS晶体管P1的栅极。

第一PMOS晶体管P1和第二PMOS晶体管P2在其各自的漏极处连接至第三PMOS晶体管P3的漏极。第三PMOS晶体管P3的栅极连接至第二NMOS晶体管N2与第二PMOS晶体管P2之间的节点。第四NMOS晶体管N4连接至第三PMOS晶体管P3和第三NMOS晶体管N3。第四NMOS晶体管N4形成连接至偏移存储器200的输入端的运算放大器的输出端OUT。

多个NMOS晶体管通过开关分别并行连接至第一NMOS晶体管N1和第二NMOS晶体管N2。并行连接至第一NMOS晶体管N1的NMOS晶体管和开关构成左修正块MLB，并行连接至第二NMOS晶体管N2的NMOS晶体管和开关构成右修正块MRB。

左修正块MLB和右修正块MRB连接至偏移存储器200。左修正块MLB中的每个晶体管的栅极连接至第一NMOS晶体管N1的栅极。右修正块MRB中的每个晶体管的栅极连接至第二NMOS晶体管N2的栅极。

下文将描述根据本发明的示意性实施方式的运算放大器的动作。

当偏移修正步骤开始时，运算放大器作为比较器进行动作。在该步骤，输入端子V+和V-短路。此后，将右修正块MRB的晶体管数目调节或设置到最大数目，而将左修正块MLB的晶体管数目调节或设置到最小数目。在该状态，运行放大器的输出为“H”逻辑电平。在该状态，构成偏移存储器200的锁存电路运行在通路模式(pass mode)，这样它将所有加到其上的输入代码传输到左修正块MLB和右修正块MRB。

在逐渐减少右修正块MRB的晶体管数目时执行代码施加。当右修正块MRB的晶体管数目达到最小数目时，执行代码调节，从而将已设置为最小数目的左修正块的MLB的晶体管的数目最大化。

此后，执行偏移保持步骤。在偏移修正步骤中，当偏移电压对应于“+/-1LSB”时，将运算放大器的输出开启(switch)。这里，“开启”是指偏移在与预定的分辨率范围相对应的范围内。

此时，输出电压从“H”逻辑电平变到“L”逻辑电平。当运算放大器的输出是“L”逻辑电平时，锁存电路运行在保持模式。在该状态，不再输入修正代码。

在初始启动期间，执行一次上述操作。因此，不需要持续的开关操作就可以实现准确和期望的偏移修正。

此后，将参照图3描述使用根据本发明的运算放大器的VCOM驱动器的示例性实施方式。

如图3所示，VCOM驱动器包括两个彼此并行连接的运算放大器和两个开关，即第一开关S1和第二开关S2。每个运算放大器具有与上述根据本发明的运算放大器相同的结构。运算放大器的各同相输入端(+)连接至输入端子RefH和RefL。运算放大器的反相输入端(-)分别连接至运算放大器的输出端子。运算放大器的输出端子分别连接至第一开关S1和第二开关S2。

VCOM中使用的运算放大器均是接收DC输入电压并输出具有稳定DC电平的电压的电路。VCOM驱动器的运算放大器由于两输入电压之间的DC电平的差异和两输出电压VCOMH和VCOML之间的差异导致对图像质量具有较大的影响。当两电压之间存在偏移电压时，可能会出现闪烁或变暗的异常现象。这些电路基本上都具有缓冲结构。然而，当转换电容系统用于消除偏移时，在缓冲器设计方面存在很大的局限性，因为输出负荷大。在该情形，频率要求也必须高。然而，在使用根据本发明的运算放大器时，在保持根据与现有技术中相等的负荷水平的稳定性时可以减小图像质量的偏差。

以下，将参照图4描述使用根据本发明的运算放大器的非反相放大器的示例性实施方式。

如图4所示，非反相放大器包括一个运算放大器以及两个电阻器Ra和Rb。该运算放大器具有与上述根据本发明的运算放大器相同的结构。运算放大器的非反相输入端(+)连接至输入端子Vin。运算放大器的反相输入端(-)连接至串联连接的第一电阻Ra和第二电阻Rb之间的节点。输出端Vout连接至第二电阻器Rb的一端。

非反相放大器配置成将输入电压放大到设定的累积电平，并输出放大后的电压。该非反相运算放大器可能存在一个问题，即由于非反相放大器中使用的运算放大器的偏移导致输出电压的电平可能与目标电平具有很大的差别。由于偏移是DC电平，所以由于所设定的累积，偏移电压的电平也将放大。

在使用根据本发明的运算放大器时，可以实现不需进行外部调节就能够减小偏移的准确的非反相放大器。

从上述描述可以明显看出，根据本发明的运算放大器实现了其中偏移产生在一定的期望范围内的电路。由于不需要执行开关操作，所以可以抑制功率消耗和噪声产生。此外，由于不需要外部调整(trimming)，所以可以减小测试时间和芯片大小。

对本领域的技术人员而言，很显然在不背离本发明的精神或范围的前提下，可以对本发明进行各种修改和变化。因而，其意指，本发明覆盖了在本发明所附的权利要求及其等价物的范围内的该发明的修改和变化。

Claims (9)

1.一种运算放大器，包括：

偏移修正器，包括差分放大电路；以及

偏移存储器，使用锁存电路存储偏移电压，

其中，所述差分放大电路包括

第一NMOS晶体管和第二NMOS晶体管，连接至输入端子，

第一PMOS晶体管和第二PMOS晶体管，分别连接至所述第一NMOS晶体管的漏极和所述第二NMOS晶体管的漏极，

第三NMOS晶体管，连接至所述第一NMOS晶体管的源极和所述第二NMOS晶体管的源极，

第三PMOS晶体管，连接至所述第二PMOS晶体管的源极，

第四NMOS晶体管，连接至所述第三PMOS晶体管，以形成施加于所述偏移存储器的输出，以及

左修正块和右修正块，各并行连接至所述第一NMOS晶体管和所述第二NMOS晶体管中相关联的一个。

2.根据权利要求1所述的运算放大器，其中，所述左修正块包括多个并行连接的NMOS晶体管，以及并行连接的开关。

3.根据权利要求1所述的运算放大器，其中，所述右修正块包括多个并行连接的NMOS晶体管，以及并行连接的开关。

4.根据权利要求2或3所述的运算放大器，其中，所述多个NMOS晶体管中的每一个与所述多个开关中相关联的一个串联连接。

5.根据权利要求1所述的运算放大器，其中：

所述第一NMOS晶体管在所述第一NMOS晶体管的栅极处连接至所述左修正块的所述多个NMOS晶体管的栅极，所述第一NMOS晶体管的源极连接至所述第三NMOS晶体管的漏极，所述第一NMOS晶体管的漏极连接至所述第一PMOS晶体管的栅极和所述第一PMOS晶体管的源极；以及

所述第二NMOS晶体管在所述第二NMOS晶体管的栅极处连接至所述右修正块的所述多个NMOS晶体管的栅极，所述第二NMOS晶体管的源极连接至所述第三NMOS晶体管的漏极，所述第二NMOS晶体管的漏极连接至所述第二PMOS    晶体管的源极。

6.根据权利要求1所述的运算放大器，其中：

所述第一PMOS晶体管在所述第一PMOS晶体管的栅极处连接至所述第一PMOS晶体管的源极，并且在所述第三PMOS晶体管的漏极处连接至所述第三PMOS晶体管的漏极；以及

所述第二PMOS晶体管在所述第二PMOS晶体管的栅极处连接至所述第一PMOS晶体管的栅极，所述第二PMOS晶体管的源极连接至所述第二NMOS晶体管的漏极，以及所述第二PMOS晶体管在所述第二PMOS晶体管的漏极处连接至所述第三PMOS晶体管的漏极。

7.根据权利要求1所述的运算放大器，其中偏压提供到所述第三NMOS晶体管的栅极，以便所述第三NMOS晶体管用作电流源。

8.一种VCOM驱动器的运算放大器装置，包括：

权利要求1中描述的每个运算放大器，所述运算放大器并行连接，同时具有分别连接至输入端子的非反相输入端，以及经由第一开关和第二开关分别连接至输出端子的反相输入端。

9.一种非反相放大器，包括：

权利要求1中描述的运算放大器，所述运算放大器具有连接至输入端子的非反相输入端、连接至串联连接的第一电阻器和第二电阻器之间的节点的反相输入端，以及连接至所述第二电阻器的一端的输出端子。

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