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CN101807580B - 带厚栅极氧化层的多次可编程非易失性存储器件 - Google Patents

带厚栅极氧化层的多次可编程非易失性存储器件 Download PDF

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CN101807580B CN2010101277193A CN201010127719A CN101807580B CN 101807580 B CN101807580 B CN 101807580B CN 2010101277193 A CN2010101277193 A CN 2010101277193A CN 201010127719 A CN201010127719 A CN 201010127719A CN 101807580 B CN101807580 B CN 101807580B
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Abstract

根据一个实施例的一种多次可编程(MTP)存储单元，包括浮栅PMOS晶体管、高压NMOS晶体管、以及n阱电容器。浮栅PMOS晶体管包括形成该存储单元第一端子的源极，并包括漏极和栅极。该高压NMOS晶体管包括连接地的源极、连接于PMOS晶体管漏极的延长的漏极、以及形成该存储单元第二端子的栅极。该n阱电容器包括连接于PMOS晶体管栅极的第一端子、以及形成该存储单元第三端子的第二端子。该浮栅PMOS晶体管可存储一逻辑状态。可对存储单元的第一、第二和第三端子施加各种电压的组合以编程、禁止编程、读取和擦除该逻辑状态。

Description

带厚栅极氧化层的多次可编程非易失性存储器件
本申请是优先权日为2006年4月21日、优先权号为US 60/793,770、US11/498,672、US11/508,771、中国国家申请号为200710101379.5、题为“带厚栅极氧化层的多次可编程非易失性存储器件”的申请的分案申请。
优先权要求
本申请要求要求于2006年8月23日提交的美国专利申请No.11/508,771、于2006年8月2日提交的美国专利申请11/498,672、以及于2006年4月21日提交的美国临时专利申请No.60/793,770的优先权。这些申请各自援引包含于此。
技术领域
本发明的实施例涉及多次可编程(MTP)存储器件。
背景技术
被援引包含于此的美国专利No.6,271,560教示了一种可用CMOS兼容电压编程的浮栅雪崩型PMOS(FAMOS)器件结构作为非易失性存储元件的使用。该浮栅PMOS与作为写使能(enable)开关的NMOS晶体管串联设置。
被援引包含于此的美国专利No.6,157,574教示了通过添加浮栅多晶硅-多晶硅耦合电容器使得能进行擦除操作在多次可编程(MTP)模式下对可用CMOS兼容电压编程的FAMOS器件结构的使用。擦除操作是通过对耦合电容器的多晶硅-2板施加负电压脉冲来实现的。或者，擦除操作可通过对收容该浮栅器件的n阱施加高值正电压来实现。
被援引包含于此的美国专利No.6,137,723教示了将栅极氧化层用于p阱耦合电容以实现擦除操作。这种方法要求额外的隔离阱(第3阱)以使(向p阱施加的)负的单元擦除电压与衬底(在CMOS技术中通常为p型)隔离。或者，擦除操作可通过将高值正电压施加于收容该浮栅器件的n阱来实现。对包含与存取晶体管(access transistor)串联的FAMOS器件的n阱施加的高值正擦除电压被限制在低于P+N二极管的结击穿电压或栅极氧化层击穿电压(PMOS存取器件)或P+N和N+P二极管的串联组合的击穿电压(NMOS存取器件)。这限制了将用于MTP的现有单元应用于要求低于～12V的擦除电压的相对较薄的(小于10nm，3.3V的I/O器件)栅极氧化层。
由于许多CMOS技术使用并将继续使用其栅介电层厚度在10-15nm的范围内(要求～12V-～18V的擦除电压)的5V的I/O器件，，因此显然需要一种能够承受高值正擦除电压的MTP器件。
发明内容
本发明的诸实施例针对多次可编程(MTP)存储单元。根据本发明的一个实施例，一种MTP存储单元包括浮栅晶体管、高压晶体管以及电容器。该浮栅晶体管包括形成该存储单元第一端子的源极，并包括漏极和栅极。该高压晶体管包括接地的源极、连接于浮栅晶体管漏极的延长的漏极、以及形成该存储单元第二端子的栅极。该电容器包括连接于浮栅晶体管的栅极的第一端子、以及形成该存储单元第三端子的第二端子。该浮栅晶体管能存储一逻辑状态。可对该存储单元的第一、第二和第三端子施加各种电压的组合以编程、禁止编程、读取和擦除由该浮栅晶体管存储的逻辑状态。
根据特定实施例，该浮栅晶体管的栅极被形成在厚度范围为10nm到15nm且优选为至少12nm的栅极氧化层上。
该高压晶体管的栅极形成在栅极氧化层上。根据本发明的一个实施例，为了生产出高压晶体管，高压晶体管的延长的漏极由场氧化区或介电区与高压晶体管的栅极氧化层隔离。
根据本发明的一个实施例，用来存储逻辑状态的浮栅晶体管(也被称为存储晶体管)包括位于衬底(例如p型衬底)中的第一传导类型阱(例如n阱)、位于该阱上的栅极氧化层以及在该氧化层上形成浮栅的多晶硅层。通过还对浮栅掺杂多晶硅p+的离子注入在该阱中形成隔开的第二传导类型的源极区和漏极区(例如p+区)。在该源极区和漏极区之间形成沟道区，在该沟道区上形成栅极氧化层，并在该栅极氧化层上形成浮栅。
根据一个实施例，还在衬底上形成用来存取存储晶体管的高压晶体管。更具体地说，该高压晶体管包括形成在衬底中的第一传导类型的第一阱(例如，n阱)以及形成在衬底中的第二传导类型的第二阱(例如p阱)两者。该高压晶体管的漏极由第一阱形成，而该高压晶体管的源极被形成在第二阱中。沟道区被限定在源极区和漏极区之间，其中该沟道处于第二阱中。在该沟道上形成栅极氧化层，其中栅极形成在该栅极氧化层上。在漏极区(更具体地说是在漏极区的欧姆缚点上)、栅极和源极衬底缚点区上形成硅化层以构成接触表面。隔离材料使硅化层与栅极隔离。根据一个实施例，隔离材料是至少部分地形成在第一阱中的场氧化层。在另一实施例中，隔离材料是使用例如掩模操作形成在第一阱的一部分上的介电区。
根据一个实施例，用于将存储晶体管的栅极耦合到地电位的电容器包括形成在衬底中的第一传导类型阱(例如n阱)、生长在该阱上的栅极氧化层、以及沉积在该栅极氧化层上以形成耦合电容器顶板的栅极多晶硅层。隔开的第一和第二扩散区(例如N+区)，即阱分接区(well tap)通过还掺杂多晶硅的离子注入而形成。在本实施例中，浮栅的一部分(存储元件)被掺杂成P+而浮栅的另一部分(控制栅)被掺杂成N+，其中这两部分由例如场氧化层上的硅化物短接。
根据另一实施例，耦合电容器被形成在n阱、生长在该阱上的栅极氧化层以及沉积在该栅极氧化层上以形成电容器顶板的栅极多晶硅层中。通过还掺杂多晶硅栅极的离子注入形成隔开的第一和第二扩散区(例如P+区)。还设置N+分接区触点(通过硅化物或金属与P+扩散区短接，其中设置了到P+区和N+区两者的触点)以接触n阱。本实施例提供沉积在两n阱区上的P+掺杂的浮栅。
根据另一实施例，如果工艺允许，则耦合电容器被形成在栅极多晶硅层和第二多晶硅层之间。
以上概述并不旨在作为本发明诸实施例的完整描述。其它实施例和替换实施例以及本发明的特征、方面和优点通过下文中的详细说明，附图和权利要求将变得更为明显。
附图说明
图1示出根据本发明一个实施例的多次可编程(MTP)存储器件。
图2示出根据本发明另一实施例的多次可编程(MTP)存储器件。
图3是图1和图2所示的MTP存储器件的原理图。
图4示出本发明的MTP存储器件如何组织成阵列。
图5和图6示出能与图1和图2的实施例一起使用的替换的耦合电容器。
具体实施方式
图1示出一种基于多次可编程(MTP)PMOS浮栅的非易失性存储单元100的截面。如图1所示，MTP存储单元100包括存储晶体管120、耦合电容器140和高压存取晶体管160。
存储晶体管120包括形成在n型阱121(n阱)中的各自隔开的p型源极区和漏极区122和124。N型阱121进而形成在p型衬底102中。沟道区126被限定在源极区122和漏极区124之间。在沟道区126上形成栅极氧化层128，并且在栅极氧化层128上形成多晶硅栅极130。由于栅极130被隔离，因此经常将其称为浮栅。还在n型阱121中，邻近(可能接触但不一定要接触)p型源极区122的地方形成n型区123。n型区123为n阱121提供欧姆体缚点，因此n阱121被束缚于Vpp端子(如果没有，则n阱121将会浮置)。在p型区122和n型区123上形成硅化层132，由此为Vpp端子形成触点区。还在p型漏极区124上形成硅化层134。可采用现代CMOS技术中所使用的将源极/漏极注入物与栅极隔开以防止扩散成栅硅化层短路的常规侧壁间隔件，但为简明起见在附图中没有示出。浮栅130可任选地被覆以硅化物或通过常规(硅化物阻断)手段阻止硅化物在该区域中形成。在所示实施例中，存储晶体管120是浮栅PMOS晶体管。存储晶体管120也被称为存储晶体管，因为它能被编程以存储一逻辑状态。
电容器140包括形成在n型阱141中的隔开的N型扩散区143和145(也被称为阱分接区)，n型阱141形成在p型衬底102中，沟道区146被限定在N型区143和145之间，在沟道区146上形成一栅极氧化层148，并且在栅极氧化层148上形成多晶硅栅极层150以构成耦合电容器顶板。在n型区143上形成一硅化层153，并且在n型区145上形成一硅化层155。使用例如浅沟槽隔离(STI)工艺、硅局部氧化(LOCOS)工艺、多晶硅缓冲LOCOS工艺等形成的场氧化(FOX)区135将耦合电容器140与存储晶体管120隔离。在所示实施例中，电容器140是耗尽型NMOS器件，并且也被称为n阱电容器。另一场氧化(FOX)区136将高压存取晶体管160与存储晶体管120隔离。p阱192优选将n阱141与n阱121电隔离，并且既不接触n阱141也不接触n阱121。类似地，p阱194优选将n阱121与n阱171电隔离，既不接触n阱121也不接触n阱171尤佳。包括p阱192和194通过防止相邻n阱141与121之间、以及相邻n阱121与171之间的击穿来允许施加较高的电压。p阱192和194因为其功能可被称为隔离阱。
存储晶体管120的P+掺杂栅极区130和耦合电容器件的N+掺杂栅极区150可任选地由自对准硅化物(salicide)排除阻断保护以提高单元保持时间。如果采用这种方法，则浮栅的N+和P+掺杂区可由有源器件区外部的硅化物缚定。
图5和图6中示出在图1和图2实施例中使用的替换电容器140’和140”。参阅图5，电容器140’包括形成在n型阱141中的隔开的P型扩散区143’和145’，其中n型阱141形成在p型衬底102中。设一附加N+区144作为到n阱141的欧姆触点。在n型区144和p型区143’上形成硅化层153，并在p型区145’上形成硅化层155以使这两个区短接。在图5的实施例中，电容器140是增强型PMOS器件并且也被称为n阱电容器。
存储晶体管120的P+掺杂栅极区130和耦合电容器件的P+掺杂栅极区150可任选地由自对准硅化物排除阻断保护以提高单元保持时间。图5在149处示出这样一个自对准硅化物排除阻断。图6与图5相似，但不包括自对准硅化物排除阻断149。
高压存取晶体管160包括p型阱161(p阱)和n型阱171(n阱)。n型阱171形成晶体管160的漏极，其中n型区174为硅化物触点区176提供欧姆体缚点。在p型阱161中形成n型源极区162。沟道区166被限定在n型源极区162和n型阱漏极区171之间。在p阱的一部分和n阱171的一部分上(包括它们彼此相邻的地方)形成栅极氧化层168，并且在栅极氧化层168上形成栅极180，这导致栅极180位于沟道166之上。还在p型阱161中邻近(可能接触但不一定要接触)n型源极区162的地方形成P型区163。P型区163为p阱161提供欧姆体缚点以使p阱121被束缚于地电位(如果没有，则p阱161将会浮置)。要注意解释一端子接地或束缚于地电位同样涵盖该端子连接或束缚于非常接近地电位但略微偏离地电位的电压的意思。在n型区和p型区162、163之上形成硅化层165，由此形成图示为接地的触点区。在n型区174上形成硅化层176。在n阱171中形成场氧化(FOX)区178以将硅化物触点区176(它是漏极171的触点)与栅极180隔离。就是这种隔离使存取晶体管160能够承受在擦除操作期间产生的较高的电压。
在所示实施例中，高压存取晶体管160是高压NMOS器件。高压存取晶体管160也可被称为高压选择晶体管。由于其延长的漏极171，存取晶体管160也可被称为高压延长漏极NMOS晶体管。
上述硅化区132、134、153、155、165和176为硅提供低阻触点区。这些区一般是自对准的，这意味着所曝露的硅的任何非介电区将被硅化。另外，多晶硅栅极180也可能被硅化，但为简明起见未将其示出，并且这对本发明诸实施例而言并不重要。根据本发明的优选实施例，特别地不对栅极130、150进行硅化，以防止电荷可能从这些栅极泄露到相应的源极区和漏极区并由此提高单元的保持特性。然而，栅极150被硅化的实施例也是可行的，尽管并不是最理想。
根据本发明的诸实施例，每个栅极氧化层128、148和168的栅极氧化层厚度优选与用作工作电压为5V的输入/输出接口器件的CMOS器件的栅极氧化层厚度相同。换句话说，栅极氧化层128、148和168的厚度优选为5V I/O器件的制造工艺的原有厚度。这允许器件120、140和160能以标准CMOS工艺制造。更具体地说，根据本发明的实施例，每个栅极氧化层128、148和168的厚度范围在10-15nm(即，100-150埃)。优选地，每个栅极氧化层128、148和168的厚度至少为12nm(即，至少120埃)。据信本发明诸实施例将可在最厚达约20nm(即，200埃)的栅极氧化层厚度下工作，从而允许这些实施例有用于具有甚至更高I/O电压的器件。
N阱电容器140的顶板150例如通过迹线137电气连结于存储晶体管的栅极130。不存在到存储晶体管120的浮栅130的触点。电容器140将浮栅130容性耦合到地电位(其电位不一定正好为0V)，从而当对Vpp端子施加高值擦除电压(例如14-20V)时，电子从浮栅130隧穿而出。如图1所示，存储晶体管120的p型漏极区124例如由迹线138电气连结于高压存取晶体管160的n型漏极区171(通过欧姆体缚点174)。
根据本发明的实施例，MTP存储单元包括三个端子。电容器端子(Vcap)由n阱电容器140的n型扩散区143形成。编程端子(Vpp)由存储晶体管120的p型源极区122形成。也被称为选择或存取端子的控制端子(Vc)由高压存取晶体管160的栅极180形成。
下面示出的表1用来概括MTP存储单元100的操作。
  操作   Vpp(V)   Vc(V)  Vcap(V)
  编程   ～5-7V   ～5V   0V
  禁止编程   ～0-10V   0V   无关
  读取   ～1V   ～5V   0V
  擦除   ～14-20V   0V   0V
表1
为了对MTP存储单元编程，应当将编程电压电平施加于Vpp端子，并且应将选择电压电平施加于Vc端子和Vcap端子。选择电压应足以导通存取晶体管160。编程电压电平应足以诱发浮栅PMOS存储晶体管120中的沟道击穿。击穿电流进而产生将被注入到浮栅130上并在此被捕俘以导通PMOS存储晶体管120的热电子。
Vpp电压可从外部施加或在芯片上产生。Vpp的增大将可缩短对单元编程所需的时间。Vpp的大小也是浮栅存储晶体管120的沟道126的长度的函数。
为了禁制对单元100编程，Vc端子应当被连接到GND。可通过在Vc端子接收选择电压电平的同时将显著较低的读取电压(例如，约为1V)施加于Vpp端子来读取存储单元100。
为了擦除存储单元100，应在Vc端子和Vcap端子被连接到GND的同时向Vpp端子施加可能至少两倍于编程电压电平的擦除电压。因此，根据特定实施例，Vpp端子既被用来编程存储单元100又被用来擦除存储单元100。根据本发明的特定实施例，编程电压电平约为5V-10V，并且擦除电压电平约为14-20V。擦除操作将导致连接于同一Vpp总线的所有单元同时被擦除。根据特定实施例，选择电压电平约为5V。
图1中的高压NMOS存取晶体管160由CMOS器件原有的元件构成，即n阱、p阱、FOX、源极、漏极、栅极氧化层和栅极。然而，如下所述那样，并非必须如此。
图2示出根据本发明的一替换实施例的MTP存储单元200，其中使用了一替换高压NMOS存取晶体管160’。由于图1和图2中的大多数元件是相同的，因此使用相同标号指示相同元件。存储单元200和存储单元100之间的显著区别在于图2中的高压存取晶体管160’不包括用来使硅化区176(并因此使漏极174)与栅极氧化层168和沟道166在p阱161内的部分隔离的FOX区178，而是包括用来实现同一目的的介电区179。介电区179可以是例如二氧化硅或氮化硅，但不局限于此。尽管介电区179可为制造工艺所原有的，但用来形成介电区179的掩模操作不一定是原有的。用来防止硅化物形成在栅极130和150上的相同掩模步骤可用来对介电区179进行图案化。
如上面所解释的那样，本发明诸实施例使用高压晶体管(例如160或160’)作为存取晶体管。如上所述，为了擦除单元100/200，对Vpp端子施加相对较高的电压(例如，约为15V)，以跨存储器件的栅极氧化层128形成足以引起Fowler-Nordheim隧穿的电压降。然而，在存取晶体管160/160’的情形中，跨由存储晶体管120的n阱121和P+区124形成的二极管和由存取晶体管160的N+区174、n阱171和p阱161形成的二极管的串联施加高电压。制造工艺中固有的标准MOS晶体管将无法承受这样高的擦除电压。这就是为什么使用高压晶体管160/160’作为存取晶体管。更具体地说，在擦除期间，存取晶体管被截止，从而使相对较高的电压(例如，15V)出现在存取晶体管160/160’的延长的轻掺杂漏极171处。为使存取晶体管160/160’发生作用，在电流到达p阱161中的沟道166之前，必须使硅中某些电压下降。如果硅化层176一路延伸至栅极氧化层168，则所有电流将通过硅化层176(由于其低阻性)并且在那里将几乎没有多少电压降。通过在p阱161中的沟道166前断开硅化层(使用图1中的FOX 178或图2中的介电区179)，就强制电流流入相对较高阻性的硅。通过恰当地设计未硅化区的长度，在擦除操作期间，沟道166在p阱161内的部分边缘处的电压相比漏极电压而言相对较低(例如，至5V)。
本文中使用的术语“高压MOS晶体管”是能够在至少一个端子(例如，漏极)上相比制造工艺中固有的标准NMOS和/或PMOS晶体管而言维持一更高电压(不被击穿)的晶体管。已在上文中描述出两种不同类型的高压NMOS存取晶体管(160和160’)。本领域普通技术人员将能理解，使用替换类型的高压NMOS(或PMOS)器件作为基于浮栅的非易失性存储单元的存取晶体管同样落在本发明的范围内，因此本发明诸实施例不限于本文所公开的这两种器件。
图3是本发明的MTP存储单元100/200的示意图。图3中示出浮栅PMOS存储晶体管120、高压NMOS存取晶体管160/160’以及n阱CMOS电容器140。浮栅PMOS晶体管120包括：形成Vpp端子的源极、连接于高压NMOS存取晶体管160/160’漏极的漏极，以及连接于n阱CMOS电容器140的一个端子的浮栅。n阱CMOS电容器的另一端子形成Vcap端子。高压NMOS存取晶体管160/160’具有接地的源极、连接于浮栅PMOS存储晶体管120漏极的漏极(如上所述那样)以及形成Vc端子的栅极。
图4示出如何将本发明的MTP存储器件组织成阵列或行(它可以是一页或其一部分)。如图所示，一行中的诸单元100/200的Vpp端子由例如Vpp总线或页线连接在一起。另外，一行中诸单元100/200的Vcap端子被连接在一起。与此相对，诸单元100/200的Vc端子不被连接在一起。为了对一行内的单个单元进行编程，对Vpp端子施加编程电压电平(例如，约为7V)，并对要被编程的单元100/200的Vc端子和Vcap端子施加选择电压电平(例如，约为5V)，同时应使不被编程的所有单元的Vc端子接地。如果想要一次对多个单元100/200(即，并联的多个单元)编程，则可对一行中的一个以上单元100/200施加选择电压电平。可通过顺序地对该行的诸Vc端子和Vcap端子施加选择电压电平来顺序地对诸单元100/200编程。
正如业内公知的那样，可使用一读出放大器(未图示)通过在对一单元100/200的Vpp端子施加读取电压电平(例如，约为1V)的同时读出该单元的PMOS存储晶体管120的漏极处的电压来读取该单元的内容。可一次读取一个以上的单元100/200，例如可一次读取整行或整页。读出放大器的晶体管的漏极将需要承受高电压，因此可用与存取晶体管160/160’相似的方式形成(但由于较低的电流要求因而可具有较小的尺寸)。
可将多行单元100/200并行设置以进而形成多列单元100/200。与一行相关联的Vpp总线因此作为行或页选择总线。一列中的每个单元100/200的诸Vc端子可连接在一起以形成列选择总线。
可如何配置、编程和读取存储单元阵列的其它示例性细节于美国专利6,055,185、6,081,451、6,118,691、6,122,204、6,130,840、6,137,721、6,137,722、6,137,723、6,137,724、6,141,246和6,157,574中公开，每篇文献均援引包含于此。
尽管上面已对本发明的多个实施例进行了说明，然而应当理解它们是作为示例而不是作为限制给出。本领域内技术人员将很清楚地知道可在其中作出形式和细节上的各种改变而不会脱离本发明的精神和范围。
已在示出给定功能的性能及其关系的功能构件块的协助下对本发明进行如上的说明。为了方便说明，这些功能构件块的边界在本文中经常是任意限定的。除非另有规定，否则将可定义其它的边界，只要能正确地执行这些给定的功能及其关系即可。因此任何此类替换边界落在要求保护的本发明的精神和范围内。
本发明的广度和范围不应由上述范例性实施例所限定，而是仅根据所附权利要求及其等效技术方案来定义。

Claims (5)

1.一种存储单元，包括：
用于存储一逻辑状态的第一晶体管，所述第一晶体管包括：
在衬底中的第一传导类型的阱；
在所述阱中的第二传导类型的隔开的源极区和漏极区；
在所述阱上的栅极氧化层；以及
在所述栅极氧化层上的栅极；
用于存取存储在所述第一晶体管上的逻辑状态的第二晶体管，所述第二晶体管包括：
在所述衬底中的第一传导类型的第一阱；
在所述衬底中的第二阱；
在所述第一阱中的漏极区；
在所述第二阱中并与所述漏极区隔开的源极区；
在所述第一和第二阱上的栅极氧化层；
在所述栅极氧化层上的栅极；
为所述漏极区提供接触表面的硅化层；以及
使所述硅化层与所述栅极隔离的隔离材料；以及
电容器，所述电容器包括：
在所述衬底中的阱；
在所述电容器的阱上的栅极氧化层；以及
在所述栅极氧化层上的栅极。
2.如权利要求1所述的存储单元，其特征在于，还包括：
第二传导类型的第一隔离阱，它位于所述衬底中且在所述第一晶体管的第一传导类型的阱与所述电容器的第一传导类型的阱之间；以及
第二传导类型的第二隔离阱，它位于所述衬底中且在所述第一晶体管的第一传导类型的阱与所述第二晶体管的第一传导类型的第一阱之间。
3.如权利要求2所述的存储单元，其特征在于，
所述第二传导类型的第一隔离阱是位于所述衬底中且在所述第一晶体管的第一传导类型的阱与所述电容器的第一传导类型的阱之间，但不与这两者接触；以及
所述第二传导类型的第二隔离阱是位于所述衬底中且在所述第一晶体管的第一传导类型的阱与所述第二晶体管的第一传导类型的第一阱之间，但不与这两者接触。
4.如权利要求1所述的存储单元，其特征在于：
所述第一晶体管的源极是所述存储单元的第一端子；
所述第二晶体管的栅极是所述存储单元的第二端子；以及
所述电容器包括所述存储单元的第三端子。
5.如权利要求1所述的存储单元，其特征在于：
所述第一传导类型包括n型；并且
所述第二传导类型包括p型。
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