CN101803031B - 半导体装置的制造方法以及半导体装置 - Google Patents
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Abstract
本发明提供一种能够抑制泄露电流的产生的半导体装置的制造方法以及半导体装置。本发明是具有在基板的一方主面侧按顺序层叠了半导体层、绝缘膜以及栅极电极的构造的半导体装置的制造方法，上述制造方法包括添加工序，在该添加工序中，对半导体层的至少与栅极电极相对的区域添加杂质，使得半导体层的端部的与栅极电极相对的区域的杂质浓度大于半导体层的端部以外的与栅极电极相对的区域的杂质浓度。
Description
技术领域
本发明涉及一种半导体装置的制造方法以及半导体装置。更详细地说是涉及适用于液晶显示装置等的显示装置的半导体装置的制造方法以及半导体装置。
背景技术
半导体装置是具备利用半导体的电特性的有源元件的电子装置，被广泛地应用于例如音频设备、通信设备、计算机、家用设备等。其中，具备薄膜晶体管(Thin Film Transistor：TFT)的半导体装置被广泛地应用于有源矩阵型液晶显示装置中的像素开关元件、驱动电路等。
在此，说明以往的TFT的结构。图12是表示以往的TFT的结构的示意图，(a)是平面图，(b)是沿着(a)中的Y3-Y4线的截面图，(c)是沿着(a)中的X3-X4线的截面图。
如图12所示，以往的TFT 110具有在基板111上从基板111侧起按顺序层叠了基底层117、岛状半导体层120、绝缘膜112以及栅极电极114的构造，并且还具有覆盖它们的层间绝缘膜115和形成在层间绝缘膜115上的配线116a、116b。半导体层120具有设置在与栅极电极114相对的区域的沟道区域121和设置在沟道区域121以外的区域的源极/漏极区域122。配线116a、116b通过接触孔118a、118b与源极/漏极区域122连接。
另外，也开发了在以往的TFT 110中通过使半导体层120发生晶化来提高迁移率而可高速工作的技术。
此外，作为与以往的半导体层相关的技术，公开了例如如下的半导体装置的制作方法：在基底绝缘膜上形成第1半导体层和第2半导体层，在上述第1半导体层和上述第2半导体层上形成绝缘膜，将上述第1半导体层作为蚀刻停止层来蚀刻除去位于上述第1半导体层的沟道形成区域上的上述绝缘膜，由此，能够防止凹坑进入半 导体层下方的基底绝缘膜(例如参照特许文献1)。
专利文献1：日本特开2005-183774号公报
发明内容
发明要解决的问题
然而，在以往的TFT 110中使用了结晶性的半导体层，有时会在截止时发生电流泄漏即泄漏电流变大。在此，使用图13说明以往的TFT 110的泄露电流变大的原因。图13是表示以往的TFT的栅极电压-漏极电流特性的概念图。此外，在图13中，粗线表示以往的TFT 110的整体的晶体管特性，粗虚线表示后述的沟道端部的晶体管特性，细虚线表示后述的沟道主体部的晶体管特性。如图13的粗线所示，在以往的TFT 110的Vg-Id特性中，在阈值电压(Vth)附近的漏极电流上升的区域中有时会产生隆起(Shoulder：肩部)150。因此，在包含以往的TFT 110的电路设计中，也需要设定较大的导通-截止间的电压差，用低电压驱动电路时会发生故障。另外，若考虑栅极电压(Vg)-漏极电流(Id)特性中的隆起(下面简单地称为“隆起”)，在包含以往的TFT 110的电路设计中必须设定较高的TFT 110的Vth，电路的驱动电压会相应地上升，电路的负载会增加，功耗也会增加。
本发明是鉴于上述现状而完成的，目的在于提供能够抑制泄漏电流的产生的半导体装置的制造方法和半导体装置。
用于解决问题的方案
本发明的发明人在对能够抑制泄露电流的产生的半导体装置的制造方法和半导体装置进行各种讨论时，关注对半导体层添加的杂质的浓度。并且发现：为了调节Vth而对以往的TFT的沟道区域以相同的浓度添加杂质，因此发生了隆起，还发现：对半导体层的至少与栅极电极相对的区域添加杂质使得半导体层的端部的与栅极电极相对的区域的杂质浓度大于半导体层的端部以外的与栅极电极相对的区域的杂质浓度，能够抑制隆起的发生，由此想出到能够很好地解决上述课题的方法，完成了本发明。
即，本发明是具有在基板的一方主面侧按顺序层叠有半导体层、绝缘膜以及栅极电极的构造的半导体装置的制造方法，上述制造方法包括添加工序，在该添加工序中，对半导体层的至少与栅极电极相对的区域添加杂质，使得半导体层的端部的与栅极电极相对的区域的杂质浓度大于半导体层的端部以外的与栅极电极相对的区域的杂质浓度，在上述添加工序中，隔着绝缘膜对半导体层添加杂质，上述绝缘膜包括覆盖半导体层的端部的与栅极电极相对的区域的端部覆盖膜和覆盖半导体层的与栅极电极相对的区域的沟道覆盖膜，端部覆盖膜和沟道覆盖膜在半导体层的端部的与栅极电极相对的区域层叠，半导体层的端部的与栅极电极相对的区域的绝缘膜比半导体层的端部以外的与栅极电极相对的区域的绝缘膜厚，上述半导体装置的制造方法包括通过蚀刻而形成图案的半导体层的图案化工序，上述半导体层的端部是由于图案化工序时的蚀刻而产生了构造缺陷的部分。由此，在通过本发明的半导体装置的制造方法制作出的半导体装置的栅极电压(Vg)-漏极电流(Id)的特性中，能够抑制隆起的发生，其结果是能够抑制泄露电流的产生。
本发明的半导体装置的制造方法只要具有上述工序即可，不受其它工序的限制。
下面详细说明本发明的半导体装置的制造方法的优选方式。此外，也可以适当组合使用以下方式。
从与半导体层的端部以外的与栅极电极相对的区域相比易于使半导体层的端部的与栅极电极相对的区域的杂质浓度变大的观点出发，优选在上述添加工序中添加杂质，使得半导体层的端部以外的与栅极电极相对的区域中的杂质浓度的峰值位置比半导体层的端部的与栅极电极相对的区域的杂质浓度的峰值位置深。
这样，在上述添加工序中，也可以添加杂质使得与半导体层的端部以外的与栅极电极相对的区域相当的区域的杂质浓度的峰值位置比与半导体层的端部的与栅极电极相对的区域相当的区域的杂质浓度的峰值位置深。
从更容易实现本发明的半导体装置的制造方法的观点出发，优 选本发明的半导体装置的制造方法具有以下的(1)～(3)的方式。即，(1)优选在上述添加工序中，隔着覆盖半导体层的与栅极电极相对的区域的覆膜对半导体层添加杂质，上述覆膜覆盖半导体层的端部的与栅极电极相对的区域的部分比覆盖半导体层的端部以外的与栅极电极相对的区域的部分厚，(2)优选在上述添加工序中，在用覆膜覆盖半导体层的端部的与栅极电极相对的区域、并且露出半导体层的端部以外的与栅极电极相对的区域的状态下，隔着覆膜对半导体层的端部的与栅极电极相对的区域添加杂质，并且对半导体层的端部以外的与栅极电极相对的区域直接添加杂质，(3)优选上述半导体装置的制造方法包括氧化工序，在该氧化工序中，选择性地氧化半导体层的端部的与栅极电极相对的区域的表面，在半导体层的端部的与栅极电极相对的区域的表面形成氧化膜，在上述添加工序中，隔着氧化膜对半导体层的端部的与栅极电极相对的区域添加杂质，并且对半导体层的端部以外的与栅极电极相对的区域直接添加杂质。
从容易使半导体层的端部的与栅极电极相对的区域的杂质浓度大于半导体层的端部以外的与栅极电极相对的区域的杂质浓度的观点出发，优选在上述(1)～(3)的方式中，在上述添加工序中，添加杂质使得半导体层的端部的与栅极电极相对的区域的杂质浓度的峰值位置比半导体层深。
这样，在上述(1)～(3)的方式中，在上述添加工序中，也可以添加杂质使得与半导体层的端部的与栅极电极相对的区域相当的区域中的杂质浓度的峰值位于半导体层中或者与半导体层相比更靠近基板侧。
在上述(1)的方式中，优选(1-a)上述覆膜是由覆盖半导体层的端部的与栅极电极相对的区域的覆盖膜和覆盖半导体层的与栅极电极相对的区域的沟道覆盖膜层叠而成的，或者优选(1-b)上述覆膜是由覆盖半导体层的端部的与栅极电极相对的区域的端部覆盖部和覆盖半导体层的端部以外的与栅极电极相对的区域的内部覆盖部中的膜厚不同的单一的层构成的。
上述覆膜只要是能够透过杂质的膜即可，其材质没有特别的限定，更具体地说，优选无机绝缘膜、有机绝缘膜等绝缘膜或金属膜、导电性有机膜等导电膜。
上述杂质只要是能够对本征半导体赋予导电性的物质即可，没有特定的限定，更具体地说，优选硼元素(B)等第13族元素或磷(P)等第15族元素。
在上述(1-a)的形态中，从使端部覆盖膜与沟道覆盖膜的之间的选择比变大、更容易控制覆膜的膜厚差的观点出发，优选上述端部覆盖膜是由与沟道覆盖膜不同的材料所形成的形态，或者优选上述端部覆盖膜是在添加工序之后被除去的牺牲膜的形态。
在上述(1-a)的形态中，从将覆膜用作由本发明的半导体装置的制造方法所制作出的半导体装置的绝缘膜来简化制造过程的观点出发，优选上述端部覆盖膜和沟道覆盖膜是无机绝缘膜。由此，能够提高由本发明的半导体装置的制造方法制作出的半导体装置中的绝缘膜的击穿耐压。另外，除了通过本发明的半导体装置的制造方法制作出的半导体装置之外，同时也能够容易地制作出耐压较高的晶体管。
在上述(1-b)的形态中，从将覆膜用作由本发明的半导体装置的制造方法所制作出的半导体装置的绝缘膜来简化制造过程的观点出发，优选上述端部覆盖部和内部覆盖部是无机绝缘膜。由此，能够提高由本发明的半导体装置的制造方法制作出的半导体装置中绝缘膜的击穿耐压。另外，除了通过本发明的半导体装置的制造方法制作出的半导体装置之外，同时也能够容易地制作出耐压较高的晶体管。
在上述(2)的形态中，从将覆膜用作由本发明的半导体装置的制造方法所制作出的半导体装置的绝缘膜来简化制作工序的观点出发，优选上述覆膜是无机绝缘膜。由此，能够提高由本发明的半导体装置的制造方法制作出的半导体装置中绝缘膜的击穿耐压。另外，除了通过本发明的半导体装置的制造方法制作出的半导体装置之外，同时也能够容易地制作出耐压较高的晶体管。
在上述(2)的形态中，从能够更自由地选择覆膜的材料的观点出发，优选上述覆膜是在添加工序之后被除去的牺牲膜。
从更为有效地抑制根据本发明的半导体装置的制造方法制作出的半导体装置的Vg-Id特性发生隆起的观点出发，优选本发明的半导体装置的制造方法具有以下的(4)～(7)的方式或形态。即，优选(4)上述半导体层的端部的截面形状是顺锥面形，上述半导体层的端部是与端部以外的内部相比膜厚较小的锥面部，优选(5)上述半导体装置的制造方法包括通过蚀刻而形成图案的半导体层的图案化工序，上述半导体层的端部是由于图案化工序时的蚀刻而产生了构造缺陷的部分，优选(6)上述半导体层的端部是位于半导体层的端部上且膜厚比位于半导体层的端部以外的内部上的部分小的部分的与绝缘膜相重叠的部分，优选(7)上述半导体层的端部是位于半导体层的端部上且构造缺陷比位于半导体层的端部以外的内部上的部分多的与绝缘膜相重叠的部分。
从易于通过一般的生产装置实施本发明的半导体装置的制造方法的观点出发，优选在上述添加工序中，对半导体层的至少与栅极电极相对的区域添加杂质，使得从半导体层的与栅极电极相对的轮廓线起到进入内部侧0.1μm以上的区域为止的杂质浓度大于半导体层的除了上述区域以外的与栅极电极相对的区域的杂质浓度。
此外，当离高浓度地添加杂质的区域的半导体层的轮廓线的距离不足0.1μm时，有时难以使用一般的生产装置来实现本发明的半导体装置的制造方法。
另外，本发明还是具有在基板的一方主面侧按顺序层叠有半导体层、绝缘膜以及栅极电极的构造的半导体装置，在上述半导体装置中，半导体层的端部的与栅极电极相对的区域的杂质浓度大于半导体层的端部以外的与栅极电极相对的区域的杂质浓度，上述绝缘膜包括覆盖半导体层的端部的与栅极电极相对的区域的端部覆盖膜和覆盖半导体层的与栅极电极相对的区域的沟道覆盖膜，端部覆盖膜和沟道覆盖膜在半导体层的端部的与栅极电极相对的区域层叠，半导体层的端部的与栅极电极相对的区域的绝缘膜比半导体层 的端部以外的与栅极电极相对的区域的绝缘膜厚，上述半导体层是通过蚀刻而形成图案的，上述半导体层的端部是由于图案化工序时的蚀刻而产生了构造缺陷的部分(下面也称为“本发明的第一半导体装置”)。由此，能够在Vg-Id特性中抑制隆起发生，其结果是能够抑制泄露电流的发生。
本发明的第一半导体装置的结构只要必须具有这种结构要素即可，是否包括其它的结构要素都可以，没有特别限定。
下面更详细地说明本发明的第一半导体装置的优选形态。此外，可以组合利用下面的形态。
从容易使半导体层的端部的与栅极电极相对的区域的杂质浓度大于半导体层的端部以外的与栅极电极相对的区域的杂质浓度的观点出发，优选上述半导体装置半导体层的端部以外的与栅极电极相对的区域的杂质浓度的峰值位置比半导体层的端部的与栅极电极相对的区域的杂质浓度的峰值位置深。
这样，在上述半导体装置中，与半导体层的端部以外的与栅极电极相对的区域相当的区域中的杂质浓度在深度方向上的峰值位置也可以比与半导体层的端部的栅极电极相对的区域相当的区域中的杂质浓度在深度方向上的峰值位置深。
从更容易实现本发明的第一半导体装置的观点出发，优选本发明的第一半导体装置具有以下的(8)～(10)的形态。即，优选(8)上述绝缘膜是由覆盖半导体层的端部的与栅极电极相对的区域的端部绝缘膜和覆盖半导体层的与栅极电极相对的区域的沟道绝缘膜层叠而成的，优选(9)上述绝缘膜覆盖半导体层的端部的与栅极电极相对的区域的端部覆盖部和覆盖半导体层的端部以外的与栅极电极相对的区域的内部覆盖部的膜厚是不同的，优选(10)在上述半导体装置中，在半导体层的端部的与栅极电极相对的区域的栅极电极侧的面上具有氧化膜。
在上述(8)的形态中，从更容易实现本发明的第一半导体装置的观点出发，优选上述端部覆盖膜是由与沟道覆盖膜不同的材料形成的。
在上述(8)的形态中，从更容易实现本发明的第一半导体装置的观点出发，优选上述端部覆盖膜和沟道覆盖膜是无机绝缘膜。由此，能够提高本发明的第一半导体装置的绝缘膜的击穿耐压。另外，除了本发明的第一半导体装置之外，同时也能够容易地实现其它的耐压较高的晶体管。
在上述(9)的形态中，从更容易实现本发明的第一半导体装置的观点出发，优选上述端部覆盖部和内部覆盖部是无机绝缘膜。由此，能够提高本发明的第一半导体装置的绝缘膜的击穿耐压。另外，除了本发明的第一半导体装置之外，同时也能够容易地实现其它的耐压较高的晶体管。
从更有效地抑制本发明的第一半导体装置的Vg-Id特性中发生隆起的观点出发，优选本发明的第一半导体装置的制造方法具有以下的(11)～(14)的形态。即，优选(11)在上述半导体层中，端部的截面形状是顺锥面形状，上述半导体层的端部是与端部以外的内部相比膜厚较小的锥面部，优选(12)上述半导体是由蚀刻而形成图案的，上述半导体层的端部是由蚀刻而产生构造缺陷的部分，(13)上述半导体层的端部是位于半导体层的端部上且膜厚比位于半导体层的端部以外的内部上的部分小的与绝缘膜相重叠的部分，优选(14)上述半导体层的端部是位于半导体层的端部上且构造缺陷比位于半导体层的端部以外的内部上的部分多的与绝缘膜相重叠的部分。
从易于通过一般的生产装置实施本发明的第一半导体装置的制造方法的观点出发，优选上述半导体层的端部从半导体层的与栅极电极相对的轮廓线起到进入内部侧的0.1μm以上的区域为止。
此外，当离高浓度地添加杂质的区域的半导体层的轮廓线的距离不足0.1μm时，有时难以用一般的生产装置来容易地实现本发明的第一半导体装置的制造方法。
本发明还是具有在基板的一方主面侧按顺序层叠有半导体层、绝缘膜以及栅极电极的构造的半导体装置，在上述半导体装置中，半导体层的端部的与栅极电极相对的区域的方块电阻小于半导体 层的端部以外的与栅极电极相对的区域的方块电阻，上述绝缘膜包括覆盖半导体层的端部的与栅极电极相对的区域的端部覆盖膜和覆盖半导体层的与栅极电极相对的区域的沟道覆盖膜，端部覆盖膜和沟道覆盖膜在半导体层的端部的与栅极电极相对的区域层叠，半导体层的端部的与栅极电极相对的区域的绝缘膜比半导体层的端部以外的与栅极电极相对的区域的绝缘膜厚，上述半导体层是通过蚀刻而形成图案的，上述半导体层的端部是由于图案化工序时的蚀刻而产生了构造缺陷的部分(下面也称为“本发明的第二半导体装置”)。由此，能够抑制在Vg-Id特性中发生隆起，其结果是能抑制泄露电流的产生。
作为本发明的第二半导体装置的结构，只要具备这种结构要素即可，是否包括其它的结构要素都可以，没有特别限定。
从与本发明的第一半导体装置相同的观点出发，优选在本发明的第二半导体装置中采用下述的形态。此外，也可以组合利用下面的形态。
即，优选(15)上述绝缘膜是由覆盖半导体层的端部的与栅极电极相对的区域的端部绝缘膜和覆盖半导体层的与栅极电极相对的区域的沟道绝缘膜层叠而成的，优选(16)在上述绝缘膜中，覆盖半导体层的端部的与栅极电极相对的区域的端部覆盖部和覆盖半导体层的端部以外的与栅极电极相对的区域的内部覆盖部的膜厚是不同的，优选(17)在上述半导体装置中，在半导体层的端部的与栅极电极相对的区域的栅极电极侧的面上具有氧化膜。
在上述(15)的形态中，优选上述端部覆盖膜是由与沟道覆盖膜不同的材料形成的。
在上述(15)的形态中，优选上述端部覆盖膜和沟道覆盖膜是无机绝缘膜。
在上述(16)的形态中，优选上述端部覆盖部和内部覆盖部是无机绝缘膜。
优选本发明的第二半导体装置具有以下(18)～(21)的形态。即，优选(18)上述半导体层的端部的截面形状是顺锥面形状，上 述半导体层的端部是与端部以外的内部相比膜厚较小的锥面部，优选(19)上述半导体层是通过蚀刻而形成的，上述半导体层的端部是由于图案化工序时的蚀刻而产生了构造缺陷的部分，优选(20)上述半导体层的端部是位于半导体层的端部上且膜厚比位于半导体层的端部以外的内部上的部分小的与绝缘膜相重叠的部分，优选(21)上述半导体层的端部是位于半导体层的端部上且构造缺陷比位于半导体层的端部以外的内部上的部分多的与绝缘膜相重叠的部分。
优选上述半导体层的端部从半导体层的与栅极电极相对的轮廓线起到进入内部侧0.1μm以上的区域为止。
并且，本发明还是具有在基板的一方主面侧按顺序层叠有半导体层、绝缘膜以及栅极电极的构造的半导体装置，上述半导体装置具有N沟道型晶体管和/或P沟道型晶体管，上述N沟道型晶体管满足下式(X)，上述P沟道型晶体管满足下式(Y)，(下面也称为“本发明的第三半导体装置”)。
Vth，e＞Vth，m (X)
Vth，e＜Vth，m (Y)
在式(X)和式(Y)中，Vth，e表示半导体层的端部的与栅极电极相对的区域的晶体管特性的阈值电压，Vth，m表示半导体层的端部以外的与栅极电极相对的区域的晶体管特性的阈值电压，上述绝缘膜包括覆盖半导体层的端部的与栅极电极相对的区域的端部覆盖膜和覆盖半导体层的与栅极电极相对的区域的沟道覆盖膜，端部覆盖膜和沟道覆盖膜在半导体层的端部的与栅极电极相对的区域层叠，半导体层的端部的与栅极电极相对的区域的绝缘膜比半导体层的端部以外的与栅极电极相对的区域的绝缘膜厚，上述半导体层是通过蚀刻而形成图案的，上述半导体层的端部是由于图案化工序时的蚀刻而产生了构造缺陷的部分。由此，能够抑制在Vg-Id特性中发生隆起，其结果是能抑制泄露电流的产生。
作为本发明的第三半导体装置的结构，只要具备这种结构要素即可，是否包括其它的结构要素都可以，没有特别限定。
从与本发明的第一半导体装置相同的观点出发，在本发明的第三个半导体装置中优选以下的形态。此外，可以组合利用以下形态。
即，优选(22)上述绝缘膜是由覆盖半导体层的端部的与栅极电极相对的区域的端部绝缘膜和覆盖半导体层的与栅极电极相对的区域的沟道绝缘膜层叠而成的，优选(23)在上述绝缘膜中，覆盖半导体层的端部的与栅极电极相对的区域的端部覆盖部和覆盖半导体层的端部以外的与栅极电极相对的区域的内部覆盖部的膜厚是不同的，优选(24)在上述半导体装置中，在半导体层的端部的与栅极电极相对的区域的栅极电极侧的面上具有氧化膜。
在上述(22)的形态中，优选上述端部覆盖膜是由与沟道覆盖膜不同的材料形成的。
在上述(22)的形态中，优选上述端部覆盖膜和沟道覆盖膜是无机绝缘膜。
在上述(23)的形态中，优选上述端部覆盖部和内部覆盖部是无机绝缘膜。
优选本发明的第三半导体装置具有以下(25)～(28)的形态。即，优选(25)上述半导体层的端部的截面形状是顺锥面形状，上述半导体层的端部是与端部以外的内部相比膜厚较小的锥面部，优选(26)上述半导体层是通过蚀刻而形成图案的，上述半导体层的端部是由于图案化工序时的蚀刻而产生了构造缺陷的部分，优选(27)上述半导体层的端部是位于半导体层的端部上且膜厚比位于半导体层的端部以外的内部上的部分小的与绝缘膜相重叠的部分，优选(28)上述半导体层的端部是位于半导体层的端部上且构造缺陷比位于半导体层的端部以外的内部上的部分多的与绝缘膜相重叠的部分。
优选上述半导体层的端部从半导体层的与栅极电极相对的轮廓线起到进入内部侧0.1μm以上区域为止。
发明效果
根据本发明的半导体装置的制造方法，能够制造出抑制泄漏电流的产生的半导体装置。
附图说明
图1是表示实施方式1的半导体装置的结构的示意图，(a)是平面图，(b)是(a)中的Y1-Y2线的截面图，(c)是(a)中的X1-X2线的截面图。
图2是表示实施方式1的TFT的栅极电压-漏极电流特性的概念图。
图3的(a)和(b)是表示实施方式1的半导体装置的变形例的平面示意图。
图4是表示制造工序中的实施方式1的半导体装置的结构的截面示意图。
图5的(a)～(e)是表示实施方式1的半导体装置的其它的制造方法的平面示意图。
图6的(a)和(b)是表示实施方式1的半导体装置的其它的制造方法的平面示意图。
图7是表示实施方式1的半导体装置的其它的制造方法的截面示意图。
图8是表示实施方式1的半导体装置的其它的制造方法的截面示意图。
图9的(a)～(c)是表示实施方式1的半导体装置的其它的制造方法的平面示意图。
图10是表示实施例1的TFT的结构的截面示意图。
图11是表示实施例1和比较例1的TFT的Vg-Id特性的图，(a)表示饱和区域的特性，(b)表示线性区域的特性。
图12是表示以往的TFT的结构的示意图，(a)是平面图，(b)是(a)中的Y3-Y4线的截面图，(c)是(a)中的X3-X4线的截面图。
图13是表示以往的TFT的栅极电压-漏极电流特性的概念图。
附图标记说明：
10、10a、10b、110：薄膜晶体管(TFT)；11、111：基板；12：第一绝缘膜；12a：端部覆盖部；12b：内部覆盖部；13：第二绝缘膜；14、114：栅极电极；15、115：层间绝缘膜；16a、16b、116a、116b：配线；17、117：基底层(basecoat层：基底层)；18a、18b：接触孔；20、20a、20b、120：半导体层；21、121：沟道区域；22、122：源极/漏极区域(高浓度杂质区域)；23：牺牲膜；24：热氧化膜；25：SiN膜；26：LOCOS氧化膜；10、10a、10b、110：薄膜晶体管(TFT)；31：玻璃基板；32、33：SiO2膜；37：基底层；40：多晶硅层；112：第一绝缘膜；150：隆起(Shoulder：肩部)；Rp，e：沟道端部的杂质浓度峰值；Rp，m：沟道主体部的杂质浓度峰值；Vth：阈值电压。
具体实施方式
下面揭示实施方式，参照附图进一步详细地说明本发明，但是本发明不仅仅被限定于这些实施方式。
图1是表示实施方式1的半导体装置结构的示意图，(a)是平面图，(b)是(a)中的Y1-Y2线的截面图，(c)是(a)中的X1-X2线的截面图。此外，图1的(a)中的粗线表示第一绝缘膜的轮廓线。图2是表示实施方式1的TFT的栅极电压-漏极电流特性的概念图。此外，在图2中，下侧的箭头表示沟道端部的晶体管特性的变化量和方向，上侧的箭头表示沟道主体部的晶体管特性的变化量和方向。
如图1所示，本实施方式的TFT 110具有从基板11起在基板11上按顺序层叠有基底层(basecoat层：基底层)17、岛状半导体层20、第一绝缘膜12、第二绝缘膜13以及栅极电极14的结构，并且具备覆盖它们的层间绝缘膜15和形成在层间绝缘膜15上的配线16a、16b。栅极电极14被配置为横穿半导体层20的中央部，半导体层20具有设置在与栅极电极14相对的区域中的沟道区域21和设置在沟道区域21以外的区域中的源极/漏极区域22。配线16a、16b通过设置在层间绝缘膜15的与源极/漏极区域22相对应的区域中的接触孔 18a、18b与源极/漏极区域22连接。这样，优选TFT 10是具有单漏极构造的平面型的TFT，另外，本实施方式的TFT 10具有从基板侧起按顺序层叠有半导体层、绝缘膜以及栅极电极的构造。除了包含配线16a、16b与源极/漏极区域22的连接部的半导体层的内部之外，第一绝缘膜12与半导体层20的端部重叠。另一方面，第二绝缘膜13被形成为覆盖半导体层20的全部区域。因此，在与半导体层20的端部对应的区域中绝缘膜变厚，并且在半导体层20的除端部以外的区域中绝缘膜变薄。
此外，TFT 10也可以具有除了单漏极构造之外的LDD构造、GOLD构造等构造。
另外，在本说明书中，源极/漏极区域22是发挥TFT的源极和/或漏极功能的区域。即，在一方的源极/漏极区域22发挥源极的功能的情况下，另一方的源极/漏极区域22发挥漏极的功能。另外，源极/漏极区域22是在作为本征半导体的半导体层20中添加高浓度的杂质(施主或受主)赋予导电性的区域。另一方面，从将TFT 10的阈值电压(Vth)调节为期望值的观点出发，对沟道区域21也添加有低浓度的杂质，即进行沟道掺杂。
并且，在沟道区域21中，端部的杂质浓度大于端部以外的内部的杂质浓度。即，对半导体层20的端部的与栅极电极14相对的区域(下面也称为“沟道端部”。在图1的(a)和(b)中标注有斜线的区域)添加杂质，添加杂质的浓度大于半导体层20的端部以外、即内部的与栅极电极14相对的区域(下面也称为“沟道主体部”)的浓度。另外，沟道端部的方块电阻小于沟道主体部的方块电阻。由此，能够抑制在TFT 10中产生泄露电流。
在此，更详细地说明抑制TFT 110的泄露电流的机制。
首先，说明在以往的TFT 110的栅极电压(Vg)-漏极电流(Id)特性中发生隆起的原因。在以往的TFT 110中，沟道主体部的晶体管特性不同于沟道端部的晶体管特性。一般解释为这是由于沟道端部上的绝缘膜的膜厚比较薄的原因。另外，考虑到半导体层的图案化时的蚀刻等引起的半导体层的端部的构造缺陷、半导体层的端部 上的绝缘膜的构造缺陷也是引起沟道端部的晶体管特性恶化的原因，其结果是沟道主体部的晶体管特性与沟道端部的晶体管特性不同，更具体地说，与Vth的不同有关。这样，想到沟道端部构成了与沟道主体部特性不同的寄生晶体管，因此在Vg-Id特性的特别是Vth旁边发生了隆起。另外，在N沟道型晶体管中，沟道端部所构成的寄生晶体管的Vth特别小，且电流量也特别小，因此容易显著地发生隆起。此外，在N沟道型晶体管中，例如将硼(B)作为杂质进行沟道掺杂，由此Vth向正方向变化。即，沟道掺杂与杂质浓度的大小即电阻的大小有关，发挥使晶体管特性向正方向或者负方向变化的效果。然而，如图13所示，在以往的TFT 110中，无论是沟道主体部还是沟道端部都以相同的杂质浓度进行沟道掺杂，因此无论是沟道主体部的晶体管特性还是沟道端部的晶体管特性都发生同样的变化(参照图13中的箭头)，导致隆起依然存在。
与此相对，如图2所示，在本实施方式的TFT 10中，沟道端部的杂质浓度(方块电阻)大于沟道主体部中的杂质浓度(方块电阻)，因此能够使沟道端部的晶体管特性即Vth，e发生的变化大于沟道主体部的晶体管特性即Vth，m发生的变化(参照图2中的箭头，下侧的箭头表示沟道端部的晶体管特性的变化量和方向，上侧的箭头表示沟道主体部的晶体管特性的变化量和方向)。其结果是能够抑制隆起的发生。
这样，在本实施方式的TFT 10中，在N沟道型晶体管的情况的情况下，由沟道端部引起的晶体管特性的阈值电压Vth，e与由沟道主体部引起的晶体管特性的阈值电压Vth，m相比向正方向变化，另一方面，在P沟道型晶体管的情况的情况下，由沟道端部引起的晶体管特性的阈值电压Vth，e与由沟道主体部引起的晶体管特性的阈值电压Vth，m相比向负方向变化。即，也可以说在本实施方式的TFT10中，由沟道端部引起晶体管特性的阈值电压Vth，e和由沟道主体部引起的晶体管特性的阈值电压Vth，m在N沟道型晶体管的情况下满足下面的式(X)，在P沟道型晶体管的情况下满足下面的式(Y)。
Vth，e＞Vth，m (X)
Vth，e＜Vth，m (Y)
此外，能够通过下面的方法来测定沟道端部的Vth，e和沟道主体部的Vth，m。第一种方法可以举出如下方法：测定仅由沟道端部或者仅由沟道主体部构成的各个晶体管的TFT特性，单独地测定各个部分的Vth，第二种方法可以举出如下方法：测定沟道宽度不同的晶体管、即沟道端部和沟道主体部的结构比率不同的晶体管的TFT特性，从各自的TFT特性和由此而产生的隆起形状来简单地估算各个部分的Vth，第三种方法可以举出如下方法：利用二次离子质量分析仪(SIMS)等来测定沟道区域内的杂质浓度，由此来估算各个部分的Vth。
另外，在以往的TFT 110中，在半导体层120的端部附近，栅极电极114和半导体层120之间容易发生绝缘破坏。这是由于在半导体层120的端部，绝缘膜112的覆盖性恶化，其膜厚变薄的缘故。然而，在本实施方式的TFT 10中，第一绝缘膜12被形成为至少覆盖沟道端部。因此，沟道端部被第一绝缘膜12和第二绝缘膜13这两个绝缘膜覆盖。因此，能够通过本实施方式的TFT 10来提高绝缘膜的击穿耐压。
下面说明本实施方式的半导体装置的制造方法。图3的(a)和(b)是表示实施方式1的半导体装置的变形例的平面示意图。此外，图3的(a)和(b)中的粗线表示第一绝缘膜的轮廓线。图4是表示制造工序中的实施方式1的半导体装置的结构的截面示意图。
首先，在基板11的一方主面上，通过等离子CVD(ChemicalVapor Deposition：化学气相沉积)法或者溅射法形成由膜厚为30～700nm(优选50～400nm)的含硅的无机绝缘膜(例如，SiO2、SiN、SiNO)构成的基底层17。由此，在将玻璃基板用作基板11的情况下，也能够防止来自基板11的碱金属元素之类的杂质的扩散。
此外，除了绝缘膜的单层构造以外，基底层17也可以具有层叠2层以上绝缘膜的构造。另外，基板11的材质没有特别限定，可以列举出玻璃基板、石英基板、硅基板、在金属板或者在不锈钢表面形成绝缘膜的基板、具有可耐处理温度的耐热性的塑料基板等，其 中优选玻璃基板。另外，优选将基板11用作液晶显示装置等的显示装置的基板。这样，本实施方式的半导体装置适合于作为显示装置所具备的半导体装置，特别适合于作为设置在显示装置用基板上的半导体装置。
然后，在基底层17上，形成膜厚为20～100nm(优选30～70nm)的岛状半导体层(活性层)20的图案。更详细地说，在通过溅射法、LP CVD(Low Pressure CVD：低压化学气相淀积)法或者等离子CVD法形成具有非晶质构造的非晶质半导体膜之后，利用光刻工序将利用激光进行晶化而得到的晶质半导体膜图案化为所期望的形状，由此形成半导体层20。由此，形成在截面上具有锥面角度(半导体层20的端部斜面与基底层17的表面所成的角度)是10～89°(优选20～80°)的顺锥面形状(上层侧的端边的长度比基板侧的端边的长度短的形状)的半导体层20。此外，半导体层20的材料没有特别限定，但是优选硅，硅锗(SiGe)合金等，更优选硅。
此外，作为半导体层20的晶化工序，也可以在非晶质半导体膜的表面涂敷镍(Ni)等催化剂金属之后，利用激光等进行热处理来进行固相生长工序。由此，能够形成连续粒界结晶硅膜(CG硅膜)。
另外，利用激光进行的晶化，可以采用在约含20％氧气的大气环境下仅照射一次激光的方法，也可以采用在大气环境下照射过激光之后，在氮气环境下再次进行激光照射的方法。通过后者的方法，能够使半导体层20的表面更加平坦化，能提高形成在半导体层20上的第一绝缘膜12的成膜性。
然后，形成膜厚为10～100nm(优选30～70nm)的第一绝缘膜12。能够合适地将由等离子CVD法或者溅射法形成的含硅的无机绝缘膜(例如，SiO2膜、SiN膜、SiNO膜)用作第一绝缘膜12。其中，作为第一绝缘膜12，优选SiO2膜。此外，除了单层构造以外，第一绝缘膜12也可以是将由多种绝缘材料构成的绝缘膜层叠2层以上的构造。在这种情况下，优选与半导体层20接触的层采用SiO2膜。这样按照顺序层叠半导体层20和SiO2膜，由此在将半导体层20作为硅层的情况下，能够降低第一绝缘膜12与半导体层20的界面的界面 态，因此能够提高TFT 10的电特性。
然后，通过光刻工序在第一绝缘膜12上形成抗蚀剂的图案之后，用氟化氢(HF)等的蚀刻对第一绝缘膜12进行蚀刻来至少除去沟道主体部上的第一绝缘膜12。更具体地说，除去除了半导体层20的端部之外的与半导体层20的内部相重叠的区域的第一绝缘膜12。之后，除去形成在第一绝缘膜20上的抗蚀剂。
此外，如图3的(a)所示，第一绝缘膜12也可以被图案化成与沟道端部选择性地重叠，如图3的(b)所示，第一绝缘膜12也可以被图案化成在沟道宽度方向上与半导体层20的端部重叠。
然后，形成膜厚为10～100nm(优选30～70nm)的第二绝缘膜13。由此，半导体层20的端部上的绝缘膜(第一绝缘膜12和第二绝缘膜13)的膜厚大于半导体层20的内部上的绝缘膜(第二绝缘膜13)的膜厚。此时，沟道端部上的绝缘膜(第一绝缘膜12和第二绝缘膜13)的膜厚只要比沟道主体部上的绝缘膜(第二绝缘膜13)的膜厚稍厚即可，但是优选1.2倍以上的厚度，更优选1.5倍以上的厚度。能够合适地将由等离子CVD法或者溅射法形成的含硅的无机绝缘膜(例如，SiO2膜、SiN膜、SiNO膜)用作第二绝缘膜13。其中，作为第二绝缘膜13，优选SiO2膜。另外，除了单层构造以外，第二绝缘膜13也可以是将由多种绝缘材料构成的绝缘膜层叠2层以上的构造。在这种情况下，优选与半导体层20接触的层采用SiO2膜。这样，与第一绝缘膜12的情况相同，能够通过按照顺序层叠半导体层20和SiO2膜来提高TFT 10的电特性。
然后，为了控制TFT 10的阈值电压，隔着第一绝缘膜12和第二绝缘膜13利用离子注入法或者离子掺杂法对半导体层20的整个表面添加(沟道掺杂)杂质。这样，第一绝缘膜12和第二绝缘膜13很好地发挥作为可透过杂质的膜的覆盖膜的功能，并且第一绝缘膜12发挥端部覆盖膜的功能，第二绝缘膜13发挥沟道覆盖膜的功能。更详细地说，如图4所示，调节杂质的注入能量，使得沟道端部的杂质浓度峰值Rp，e进入半导体层20或者位于半导体层20的下层侧(基板11侧)的层(本实施方式中是半导体层20)中。此时，杂质 浓度随着深度变深而单调增加，经过峰值之后单调减少。即，杂质浓度的大小在深度方向上呈抛物线状变化。由此，能够使沟道主体部的杂质浓度的峰值Rp，m比峰值Rp，e深，使形成较厚的绝缘膜的沟道端部的杂质浓度(在图4中是白色空心箭头)较大，另外能够使形成较薄的绝缘膜的沟道主体部的杂质浓度(在图4中是实线箭头)较小。此外，作为在沟道掺杂中所使用的杂质，在使TFT 10为N沟道型TFT的情况下，硼元素(B)等的第13族元素是比较合适的，在使TFT 10为P沟道型TFT的情况下，磷(P)等的第15族元素是比较合适的。另外，作为本实施方式的添加杂质的方法，在处理大面积基板的情况下，离子掺杂法是比较合适的。
此外，能够通过使离子注入装置或者离子掺杂装置的加速电压发生变化来调节注入能量，具体的加速电压只要设定在5～80keV左右的范围之内即可。
另外，能够按照所期望的Vth来适当设定剂量，但是在使TFT 10为N沟道型TFT的情况下，1×1012～1×1014cm-2左右即可，在使TFT 10为P沟道型TFT的情况下，1×1011～5×1013cm-2左右即可。
还能够适当地设定沟道端部的杂质浓度与沟道主体部的杂质浓度之差，只要使沟道端部的杂质浓度比沟道主体部的杂质浓度大就能够得到降低隆起的效果，优选沟道端部的杂质浓度是沟道主体部的浓度的1.2倍以上，更优选1.5倍以上。更为具体地来说，在N沟道型TFT的情况下，只要使沟道端部的杂质浓度为1×1016～1×1020cm-3左右，使沟道主体部的杂质浓度为1×1016～1×1018cm-3左右即可。另外，在P沟道型TFT的情况下，只要使沟道端部的杂质浓度为1×1015～5×1019cm-3左右，使沟道主体部的杂质浓度为1×1015～1×1018cm-3左右即可。
此外，可以利用SIMS等测定沟道端部和沟道主体部各自的浓度，但是也可以通过测定方块电阻来估算。
此外，沟道掺杂也可以在第一绝缘膜12的图案化之后、形成第二绝缘膜13之前进行。由此，能够隔着第一绝缘膜12对沟道端部掺杂杂质，并且对沟道主体部直接掺杂杂质。即，通过该形态，能够 使沟道端部的杂质浓度大于沟道主体部的杂质浓度。
然后，通过溅射法形成膜厚为200～600nm(优选300～400nm)的导电膜之后，通过光刻工序将导电膜图案化成所期望的形状来形成栅极电极14。此时，栅极电极14被形成为横穿半导体层20的中央部。栅极电极14的材料优选钽(Ta)、钨(W)、钛(Ti)、钼(Mo)等高熔点金属或者以这些高熔点金属为主要成分的合金材料或者化合物材料。另外，以高熔点金属为主要成分的化合物材料优选氮化物。此外，栅极电极14也可以是将用这些材料形成的导电膜层叠而成的构造。
然后，以栅极电极14为掩模，在半导体层20上通过离子注入法或者离子掺杂法以40kV、5×1015～1×1016cm-2的条件自对准地掺杂(源极/漏极用高浓度掺杂)硼(B)、磷(P)等杂质。另外，此时成为半导体层20的源极/漏极区域22的区域的杂质浓度为1×1019～1×1020cm-3左右。由此，能够自对准地将半导体层20的与栅极电极14相对的区域规定为沟道区域21。另外，在半导体层20的除了沟道区域21以外的区域中形成发挥源极/漏极区域22的功能的高浓度杂质区域。此外，作为用于源极/漏极用高浓度掺杂的杂质，在使TFT10为N沟道型TFT的情况下，优选磷(P)等第15族元素，在使TFT10为P沟道型TFT的情况下，优选硼(B)等第13族元素。
另外，在此，对源极/漏极区域22掺杂了单极性的杂质，但是在将CG硅膜用作半导体层20的情况下，为了吸除Ni等催化剂元素，也可以在半导体层20的端部的不与栅极电极14相对的区域和/或不影响源极/漏极区域22的连接部以外的晶体管特性的区域掺杂相反极性的杂质。
然后，形成膜厚为0.3～1.5μm(优选0.5～1.0μm)的层间绝缘膜15。作为层间绝缘膜15，能够使用通过等离子CVD法或者溅射法而形成的包含硅的绝缘膜(例如，SiO2膜、SiN膜、SiNO膜)。此外，除了单层构造的绝缘膜以外，层间绝缘膜15也可以是将2层以上绝缘膜层叠而成的构造。其中，作为层间绝缘膜15，优选从基板11侧起层叠膜厚为0.1～0.4μm的含有氢的氮化硅(SiN:H)膜和膜厚 为0.3～0.6μm的SiO2膜的层叠膜。之后，以400～450℃将基板11整体加热0.5～1个小时左右来进行半导体层20的氢化和活化。此时，在氮化硅膜中所包含的氢扩散到半导体层20中，切断半导体层20中的不饱和键。这样，能够通过将含有氢的氮化硅膜用作层间绝缘膜15的下层来高效地进行半导体层20的氢化。
之后，通过光刻工序，与源极/漏极区域22相对应地在层间绝缘膜15和第二绝缘膜13中形成接触孔18a、18b。此外，半导体层20的氢化和活化工序也可以在形成接触孔18a、18b之后进行。
最后，通过溅射法形成膜厚为300～1000nm(优选400～800nm)的导电膜之后，通过光刻工序将导电膜图案化为所期望的形状来形成配线16a、16b。由此，能够完成本实施方式的TFT 10。此外，作为配线16a、16b的材料，优选铝(Al)、铜(Cu)、银(Ag)等低电阻金属或者以这些低电阻金属为主要成分的合金材料或者化合物材料。另外，配线16a、16b也可以是将用这些材料形成的导电膜层叠而成的构造。
另外，在形成配线16a、16b之后，也可以根据需要形成多层配线构造、通过树脂膜和/或氮化硅膜来形成保护膜。
如以上的说明那样，根据本实施方式的半导体装置的制造方法，能够容易地在基板11上制造出具备抑制隆起、即抑制电流泄露的TFT 10的半导体装置。
下面说明本实施方式的其它的优选方式或变形例。
如上所述，作为在Vg-Id特性中隆起发生的原因，可以列举出：(a)沟道端部上的绝缘膜的膜厚比较薄、(b)沟道端部的构造缺陷以及(c)沟道端部上的绝缘膜的构造缺陷等。此外，考虑到(b)的构造缺陷是由用于对半导体层进行图案化的蚀刻而导致的破坏为起因而产生的，该损坏至少波及半导体层的锥面部，考虑到(c)的构造缺陷是由于沟道端部即台阶部中绝缘膜的膜质量降低而产生的。因此，通过使与上述(a)～(c)对应的区域的杂质浓度大于沟道主体部的杂质浓度能更有效地抑制隆起的发生。即，关于第一绝缘膜12的图案化，优选对第一绝缘膜12进行图案化，使得其在 沟道端部上的膜厚至少残留较薄的部分；优选对第一绝缘膜12进行图案化，使得其至少覆盖由半导体层20的图案化工序时的蚀刻导致产生了构造缺陷的沟道端部；优选对第一绝缘膜12进行图案化，使得其至少残留沟道端部上的产生了构造缺陷的部分；优选对第一绝缘膜12进行图案化，使得其至少覆盖半导体层20的锥面部；更优选对第一绝缘膜12进行图案化以满足以上所有形态。其结果是，作为与沟道主体部相比更高浓度地添加了杂质的沟道端部，优选是位于沟道端部上且膜厚比位于沟道主体部上的区域薄的区域的与第一绝缘膜12重叠的部分；优选是由半导体层20的图案化工序时的蚀刻导致产生构造缺陷的沟道端部；优选是位于沟道端部上且构造缺陷比位于沟道主体部上的区域多的区域的与第一绝缘膜12重叠的部分；优选是膜厚比沟道主体部小的半导体层的锥面部；更优选沟道端部满足以上所有的形态。
另外，从在对形成在第一绝缘膜12上的抗蚀剂进行图案化时，即使发生了光掩模的对准偏差和/或掩模图案的尺寸偏差，在沟道端部上也可靠地残留第一绝缘膜12的观点出发，优选对第一绝缘膜12进行图案化，使得第一绝缘膜12的端部(轮廓线)相对于半导体20的与栅极电极14相对的轮廓线位于靠内侧0.1μm(更优选0.2μm)以上的位置。由此，能够使用一般的生产设备可靠地将第一绝缘膜12残留在沟道端部上。因此，从这种观点出发，优选进行沟道掺杂对半导体层20添加杂质，使得从半导体层20的与栅极电极14相对的轮廓线起到进入内部侧0.1μm以上(更优选0.2μm以上)的区域为止的杂质浓度大于半导体层20的除了该区域以外的与栅极电极14相对的区域的杂质浓度。另外，优选在TFT 10中，从半导体层20的与栅极电极14相对的轮廓线起到进入内部侧0.1μm以上(更优选0.2μm以上)的区域为止的区域的杂质浓度大于半导体层20的除了该区域以外的与栅极电极14相对的区域的杂质浓度。另一方面，优选第一绝缘膜12的与沟道端部重叠的区域的宽度W1(第一绝缘膜12的与沟道端部重叠的区域的沟道宽度方向的长度)在沟道主体部的沟道宽度(第一绝缘膜12的开口宽度)以下。当第一绝缘膜12的与沟道 端部重叠的区域的宽度W1大于沟道主体部的沟道宽度时，有可能导致沟道端部对晶体管特性的影响增大，沟道主体部的晶体管特性变得不一致。因此，从这种观点出发，优选沟道掺杂在半导体层20上添加杂质，使得从半导体层20的与栅极电极14相对的轮廓线开始到进入内部侧的沟道主体部的沟道宽度以下的区域为止的浓度大于除了半导体层20的该区域以外的与栅极电极14相对的区域的杂质浓度。另外，优选在TFT 10中，从半导体层20的与栅极电极14相对的轮廓线起到进入内部侧沟道主体部的沟道宽度以下的区域为止的浓度大于半导体层20的除了该区域以外的与栅极电极14相对的区域的杂质浓度。
如上所述，隆起特别容易在N沟道型晶体管的Vg-Id特性中发生，因此本实施方式的TFT 10能够在N沟道型晶体管的情况下特别有效地实现隆起抑制效果。
在本实施方式中，除了上述TFT 10，也可以形成高耐压TFT(也能用高电压驱动的TFT)。图5的(a)～(e)是表示实施方式1的半导体装置的其它的制造方法的截面示意图。
在该情况下，首先如图5的(a)所示，通过上述方法，在基板11上按照顺序形成基底层17、岛状半导体层20a、20b以及第一绝缘膜12。然后，如图5的(b)所示，仅对半导体层20a上的第一绝缘膜12进行图案化。然后，如图5的(c)所示，在基板上的整个表面上形成第二绝缘膜13。由此，半导体层20b被第一绝缘膜12和第二绝缘膜13覆盖，其结果是在半导体层20b上的绝缘膜的膜厚大于半导体层20a上的绝缘膜的膜厚。
然后，如图5的(d)所示，通过上述方法，进行沟道掺杂、栅极电极14的形成以及源极/漏极用高浓度掺杂。由此，在半导体层20a、20b中形成沟道区域21和源极/漏极区域22。
然后，如图5的(e)所示，通过上述方法，形成层间绝缘膜15、氢化和活化半导体层20a、20b、形成配线16a、16b。由此，能够容易且同时制造出具有与上述TFT 10相同的半导体层20a的TFT 10a和TFT 10b。TFT 10b绝缘膜的膜厚比较厚，击穿耐压优良，因此适 合于用作以高电压例如10V以上来驱动的TFT(高电压晶体管)。此外，在TFT 10a中，沟道区域即半导体层20a的端部以外(内部)的与栅极电极14相对的区域上的绝缘膜仅由第一绝缘膜12构成，能够使其膜厚变薄。因此，TFT 10a适合于用作由低电压、例如5V以下来驱动的TFT(低电压晶体管)。
图6的(a)和(b)是表示实施方式1的半导体装置的其它的制造方式的截面示意图。
在本实施方式中，也可以不对第一绝缘膜12进行图案化，而对第二绝缘膜13进行图案化，使其残留在沟道端部上。即，首先如图6的(a)所示，在半导体层20上连续形成第一绝缘膜12和第二绝缘膜13之后，如图6的(b)所示，除去沟道端部以外的第二绝缘膜13。由此，也能够使沟道端部上的绝缘膜的膜厚大于沟道主体部上的绝缘膜的膜厚。因此，在此之后，能够采用与上述相同的方法通过进行沟道掺杂使得沟道端部的杂质浓度大于沟道主体部的杂质浓度。
此外，该情况下，优选使被蚀刻的层(第二绝缘膜13)与蚀刻停止层(第一绝缘膜12)选择比变大。因此，优选第二绝缘膜13是由与第一绝缘膜12不同的材料形成的。由此，能够有效地仅蚀刻第二绝缘膜13，并且抑制对第一绝缘膜12进行不必要的蚀刻。此外，例如在由SiO2膜形成第一绝缘膜12的情况下，作为能够具有选择比的绝缘膜13，优选SiN膜等。
另外，在该情况下，第二绝缘膜13发挥覆盖膜的功能，并且也可以是在进行了沟道掺杂之后被除去的牺牲膜。即，也可以在进行了沟道掺杂之后，保留第一绝缘膜12而除去第二绝缘膜13。由此，能够更自由地选择第二绝缘膜13的材料，因此易于使第一绝缘膜12与第二绝缘膜13的选择比变大。更具体地说，例如在由SiO2膜形成第一绝缘膜12的情况下，作为第二绝缘膜13，除了能够使用SiN等无机绝缘膜之外，也能够将钛(Ti)、铝(Al)、钽(Ta)等金属膜或其化合物、感光性树脂等有机膜用作牺牲膜。这样，牺牲膜也可以是导电膜、有机膜。此外，在使由金属膜构成的牺牲膜发挥覆盖膜的功能的情况下，金属膜的膜厚是10～100nm(优选20～50nm)左 右即可，另一方面，在使由有机膜构成的牺牲膜发挥覆盖膜的功能的情况下，有机膜的膜厚是30～300nm(优选50～100nm)左右即可。另外，有机膜可以是绝缘膜也可以是导电膜。
在本实施方式中，第一绝缘膜12和第二绝缘膜13也可以是牺牲膜。即，根据图4或图6所示出的方法，在利用绝缘膜的膜厚差进行沟道掺杂之后，通过使用了HF等的蚀刻除去第一绝缘膜12和第二绝缘膜13。然后，之后也可以重新形成所期望的绝缘膜，并且通过形成栅极电极工序之后的工序来制作TFT 10。
图7是表示实施方式1的半导体装置的其它的制造方法的截面示意图。
在本实施方式中，也可以不设置第二绝缘膜13，而使第一绝缘膜12的与沟道主体部对应的区域的膜变薄。即，如图7所示，在通过上述的方法进行了半导体层20的图案形成和第一绝缘膜12的成膜之后，在除了沟道主体部之外的区域上形成抗蚀剂的图案，通过使用了HF等的蚀刻使沟道端部以外的第一绝缘膜12的膜变薄。由此，第一绝缘膜12具有作为与沟道端部对应的膜厚较厚的区域的端部覆盖部12a和作为与沟道主体部对应的膜厚较薄的区域内部覆盖部12b。之后，与上述方法相同，能够通过进行沟道掺杂来使沟道端部的杂质浓度大于沟道主体部的杂质浓度。
图8是表示实施方式1的半导体的其它的制造方法的截面示意图。
在本实施方式中，可以通过选择性地形成在沟道端部上的牺牲膜进行沟道掺杂。即，如图8所示，通过上述的方法，在将半导体层20进行图案化之后，在沟道端部上形成牺牲膜23的图案。并且，也可以通过牺牲膜23对沟道端部掺杂杂质，并且对沟道主体部直接掺杂杂质。
图9的(a)～(c)是表示实施方式1的半导体的其它的制造方法的截面示意图。
在本实施方式中，可以通过选择性地形成在沟道端部上的氧化膜进行沟道掺杂。即，首先通过上述的方法，在对半导体层20进行 图案化之后，如图9的(a)所示，对半导体层20进行热氧化，在半导体层20的表面形成膜厚为10～100nm(优选30～70nm)左右的热氧化膜24。然后，如图9的(b)所示，在除了沟道端部之外且包含沟道主体部的区域上形成SiN膜25的图案。然后，如图9的(c)所示，对热氧化膜24进行LOCOS氧化，在作为未形成SiN膜25的区域的沟道端部的表面侧形成膜厚为10～100nm(优选30～70nm)左右的LOCOS氧化膜26。并且，也可以在除去SiN膜25之后，隔着LOCOS氧化膜26对沟道端部掺杂杂质，并且隔着热氧化膜24对沟道主体部掺杂杂质。此外，在该情况下，半导体层20的热氧化和LOCOS氧化通常都是在非常高的温度例如1000℃以上进行的，因此基板11优选能够耐高温工艺的基板，例如石英基板。
下面所示出的实施例对本发明进行了更为具体的说明，但是本发明不限于这些实施例。
<实施例1>
图10是表示实施例1的TFT的结构的截面示意图。
实施例1的TFT是通过以下的方法所制作出的。即，首先如图10所示，通过上述的方法，在玻璃基板31上形成由SiO2和SiN构成的膜厚为300nm的基底层37之后，形成膜厚为50nm的岛状多晶硅层40的图案。然后，形成膜厚为50nm的SiO2膜32，通过光刻工序形成抗蚀剂的图案之后，通过HF除去除了多晶硅层40的端部以外的区域上的SiO2膜32。此时，如图10所示，对SiO2膜32进行图案化，使其覆盖多晶硅层40的从终端起到0.5μm为止的区域。即，将沟道端部的宽度设为0.5μm。然后，在多晶硅层40和SiO2膜32上形成膜厚为30μm的SiO2膜33。然后，通过SiO2膜32和SiO2膜33，在加速电压为30keV、剂量为1×1013cm-2的条件下，利用离子掺杂法向多晶硅层40添加作为杂质的硼。
之后，按照上述方法，通过如下工序来制作本实施例的TFT：形成由钨(W)构成的厚度为400nm的栅极电极的工序；源极/漏极用高浓度掺杂工序；形成由SiO2和SiNO构成的膜厚为1μm的层间绝缘膜的工序；多晶硅层的氢化和活化工序；形成接触孔的工序以及 形成由铝(Al)构成的配线的工序。此外，设多晶硅层40的沟道长度为3.5μm，设沟道宽度为10μm。其结果是多晶硅层40的沟道主体部的宽度(沟道宽度方向的宽度)是9μm。
<比较例1>
除了不形成SiO2膜32之外，采用与实施例1相同的方法来形成比较例1的TFT。由此，比较例1的TFT在多晶硅层40上仅形成单层的SiO2膜33。
<Vg-Id特性>
图11是表示实施例1和比较例1的TFT的Vg-Id特性的图表，(a)示出了饱和区域的特性，(b)示出了线性区域的特性。此外，饱和区域的特性是使源极和漏极之间的电压Vds为5V而测定的，另一方面，线性区域的特性是使源极和漏极之间的电压Vds为0.1V而测定的。
如图11所示，作为以往的TFT的比较例1的TFT，在线形和饱和区域中都发生了隆起，但是在实施例1的TFT中，线形和饱和区域中都没有发生隆起。
本申请以在2007年9月18日提出申请的日本专利申请2007-241052号为基础，主张基于巴黎公约以及进入国的法规的优先权。该申请的全部内容作为参照被引入本申请。
Claims (19)
1.一种半导体装置的制造方法，是具有在基板的一方主面侧按顺序层叠有半导体层、绝缘膜以及栅极电极的构造的半导体装置的制造方法，其特征在于：
该制造方法包括添加工序，在该添加工序中，对半导体层的至少与栅极电极相对的区域添加杂质，使得半导体层的端部的与栅极电极相对的区域的杂质浓度大于半导体层的端部以外的与栅极电极相对的区域的杂质浓度，
在上述添加工序中，隔着绝缘膜对半导体层添加杂质，上述绝缘膜包括覆盖半导体层的端部的与栅极电极相对的区域的端部覆盖膜和覆盖半导体层的与栅极电极相对的区域的沟道覆盖膜，端部覆盖膜和沟道覆盖膜在半导体层的端部的与栅极电极相对的区域层叠，半导体层的端部的与栅极电极相对的区域的绝缘膜比半导体层的端部以外的与栅极电极相对的区域的绝缘膜厚，
上述半导体装置的制造方法包括通过蚀刻而形成图案的半导体层的图案化工序，
上述半导体层的端部是由于图案化工序时的蚀刻而产生了构造缺陷的部分。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于：
在上述添加工序中，添加杂质使得半导体层的端部以外的与栅极电极相对的区域中的杂质浓度的峰值位置比半导体层的端部的与栅极电极相对的区域中的杂质浓度的峰值位置深。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于：
上述端部覆盖膜是由与沟道覆盖膜不同的材料形成的。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于：
上述端部覆盖膜是在添加工序之后被除去的牺牲膜。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于：
上述端部覆盖膜和沟道覆盖膜是无机绝缘膜。
6.根据权利要求1所述的半导体装置的制造方法，其特征在于：
在上述添加工序中，添加杂质使得半导体层的端部的与栅极电极相对的区域的杂质浓度的峰值位置比半导体层深。
7.根据权利要求1所述的半导体装置的制造方法，其特征在于：
上述半导体层的端部的截面形状是顺锥面形状，
上述半导体层的端部是与端部以外的内部相比膜厚较小的锥面部。
8.根据权利要求1所述的半导体装置的制造方法，其特征在于：
上述半导体层的端部是位于半导体层的端部上且构造缺陷比位于半导体层的端部以外的内部上的部分多的部分的与绝缘膜相重叠的部分。
9.根据权利要求1所述的半导体装置的制造方法，其特征在于：
在上述添加工序中，对半导体层的至少与栅极电极相对的区域添加杂质，使得从半导体层的与栅极电极相对的轮廓线起到进入内部侧0.1μm以上的区域为止的杂质浓度大于半导体层的除了该区域以外的与栅极电极相对的区域的杂质浓度。
10.一种半导体装置，具有在基板的一方主面侧按顺序层叠有半导体层、绝缘膜以及栅极电极的构造，其特征在于：
在该半导体装置中，半导体层的端部的与栅极电极相对的区域的杂质浓度大于半导体层的端部以外的与栅极电极相对的区域的杂质浓度，
上述绝缘膜包括覆盖半导体层的端部的与栅极电极相对的区域的端部覆盖膜和覆盖半导体层的与栅极电极相对的区域的沟道覆盖膜，端部覆盖膜和沟道覆盖膜在半导体层的端部的与栅极电极相对的区域层叠，半导体层的端部的与栅极电极相对的区域的绝缘膜比半导体层的端部以外的与栅极电极相对的区域的绝缘膜厚，
上述半导体层是通过蚀刻而形成图案的，
上述半导体层的端部是由于图案化工序时的蚀刻而产生了构造缺陷的部分。
11.根据权利要求10所述的半导体装置，其特征在于：
在上述半导体装置中，半导体层的端部以外的与栅极电极相对的区域中的杂质浓度的峰值位置比半导体层的端部的与栅极电极相对的区域中的杂质浓度的峰值位置深。
12.根据权利要求10所述的半导体装置，其特征在于：
上述端部覆盖膜是由与沟道覆盖膜不同的材料形成的。
13.根据权利要求10所述的半导体装置，其特征在于：
上述端部覆盖膜和沟道覆盖膜是无机绝缘膜。
14.根据权利要求10所述的半导体装置，其特征在于：
在上述半导体装置中，在半导体层的端部的与栅极电极相对的区域的栅极电极侧的面上具有氧化膜。
15.根据权利要求10所述的半导体装置，其特征在于：
在上述半导体层中，端部的截面形状是顺锥面形状，
上述半导体层的端部是与端部以外的内部相比膜厚较小的锥面部。
16.根据权利要求10所述的半导体装置，其特征在于：
上述半导体层的端部是位于半导体层的端部上且构造缺陷比位于半导体层的端部以外的内部上的部分多的部分的与绝缘膜相重叠的部分。
17.根据权利要求10所述的半导体装置，其特征在于：
上述半导体层的端部从半导体层的与栅极电极相对的轮廓线起到进入内部侧0.1μm以上的区域为止。
18.一种半导体装置，具有在基板的一方主面侧按顺序层叠有半导体层、绝缘膜以及栅极电极的构造，其特征在于：
在该半导体装置中，半导体层的端部的与栅极电极相对的区域的方块电阻小于半导体层的端部以外的与栅极电极相对的区域的方块电阻，
上述绝缘膜包括覆盖半导体层的端部的与栅极电极相对的区域的端部覆盖膜和覆盖半导体层的与栅极电极相对的区域的沟道覆盖膜，端部覆盖膜和沟道覆盖膜在半导体层的端部的与栅极电极相对的区域层叠，半导体层的端部的与栅极电极相对的区域的绝缘膜比半导体层的端部以外的与栅极电极相对的区域的绝缘膜厚，
上述半导体层是通过蚀刻而形成图案的，
上述半导体层的端部是由于图案化工序时的蚀刻而产生了构造缺陷的部分。
19.一种半导体装置，具有在基板的一方主面侧按顺序层叠有半导体层、绝缘膜以及栅极电极的构造，其特征在于：
该半导体装置具有N沟道型晶体管和/或P沟道型晶体管，
该N沟道型晶体管满足下式(X)，
该P沟道型晶体管满足下式(Y)，
Vth，e＞Vth，m (X)
Vth，e＜Vth，m (Y)
在式(X)和式(Y)中，Vth，e表示半导体层的端部的与栅极电极相对的区域中的晶体管特性的阈值电压，Vth，m表示半导体层的端部以外的与栅极电极相对的区域中的晶体管特性的阈值电压，
上述绝缘膜包括覆盖半导体层的端部的与栅极电极相对的区域的端部覆盖膜和覆盖半导体层的与栅极电极相对的区域的沟道覆盖膜，端部覆盖膜和沟道覆盖膜在半导体层的端部的与栅极电极相对的区域层叠，半导体层的端部的与栅极电极相对的区域的绝缘膜比半导体层的端部以外的与栅极电极相对的区域的绝缘膜厚，
上述半导体层是通过蚀刻而形成图案的，
上述半导体层的端部是由于图案化工序时的蚀刻而产生了构造缺陷的部分。
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