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CN101714551B - 含层间绝缘部分的低漏电电容器 - Google Patents

含层间绝缘部分的低漏电电容器 Download PDF

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CN101714551B CN200910146980.5A CN200910146980A CN101714551B CN 101714551 B CN101714551 B CN 101714551B CN 200910146980 A CN200910146980 A CN 200910146980A CN 101714551 B CN101714551 B CN 101714551B
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Abstract

一种集成电路结构，包括：包含第一区和第二区的半导体衬底；位于半导体衬底第二区内的绝缘区；位于绝缘区上方的层间电介质(ILD)。一个晶体管位于第一区中，该晶体管包括栅极电介质和位于栅极电介质上方的栅电极。第一导线和第二导线位于绝缘区上方。第一导线和第二导线基本平行，并且在第一方向延伸。第一金属线和第二金属线位于底层金属层(M1)内，并且在第一方向延伸。第一金属线和第二金属线分别与第一导线和第二导线基本垂直地重叠。第一金属线和第二金属线形成电容器的两个电容器电极。

Description

含层间绝缘部分的低漏电电容器
技术领域
本发明一般涉及半导体器件，具体涉及电容器和制造电容器的方法。
背景技术
为了减小电源噪音，数字应用通常需要使用去耦电容器。去耦电容器连接在VDD电源轨和VSS电源轨之间，这样由于去耦电容器对于高频信号的短路效应，高频感应噪音将被消除。
目前，有许多种去耦电容器。例如，用晶体管制成的电容器。图1讲的是通过将晶体管的源区和漏区短路形成的常规去耦电容器。晶体管的栅极与VDD电源轨或者VSS电源轨耦合。因此，如果VDD电源轨或者VSS电源轨发生电源浪涌(比如，静电放电(ESD))，晶体管就可能被损坏。
图2讲的是另外一种用晶体管做成的去耦电容器，不同的是，它不是用栅极连接VDD和VSS电源轨，而是用源区/漏区连接VDD和VSS电源轨。因此，去耦电容器受电源浪涌的影响较小。然而，如图2所示的晶体管方案通常使用带有长器件沟道的厚栅极氧化层来实现，当它们在核心器件区域形成的时候，氧化层厚度的一致性和临界尺寸的一致性(其会影响栅极的宽度)都会受到不利影响。而当集成电路的形成技术向下扩展到32纳米时，对集成电路的布局需要很严格的限制规则，这样情况会变的更加糟糕。另外，图2所示的去耦电容器还要承受亚阈值泄漏。
如图3到图6所示，去耦电容器还可以由两个传导电极构成，可以分为多晶硅-扩散区电容器，多晶硅-多晶硅电容器，金属-多晶硅电容器，和金属-金属电容器。图3表示的是多晶硅-扩散区电容器，带有多晶硅(poly)板和扩散区作为相应电容器的板。这种类型的电容器要承受扩散区的耗尽区大小变化引起的非线性，而耗尽区的大小随着外加电压变化。图4和图5分别表示了多晶硅-多晶硅电容器和金属-多晶硅电容器。这些类型的电容器通常需要额外的工艺步骤，因此相比于其它类型的电容器它们需要花费更多的成本。图6表示的是金属-氧化物-金属(下面简称为MOM)电容器，该电容器由多于一层的金属层构成。在每一个金属层，金属指以交替的图案放置以形成电容器。相邻金属层上的指相互垂直。这种类型的电容器的电容高度依赖于金属层间的耦合电容。很明显，MOM电容器在多个金属层都要求有较大的芯片面积。
因此，该技术领域需要的是承受较少泄露电流、并且占据较小芯片面积的电容器。单位面积的电容也需要较高，以便于在诸如32纳米或以下的先进技术下形成电容器。
发明内容
根据本发明的一个方面，提供了一种集成电路结构，包括：半导体衬底，该半导体衬底包括第一区和第二区；位于第二区的绝缘区，和处于绝缘区上方的层间电介质(下面简称为ILD)。晶体管位于第一区。晶体管包括栅极电介质，和在栅极电介质上方的栅电极。在绝缘区上方有第一导线和第二导线。第一导线和第二导线基本上平行，并且均在第一方向延伸。在ILD上方的金属层上有第一金属线和第二金属线，两者也都向第一区延伸，但是分别与第一导线和第二导线垂直重叠。第一金属线和第二金属线构成电容器的两个电容电极。
根据本发明的另一方面，提供了一种集成电路结构，包括：半导体衬底，位于半导体衬底上方的ILD，位于ILD上方的金属层，和位于半导体衬底上方的电容器。电容器包含ILD的第一层，第一电容器电极和第二电容器电极，每个电容器电极包括一条总线和连接到总线上的指。第一电容器电极的指和第二电容器电极的指相互平行，并且交替放置。电容器进一步包括位于金属层的第二层，第三电容器电极，和第四电容器电极，它们之间彼此绝缘，并且每个第三电容器电极和第四电容器电极包含一条总线和连接到总线上的指。第三电容器电极和第四电容器电极的指平行于第一电容器电极和第二电容器电极的指，并且交替放置。第一电容器的每个指都与第四电容器电极中的一个指垂直重叠，第二电容器电极的每个指都与第三电容器电极中的一个指垂直重叠。
根据本发明的另一方面，提供了一种集成电路结构，包括：含有第一区和第二区的半导体衬底，位于半导体衬底第二区的绝缘区，和位于绝缘区上方的ILD。晶体管位于第一区。晶体管包括栅极电介质，和位于栅极电介质上方、ILD内的栅电极，其中栅极电介质包括在栅电极对面侧壁上延伸的部分。集成电路结构进一步包括电容器，电容器包括正好位于绝缘区上方、ILD内的第一导线和第二导线，第一导线间互相连接；第一导线和第二导线基本上以第一节距均匀间隔。第一导线和第二导线基本上平行，并且交替排列。电容器进一步包括第一金属线和第二金属线，它们位于金属层的底层，并且与第一导线相平行。第一金属线间互相连接，并且每条第一金属线都与一条第一导线垂直重叠。第二金属线间互相连接，其中每条第二金属线都与一条第二导线垂直重叠。第一金属线与第二导线相连接，而第二金属线与第一导线相连接。
本发明的优点包括提高了单位芯片面积的电容，改善了与减小尺寸的集成电路的兼容性。
附图说明
为了更全面的了解本发明及其优点，下面结合附图进行描述，其中：
图1到6是具有不同结构的传统耦合电容器。
图7A是本发明的一个电容器实施例，其中，电容器的晶体管和导线的电极用后加工栅极工艺形成。
图7B是本发明的一个电容器实施例，其中，电容器的晶体管和导线的电极用先加工栅极工艺形成。
图8是电容器两个相邻金属层的局部的顶视图。
图9是电容器底层和相邻晶体管的顶视图。
图10是电容器中相邻层的截面图，其中，两层的交替排列的指或者与VDD电源轨相连，或者与VSS电源轨相连。
图11是去耦电容器中相邻层的截面图，其中，在电容器底层中的指是电浮置的，同时，在覆盖层中的交替排列的指与VDD电源轨或者VSS电源轨相连。
具体实施方式
下面详细描述本发明优选实施例的制造和利用。然而，可以理解的是，本发明提供了许多可应用的发明概念，这些概念可以广泛地实施于各种特定情况。这里讨论的具体实施例仅是用具体方式说明本发明的制造和利用方式，并非用以限制本发明的范围。
本发明提供了一种新型电容器结构及其制造方法。随后讨论了优选实施例的变化。在描述本发明的各种附图和说明性实施例中，类似的参考数字用于表示类似的元件。
图7A表示本发明的实施例的截面图。每个第一器件区和第二器件区都包含一部分衬底20和覆盖区。衬底20最好是由硅、锗化硅、砷化镓等组成的半导体衬底。衬底20可能是块状衬底，比如块状硅衬底，或者绝缘半导体(SOI)结构。第一器件区100是存储区，比如，静态随机存取存储器(SRAM)，或者逻辑区(也被称为核心区)，其中，在区100形成的器件(比如，图7A所示的器件26和器件28)可能是互补金属氧化物半导体(CMOS)晶体管，双极结型晶体管，或者既包含CMOS也包含双极结型晶体管的BiCMOS。此外，在区100形成的器件可能是鳍式场效晶体管(FinFET)。第二器件区是用于形成电容器的电容器区。第一器件区100和第二器件区200彼此间隔，或者相互紧邻(甚至连接)。在第一器件区，形成n-型金属氧化物半导体(NMOS)晶体管26和p-型金属氧化物半导体(PMOS)晶体管28。在第二器件区200，隔离区30形成在衬底20上，隔离区可能是氧化物区域，也可能是浅沟槽隔离区(STI)。整个说明中，隔离结构30被称为STI区30。
在第二器件区200中，电容器300在STI区30上方形成。电容器300包含多个覆盖STI区30的相互平行的指302。指302进一步包括构成第一电容器电极的多个第一指3021和构成第二电容器电极组的多个第二指3022，其中，指3021和3022交替排列。此外，第一总线3023和第二总线3024(图7中没有标示，请参考图9)由同样的材料形成，并且与指3021和3022同时形成，3023和3024分别与3021和3022相连。
指302与栅电极40和/或42同时形成。因此，指302的高度H1与栅电极40和/或42的高度H2的高度基本上相等。此外，指302和栅电极40和/或42由同种材料形成。每个指3021和3022与STI区30之间都有电介质层303隔离，电介质层303和栅极电介质41或者43同步形成，并且由同种材料构成。在第一实施例中，栅电极40和42由形成指302的同种材料形成，该材料可能包括多晶硅，金属，金属硅化物等。请注意，如果指302由多晶硅形成，那么每个指将包含多晶硅部分和覆盖硅的部分。在该实施例的可替换方案中，电极40和42由不同的材料形成，比如，由不同的金属材料形成。例如，NMOS器件26的栅电极40由功函数接近硅价带的低功函数材料形成，而PMOS器件28的栅电极42由功函数接近硅导带的高功函数材料形成。在这种情况下，指302和栅电极40或者42同步形成，并且由同种材料形成。
电极41和43由高k(介电常数)电介质材料形成，比如，介电常数值大于8，最好是大于20。该材料的例子包括HF，HFO3，ZrO2，LaO3等。因此，电介质层303也可能由高k(介电常数)电介质材料形成，该电介质材料可能与栅极电介质41和43的材料相同，也可能不同。最好的方案是，具有高k(介电常数)的栅极电介质41和43与栅电极40和42的金属结合使用。
图7A还表明NMOS晶体管26和PMOS晶体管28的栅极用后加工栅极极方案形成，这样栅极电介质41和43分别在相应的栅电极40和42的侧壁上延伸。在这种情况下，指302可能也含有后加工栅极极结构，这意味着每个电介质层303包括在指3021和3022侧壁上延伸的部分。由于工艺原因，用后加工栅极极方法形成的指3021和3022的顶面与栅电极40和42的一个(也可能是两个)顶面相平齐。此外，如图7B所示，指302可能含有先加工栅极极结构，这意味着电介质层303并不在指3021和3022的侧壁上延伸。在这种情况下，当栅电极40和42被替换形成后加工栅极极结构时，指302的材料不会被替换。因此，指302和栅电极40和42可能会由彼此不同的材料形成。
最好，电容器300进一步包括金属层1(M1)部分，即在最下面的金属层M1内形成的金属指306。正如本领域技术人员所理解的，金属层M1是位于层间电介质(ILD)50上方的金属层，连接到栅电极40/42的接触塞47在ILD 50上形成。整个芯片上的ILD 50的顶面基本上是平的。最好，每个金属指306恰好位于一个指302的正上方，并且与其垂直对齐。指306和指302也彼此平行。在优选实施例中，指302的宽度W1和指306的宽度W2大致相等，尽管他们也可以不同。指306包含多个形成第一电容器电极的第一指3061，和形成与第一电容器电极绝缘的第二电容器电极的第二指3062。指3061和3062交替排列。此外，金属层M1包括第一总线和第二总线(图7A没有标示，请参考图8)，他们和指3061和3062同步形成，并且由同种材料形成。第一总线和第二总线分别用于指3061和3062之间的连接。指3021可以通过接触塞307连接到指3061(图7A没有标示，请参考图9)。指3022可以通过接触塞309连接到指3062(图7A没有标示，请参考图9)。
任选地，电容器300可能还进一步包括在金属层2(M2)和/或覆盖金属层中的部分。图8表示的是位于第n和第n-1层金属层的电容器的指的顶视图，其中n是不小于2的整数。与电容器300的M1部分相似的是，电容器300的M2部分包括与指306相平行并且与之垂直重叠的指308。再者，指308包括与指3061相连接的指3081和与指3062相连接的指3082。正如本领域技术人员所理解的，M1和M2由电介质层隔离，该电介质层最好是常数值小于3.5的低常数电介质层。图7A和7B显示电容器指不仅在同一层中是交替排列(且相连接)的，而且在不同层中也是交替排列的。因此，电容器300的电容包括四部分，即指302的电容，金属指306(如果有的话，还包括308等)之间的电容，指302的每个指与和其相应的覆盖指306之间的电容，不同金属层M1、M2等金属层内的指之间的电容。有利的是，可以通过后加工栅极极方法形成栅电极40和42，这样可以使ILD50的厚度减少到用先加工栅极极方法形成的厚度的三分之一，而指302的每个指与和其对应的覆盖指306之间的电容可能增加到原来的三倍，这样整个电容器300的电容会显著增加。
在另外一个实施例中，在ILD50和上面的金属层(电容器300在该金属层内有指)之间，金属层M1到Mtop-1层中的一个或者更多的金属层内可以不含任何指。例如，例示的电容器300包含ILD 50内的指302和金属层M2内的指308，同时金属层M1内并没有形成指306。请注意，电容器300在ILD50和金属层M1至Mtop的任何组合层内都可能有指。
图9是电容器300的顶视图，其中，金属层M1内部和上部的指没有显示。应当指出，指302由常规的虚拟栅电极组成，常规的虚拟栅电极填充到构图稀疏的区域以便减少所谓的构图加载效应。因此，指302最好和与MOS晶体管相邻的栅电极40(或者42)相平行，尽管它们也可以相垂直。栅电极40或42间可能有第一节距P1，指302间可能有第二节距P2。根据32nm及以下的设计规则的限制，节距P1与P2相等。此外，栅电极40/42与最近的指302之间的节距也最好和P1和/或P2相等。
如图10所示，交替排列的指3021/3022和3062/3061可能连接到电源轨VDD和VSS。因此电容器300被用作去耦电容器来分流电源轨VDD和/或VSS产生的电源噪音。另外，如图11所示，指302是浮置的(因此，指302与指306、电源轨VDD和VSS均不相连)。在这种情况下，电容器300的电容不包括指302组间的电容，而其它电容部分仍然保留。在第一实施例中，指3021组间互相连接，指3022组间相互连接，但是指3021和3022组仍然是浮置的。在另外一个实施例中，指302组之间互不连接。
本发明的实施例有以下几个优点。第一，本发明的电容器利用了虚拟的部件，它们原来不被用于形成任何元件，这样就节省了芯片面积。第二，通过引入指302组和它们的覆盖指306组之间的电容成分，单位面积上的电容显著增加。第三，本发明的去耦电容器基本上避免了泄露电流。实验结果表明，利用本发明实施例的芯片的泄露电流会减少大约15％到20％。第四，本发明的电容器不需要双氧化物，而这对于传统的在核心元件区域形成的去耦电容器则是必须的。本发明的实施例可用于BiCMOS电路、FinFET，碳管线技术等。
尽管对本发明及其优点已经进行了详细描述，但是，应该明白：在不脱离附属权利要求确定的本发明的的宗旨和范围的条件下，可以对本发明进行各种变化、置换和变更。此外，本申请的范围不是要限制在说明书中描述的工艺、器件、制造以及物质的构成、设备、方法和步骤的具体实施例中。正如本技术领域的普通技术人员容易从本发明的公开资料中理解的，可以根据本发明利用现在存在的或者以后开发的与这里描述的实施方式执行大致相同的功能，实现大致相同的效果的工艺、器件、制造以及物质的构成、设备、方法和步骤。因此，所附的权利要求要在它们的范围内包括这些工艺、器件、制造以及物质的构成、设备、方法和步骤。

Claims (14)

1.一种集成电路结构，包括：
包含第一区和第二区的半导体衬底；
位于半导体衬底第二区内的绝缘区；
位于绝缘区上方的层间电介质；
位于第一区内的晶体管，该晶体管包括栅极电介质和位于栅极电介质上方的栅电极；
位于绝缘区上方的第一导线和第二导线，其中，第一导线和第二导线基本上彼此平行，并且沿第一方向延伸；以及
在位于层间电介质的上方的金属层内的、沿第一方向延伸的第一金属线和第二金属线，第一金属线和第二金属线形成电容器的两个电容器电极，
其中，金属层是底层金属层，并且其中第一金属线和第二金属线分别与第一导线和第二导线基本垂直地重叠。
2.根据权利要求1所述的集成电路结构，其中，第一导线与第二金属线连接，而第二导线与第一金属线连接。
3.根据权利要求1所述的集成电路结构，其中，第一导线和第二导线是浮置的。
4.根据权利要求1所述的集成电路结构，其中，第一导线和第二导线由与栅电极相同的材料形成，其中，第一导线和第二导线包含多晶硅或者，第一导线和第二导线是金属线，栅电极是金属栅电极，并且栅极电介质包含高-k电介质材料。
5.根据权利要求1所述的集成电路结构，其中，第一导线、第二导线和栅电极含有先加工栅极结构；或者第一导线、第二导线和栅电极含有后加工栅极结构。
6.根据权利要求1所述的集成电路结构，进一步包括侧壁间隔物，该侧壁间隔物位于栅电极的侧壁、第一导线和第二导线的侧壁上。
7.根据权利要求1所述的集成电路结构，其中，所述晶体管是互补金属-氧化物-半导体晶体管或双极结型晶体管。
8.一种集成电路结构，包括：
半导体衬底；
位于半导体衬底上方的层间电介质；
位于层间电介质上方的金属层；和
位于半导体衬底上方的电容器，所述电容器包括：
位于层间电介质内的第一层，该层包含第一电容器电极和第二电容器电极，每个电容器电极包含总线和连接到总线的指，其中，第一电容器电极和第二电容器电极的指彼此平行，并且交替排列；和
位于金属层内的第二层，该层包含彼此绝缘的第三电容器电极和第四电容器电极，每个第三和第四电容器电极包含总线和连接到总线的指组，其中第三电容器电极和第四电容器电极的指平行于第一电容器电极和第二电容器电极的指，并且交替排列，其中，第一电容器电极的指组中的每个指与第四电容器电极的指组中的一个指垂直重叠，第二电容器电极的指组中的每个指与第三电容器电极的指组中的一个指垂直重叠。
9.根据权利要求8所述的集成电路结构，进一步包括：
连接第一电容器电极和第三电容器电极的第一接触塞；和
连接第二电容器电极和第三电容器电极的第二接触塞。
10.根据权利要求8所述的集成电路结构，进一步包括：
晶体管，包括：
位于半导体衬底上方的栅极电介质；和
位于栅极电介质上方的栅电极，其中，所述栅电极由和第一电容器电极、第二电容器电极相同的材料形成。
11.根据权利要求8所述的集成电路结构，其中，第三电容器电极和第四电容器电极分别连接到电源轨VDD和电源轨VSS，上述金属层是底层金属层，电容器在底层金属层中不包含任何指。
12.一种集成电路结构，包括：
包含第一区和第二区的半导体衬底；
位于半导体衬底第二区内的绝缘区；
位于绝缘区上方的层间电介质；
位于第一区内的晶体管，该晶体管包括：
栅极电介质；和
位于层间电介质内、栅极电介质上方的栅电极，其中，栅极电介质包括在栅电极的相对侧壁上延伸的部分；和
电容器，包括：
位于绝缘区正上方、在层间电介质内的第一导线，其中，第一导线之间相互连接；
位于绝缘区正上方、在层间电介质内的第二导线，其中，第一导线和第二导线基本上均匀地相互隔开，间距为第一节距，其中，第一导线和第二导线基本上彼此平行，并且交替排列；
位于底层金属层中、与第一导线平行的第一金属线，其中，第一金属线互相连接，并且每条第一金属线垂直重叠于一条第一导线；和
位于底层金属层中、与第一导线平行的第二金属线，其中，第二金属线互相连接，并且每条第二金属线垂直重叠于一条第二导线。其中，第一金属线连接到第二导线，并且第二金属线连接到第一导线。
13.根据权利要求12所述的集成电路结构，其中，电容器进一步包括：
在位于底层金属层上方的第二金属层中的第三金属线，与第一金属线平行，其中，第三金属线互相连接，并且每条第三金属线垂直重叠于一条第一金属线；和
在第二金属层中的第四金属线，平行于第三金属线，其中第四金属线互相连接，并且每条第四金属线垂直重叠于一条第二金属线，并且第三金属线连接到第二金属线上，第四金属线连接到第一金属线上。
14.根据权利要求12所述的集成电路结构，其中，第一区靠近第二区，栅电极平行于第一导线和第二导线，其中，相邻栅电极之间的距离基本等于第一导线中的一条导线和与该第一导线相邻的一条第二导线之间的节距，并且其中，每条第一导线和第二导线包含多晶硅部分和位于多晶硅部分上方的硅化物部分或者，每条第一导线和第二导线是金属导线。
CN200910146980.5A 2008-09-30 2009-06-05 含层间绝缘部分的低漏电电容器 Active CN101714551B (zh)

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