CN101656233B - 薄膜晶体管基板的制造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 120
- 239000000758 substrate Substances 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title description 9
- 239000010408 film Substances 0.000 claims abstract description 130
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 72
- 229920005591 polysilicon Polymers 0.000 claims abstract description 69
- 229910052751 metal Inorganic materials 0.000 claims abstract description 37
- 239000002184 metal Substances 0.000 claims abstract description 37
- 239000003990 capacitor Substances 0.000 claims description 35
- 238000003860 storage Methods 0.000 claims description 34
- 239000011248 coating agent Substances 0.000 claims description 10
- 238000000576 coating method Methods 0.000 claims description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 4
- 238000005224 laser annealing Methods 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims 2
- 238000002425 crystallisation Methods 0.000 claims 2
- 230000008025 crystallization Effects 0.000 claims 2
- 229920002120 photoresistant polymer Polymers 0.000 description 44
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000001678 irradiating effect Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
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Abstract
本发明涉及一种薄膜晶体管基板的制造方法，其包括下列步骤：提供一基板，其上制作多晶硅膜图案，该多晶硅膜图案包括多个第一种类型薄膜晶体管的源极接触区及漏极接触区和多个第二种类型薄膜晶体管的源极接触区及漏极接触区；对第一种类型薄膜晶体管的源极接触区与漏极接触区进行重掺杂；在多晶硅膜表面形成栅极绝缘膜，其上形成栅极金属线；对第二种类型薄膜晶体管源极接触区与漏极接触区进行自我对准式重掺杂；在栅极绝缘膜和栅极金属线的表面形成介电层；制作连接通道连通该多晶硅膜至该介电层的表面；在连接通道形成电极金属线；其中第一种类型薄膜晶体管与第二种类型薄膜晶体管的重掺杂相互补偿。此制造方法掩膜数量的减少，制造成本有优势。
Description
技术领域
本发明是关于一种薄膜晶体管(Thin Film Transistor，TFT)基板的制造方法。
背景技术
低温多晶硅薄膜晶体管(low temperature poly-Si TFT，LTPS-TFT)除了应用在主动阵列液晶显示器(active matrix liquidcrystal display，AMLCD)的画素控制开关元件之外，也可在玻璃基板制作周边驱动电路(peripheral driving circuits)，因此，低温多晶硅薄膜晶体管的电流电压特性非常重要，其必须要具备驱动电流(driving current)大，载子迁移率(carrier mobility)大，次临限摆动区(subthreshold swing)小与漏电流(leakage current)小的特性。n型TFT与p型TFT的同时应用形成互补式金氧半晶体管，可广泛应用于液晶显示器基板或者有机发光显示器(Organic Light Emitting Display，OLED)基板的周边驱动电路中，也可以应用在有机发光显示器基板的画素控制开关元件。
图1是一种现有技术薄膜晶体管基板的局部结构示意图。该薄膜晶体管基板1包括一n型TFT55、第一、第二与该n型TFT55相邻的储存电容(未标示)和一P型TFT66。该薄膜晶体管基板1依序包括一基板11、一设置于基板11上的缓冲层12、一多晶硅膜14、一栅极绝缘膜15、彼此间隔设置的四金属线16，一介电层17、一平坦层19及一氧化铟锡(Indium-TinOxide，ITO)膜199。其中图1所示薄膜晶体管基板1二端的金属线16分别是n型TFT55与p型TFT66的栅极金属线，中间二条金属线16为第一、第二储存电容的电极。该薄膜晶体管基板1进一步包括一端与该多晶硅膜14连接，另一端设置于该介电层17表面的四电极181、182、183、184，该四电极181、182、183、184分别是n型TFT55与p型TFT66的源极与漏极，其中n型TFT漏极182与p型TFT源极183与该氧化铟锡膜199连接。该多晶硅膜14包括n型TFT接触区141、第一、第二储存电容接触区142、143及P型TFT接触区144。该n型TFT接触区141包括源极接触区145、通道146、漏极接触区147。该p型TFT接触区144包括源极接触区148、通道149、漏极接触区140。
图2至图16是图1所示薄膜晶体管基板1的制造方法的流程图。该薄膜晶体管基板1制造方法的具体步骤如下所述：
步骤S101：在基板11上依序形成缓冲层12与非晶硅膜13，如图2所示。
步骤S102：使用准分子激光(excimer laser)退火，将非晶硅膜13溶化结晶而成为多晶硅膜14，如图3所示。
步骤S103：形成活跃层(active layer)即多晶硅膜(AS island)图案。
在该多晶硅膜14表面涂布光阻，利用第一道掩膜，对准该多晶硅膜14，以紫外线平行照射该第一掩膜，再对该多晶硅膜14进行显影，从而形成活跃层图案，即多晶硅膜14的图案，该多晶硅膜14包括n型TFT接触区141、第一、第二储存电容接触区142、143及p型TFT接触区144，如图4所示。
步骤S104：将n型TFT的源极接触区145与漏极接触区漏极接触区147及第一储存电容接触区142进行重掺杂。
在制作好的多晶硅膜14的图案表面涂布光阻，第二道掩膜，利用紫外线照射并显影的光阻将p型TFT接触区144、第二储存电容接触区143的区域与n型TFT的通道146遮挡，使用离子布植将n型TFT接触区141中的源极接触区145与漏极接触区147及第一储存电容接触区142进行重掺杂，如图5所示。
步骤S105：将p型TFT的源极接触区148与漏极接触区140及第二储存电容接触区143进行重掺杂。
蚀刻上步骤的遗留光阻，并重新涂布光阻于多晶硅膜14的图案表面，第三道掩膜，利用紫外线照射并显影的光阻将n型TFT的接触区141、第一储存电容接触区142的区域及p型TFT的通道149遮挡，使用离子布植将p型TFT的源极接触区148与漏极接触区140及第二储存电容接触区143进行重掺杂，如图6所示。
步骤S106：蚀刻上步骤的遗留光阻，在重掺杂后的多晶硅膜14上形成栅极绝缘膜15，如图7所示。
步骤S107：在栅极绝缘膜15上形成栅极金属膜16′，如图8所示。
步骤S108：形成金属线16。
涂布光阻于栅极金属膜16′的表面，第四道掩膜，利用紫外线照射并显影形成金属线16，该四金属线16分别对应于n型TFT通道146、p型TFT通道149及第一、第二储存电容接触区142、143，利用该金属线16的阻挡进行自我对准式(self-aligned)掺杂(lightdoped drain，LDD)，如图9所示。此掺杂对p型TFT的源极接触区148与漏极接触区140基本没有影响。
步骤S109：形成介电层。如图10所示，在栅极绝缘膜15和金属线16的表面形成介电层膜17′，第五道掩膜(掩膜技术通常为在形成图案物表面涂布光阻，利用紫外线照射并显影形成图案的过程，以下不一一累述)形成介电层17并进行连接通道的制作，如图11所示。此连接通道连通该多晶硅膜14至该介电层17的表面。
步骤S110：电极金属线成膜。
在该介电层17的表面及上述连接通道形成电极金属线膜18，如图12所示，利用第六道掩膜进行电极金属线膜18图案制作，即形成n型TFT与p型TFT的源极与漏极的四电极181、182、183、184，如图13所示。
步骤S111：平坦层成膜。
形成平坦层膜，利用第七道掩膜进行平坦层膜图案制作形成平坦层19，并在n型TFT漏极182与p型TFT源极183的表面形成开口，如图14所示。
步骤S112：形成导电膜，即氧化铟锡(Indium-TinOxide，ITO)膜。
在平坦层19及开口的表面形成氧化铟锡膜199，如图15所示。利用第八道掩膜进行氧化铟锡膜199图案制作，形成如图1与图16所示的薄膜晶体管基板1。
传统的多晶硅八道掩膜制作薄膜晶体管基板步骤复杂，制作成本较高。
发明内容
为解决现有技术多晶硅薄膜晶体管基板八道掩膜制作步骤复杂，制作成本较高的问题，有必要提供一种掩膜次数少制作步骤简单的薄膜晶体管基板的制作方法。
一种薄膜晶体管基板的制造方法，其包括下列制造步骤：提供一基板，在该基板上形成多晶硅膜；在该多晶硅膜表面涂布光阻并制作多晶硅膜图案，该多晶硅膜图案包括多个第一种类型薄膜晶体管的接触区和多个第二种类型薄膜晶体管的接触区，该第一种类型薄膜晶体管的接触区包括源极接触区、通道区及漏极接触区，该第二种类型薄膜晶体管的接触区包括源极接触区、通道区及漏极接触区；形成多晶硅膜图案后，对残余在多晶硅膜图案上的光阻进行蚀刻，此时残余光阻的厚度为2个单位厚度，第一种类型薄膜晶体管源极接触区与漏极接触区光阻被蚀刻完全后，第一种类型薄膜晶体管通道区域光阻为1个单位厚度，第二种类型薄膜晶体管接触区光阻为1个单位厚度；利用光阻的遮挡对第一种类型薄膜晶体管的源极接触区与漏极接触区进行重掺杂；在多晶硅膜表面形成栅极绝缘膜，在第一种及第二种薄膜晶体管的通道区上形成栅极金属线；对第二种类型薄膜晶体管源极接触区与漏极接触区进行自我对准式重掺杂；在栅极绝缘膜和栅极金属线的表面形成介电层；制作连接通道连通该多晶硅膜至该介电层的表面；在连接通道形成电极金属线；其中第一种类型薄膜晶体管与第二种类型薄膜晶体管的重掺杂相互补偿，该第一种类型薄膜晶体管与第二种类型薄膜晶体管分别是p型薄膜晶体管和n型薄膜晶体管中的一种。
一种薄膜晶体管基板的制造方法，其包括下列制造步骤：提供一基板，在该基板上形成多晶硅膜；在该多晶硅膜表面涂布光阻并制作多晶硅膜图案，该多晶硅膜图案包括多个第一种类型薄膜晶体管的接触区、储存电容接触区、多个第二种类型薄膜晶体管的接触区，该第一种类型薄膜晶体管的接触区包括源极接触区、通道区及漏极接触区，该第二种类型薄膜晶体管的接触区包括源极接触区、通道区及漏极接触区；形成多晶硅膜图案后，对残余在多晶硅膜图案上的光阻进行蚀刻，此时残余光阻的厚度为2个单位厚度，储存电容接触区、第一种类型薄膜晶体管源极接触区与漏极接触区光阻被蚀刻完全后，第一种类型薄膜晶体管通道区域光阻为1个单位厚度，第二种类型薄膜晶体管接触区光阻为1个单位厚度；利用光阻的遮挡对第一种类型薄膜晶体管的源极接触区与漏极接触区及储存电容接触区进行重掺杂；在多晶硅膜表面形成栅极绝缘膜，在储存电容接触区、第一种及第二种薄膜晶体管的通道区上形成栅极金属线；对第二种类型薄膜晶体管源极接触区与漏极接触区进行自我对准式重掺杂；在栅极绝缘膜和栅极金属线的表面形成介电层；制作连接通道连通该多晶硅膜至该介电层的表面；在连接通道形成电极金属线；其中第一种类型薄膜晶体管与第二种类型薄膜晶体管的重掺杂相互补偿，该第一种类型薄膜晶体管与第二种类型薄膜晶体管分别是p型薄膜晶体管和n型薄膜晶体管中的一种。
与现有技术相比较，本发明薄膜晶体管基板的制造方法，使原本需要的八道掩膜制造过程成功缩减到六道掩膜，掩膜数量的减少使制造步骤在成本上取得更大的优势；掩膜次数减少成形后表面较为平坦，因此可以省略了平坦层使薄膜晶体管基板的厚度比较薄，重掺杂时不用多次形成光阻，而是对两种类型薄膜晶体管的补偿掺杂的方法节省制作步骤。
附图说明
图1是一种现有技术薄膜晶体管基板的局部结构示意图。
图2至图16是图1所示薄膜晶体管基板的制造方法的流程图。
图17是本发明薄膜晶体管基板的局部结构示意图。
图18至图27是图17所示薄膜晶体管基板的制造方法的流程图。
具体实施方式
图17是本发明薄膜晶体管基板的局部结构示意图。该薄膜晶体管基板2包括一n型TFT77、一与该n型TFT77相邻的储存电容(未标示)和一p型TFT88。该薄膜晶体管基板2依序包括一基板21、一设置于基板21上的缓冲层22、一多晶硅膜24、一栅极绝缘膜25、彼此间隔设置的三栅极金属线26，一介电层27及一氧化铟锡膜29。其中图17所示薄膜晶体管基板2-二-端的金属线26分别是n型TFT77与p型TFT88的栅极金属线，中间金属线26为储存电容的电极，该薄膜晶体管基板2进一步包括储存电容电极285及一端与该多晶硅膜24连接，另一端设置于该介电层27表面的四电极281、282、283、284，该四电极281、282、283、284分别是n型TFT77与p型TFT88的源极与漏极。其中n型TFT的漏极282与p型TFT的源极283及储存电容电极285与该氧化铟锡膜29连接。该多晶硅膜24包括n型TFT接触区241、储存电容接触区242及P型TFT接触区243。该n型TFT接触区241包括源极接触区245、通道246、漏极接触区247。该p型TFT接触区243包括源极接触区248、通道249、漏极接触区240。
图18至图27是图17所示薄膜晶体管基板2的制造方法的流程图。该薄膜晶体管基板2制造方法的具体步骤如下所述：
步骤S201：在基板21上形成多晶硅膜24。
在基板21上形成缓冲层22，该缓冲层22的材料通常为氮化硅与氧化硅，如图18所示。在缓冲层22上形成非晶硅膜23，如图19所示。使用准分子激光退火，将非晶硅膜23溶化结晶而成为多晶硅膜24。
步骤S202：形成活跃层即多晶硅膜图案。
在该多晶硅膜24表面涂布光阻，利用第一道掩膜，对准该多晶硅膜24，以紫外线平行照射该第一掩膜，再对该多晶硅膜24进行显影，从而形成活跃层图案，即多晶硅膜24的图案，该多晶硅膜24包括n型TFT接触区241、储存电容接触区242及p型TFT接触区243，如图20所示。
步骤S203：将P型TFT的源极接触区248与漏极接触区240及储存电容接触区242进行重掺杂。
对步骤202的残余光阻进行蚀刻，形成如图21所示涂布形态，即n型TFT接触区241光阻为2个单位厚度，储存电容接触区242光阻为1个单位厚度，p型TFT源极接触区248与漏极接触区240为1个单位厚度，p型TFT通道249区域光阻厚度为2个单位厚度，此光阻为half-tone光阻，即依据能量吸收多少来曝光的光阻，如图21。第二道掩膜对光阻进行曝光显影，曝光显影后n型TFT接触区241光阻为1个单位厚度，储存电容接触区242无光阻，p型TFT源极接触区248与漏极接触区240无光阻，p型TFT通道249区域光阻为1个单位厚度，利用光阻的遮挡对p型TFT源极接触区248与漏极接触区240与储存电容接触区242进行重掺杂，如图22所示。
步骤S204：去除残余光阻，在缓冲层22和多晶硅膜24表面形成栅极绝缘膜25，如图23。
步骤S205：形成栅极金属线26。
在该栅极绝缘膜25表面形成栅极金属膜，涂布光阻利用第三道掩膜，对该栅极金属膜进行曝光与显影，在n型TFT通道246、储存电容接触区242及p型TFT通道249的对应处形成栅极金属线26，其中储存电容接触区242对应区域为储存电容的电极，为表述上的方便所以统称为栅极金属线26。
步骤S206：对n型TFT源极接触区245与漏极接触区247进行自我对准式重掺杂。
利用栅极金属线26的阻挡对n型TFT源极接触区245与漏极接触区247进行自我对准式n型重掺杂；虽然p型TFT的源极接触区248与漏极接触区240同时进行重掺杂，但由于早已经进行2倍的P型掺杂所以补偿后p型TFT的源极接触区248与漏极接触区240仍然有一倍的正常重掺杂，如图24。
步骤S207：形成介电层27。
在栅极绝缘膜25和栅极金属线26的表面形成介电层膜，其上涂布光阻，利用第四道掩膜，形成介电层27曝光显影后完成连接通道的制作，如图25，此连接通道连通该多晶硅膜24至该介电层27的表面，同时，储存电容电极至该介电层27的表面也制作通道。
步骤S208：电极金属线成膜。
在该介电层27的表面及上述连接通道形成电极金属线膜，其上涂布光阻，利用第五道掩膜进行电极金属线膜28图案制作，曝光显影后形成n型TFT与p型TFT的源极与漏极的四电极281、282、283、284及储存电容电极285，如图26。
步骤S209：形成导电膜，即氧化铟锡(Indium-TinOxide，ITO)膜。
在四电极281、282、283、284及储存电容电极285表面形成氧化铟锡膜29，涂布光阻利用第六道掩膜进行氧化铟锡膜29图案制作，曝光显影后氧化铟锡膜29形成在n型TFT的漏极282、储存电容的电极285与p型TFT的源极283表面，形成如图17与图27所示的薄膜晶体管基板2。
对p型TFT掺杂通常掺杂三价的硼离子，对n型TFT掺杂通常掺杂五价的磷离子。
本发明对p型TFT和n型TFT的补偿掺杂的方法，使原本需要的八道掩膜制造过程成功缩减到六道掩膜，掩膜数量的减少使制造步骤减少在成本上取得更大的优势；掩膜次数减少成形后基板表面较为平坦，因此可以省略了平坦层使薄膜晶体管基板的厚度比较薄；重掺杂时不用多次形成光阻，而是对p型TFT和n型TFT做补偿掺杂的方法节省掺杂的制作步骤。
本发明对储存电容的制作步骤的介绍意义在于在形成TFT的同时可以把电容一并做出来，当应用于液晶显示器基板或者有机发光显示器基板的周边驱动电路中节省FPC，进一步节省了组件成本。
本发明不限于上述实施方式，也可以先对n型TFT进行2倍的重掺杂，而后对p型TFT进行1倍的重掺杂，则该薄膜晶体管基板制作完成后n型TFT进行的两次重掺杂中和互相补偿后仍然有1倍的重掺杂。
Claims (10)
1.一种薄膜晶体管基板的制造方法，其包括下列制造步骤：提供一基板，在该基板上形成多晶硅膜；在该多晶硅膜表面涂布光阻并制作多晶硅膜图案，该多晶硅膜图案包括多个第一种类型薄膜晶体管的接触区和多个第二种类型薄膜晶体管的接触区，该第一种类型薄膜晶体管的接触区包括源极接触区、通道区及漏极接触区，该第二种类型薄膜晶体管的接触区包括源极接触区、通道区及漏极接触区；形成多晶硅膜图案后，对残余在多晶硅膜图案上且厚度为2单位厚度的光阻进行蚀刻，第一种类型薄膜晶体管源极接触区与漏极接触区光阻被蚀刻完全后，第一种类型薄膜晶体管通道区域光阻为1个单位厚度，第二种类型薄膜晶体管接触区光阻为1个单位厚度；利用光阻的遮挡对第一种类型薄膜晶体管的源极接触区与漏极接触区进行重掺杂；在多晶硅膜表面形成栅极绝缘膜，在第一种及第二种薄膜晶体管的通道区上形成栅极金属线；对第二种类型薄膜晶体管源极接触区与漏极接触区进行自我对准式重掺杂；在栅极绝缘膜和栅极金属线的表面形成介电层；制作连接通道连通该多晶硅膜至该介电层的表面；在连接通道形成电极金属线；其中第一种类型薄膜晶体管与第二种类型薄膜晶体管的重掺杂相互补偿，该第一种类型薄膜晶体管与第二种类型薄膜晶体管分别是p型薄膜晶体管和n型薄膜晶体管中的一种。
2.如权利要求1所述的薄膜晶体管基板的制造方法，其特征在于：对第一种类型薄膜晶体管的源极接触区与漏极接触区进行重掺杂量为2倍，对第二种类型薄膜晶体管源极接触区与漏极接触区进行自我对准式重掺杂量为1倍。
3.如权利要求1所述的薄膜晶体管基板的制造方法，其特征在于：形成多晶硅膜的步骤包括在基板上形成缓冲层，在该缓冲层上形成非晶硅膜，使用准分子激光退火，将非晶硅膜溶化结晶而成为多晶硅膜。
4.如权利要求1至3任意一项所述的薄膜晶体管基板的制造方法，其特征在于：第一种类型薄膜晶体管是p型薄膜晶体管，第二种类型薄膜晶体管是n型薄膜晶体管。
5.如权利要求1至3任意一项所述的薄膜晶体管基板的制造方法，其特征在于：第一种类型薄膜晶体管是n型薄膜晶体管，第二种类型薄膜晶体管是p型薄膜晶体管。
6.一种薄膜晶体管基板的制造方法，其包括下列制造步骤：提供一基板，在该基板上形成多晶硅膜；在该多晶硅膜表面涂布光阻并制作多晶硅膜图案，该多晶硅膜图案包括多个第一种类型薄膜晶体管的接触区、储存电容接触区、多个第二种类型薄膜晶体管的接触区，该第一种类型薄膜晶体管的接触区包括源极接触区、通道区及漏极接触区，该第二种类型薄膜晶体管的接触区包括源极接触区、通道区及漏极接触区；形成多晶硅膜图案后，对残余在多晶硅膜图案上且厚度为2单位厚度的光阻进行蚀刻，储存电容接触区、第一种类型薄膜晶体管源极接触区与漏极接触区光阻被蚀刻完全后，第一种类型薄膜晶体管通道区域光阻为1个单位厚度，第二种类型薄膜晶体管接触区光阻为1个单位厚度；利用光阻的遮挡对第一种类型薄膜晶体管的源极接触区与漏极接触区及储存电容接触区进行重掺杂；在多晶硅膜表面形成栅极绝缘膜，在储存电容接触区、第一种及第二种薄膜晶体管的通道区上形成栅极金属线；对第二种类型薄膜晶体管源极接触区与漏极接触区进行自我对准式重掺杂；在栅极绝缘膜和栅极金属线的表面形成介电层；制作连接通道连通该多晶硅膜至该介电层的表面；在连接通道形成电极金属线；其中第一种类型薄膜晶体管与第二种类型薄膜晶体管的重掺杂相互补偿，该第一种类型薄膜晶体管与第二种类型薄膜晶体管分别是p型薄膜晶体管和n型薄膜晶体管中的一种。
7.如权利要求6所述的薄膜晶体管基板的制造方法，其特征在于：对第一种类型薄膜晶体管的源极接触区与漏极接触区进行重掺杂量为2倍，对第二种类型薄膜晶体管源极接触区与漏极接触区进行自我对准式重掺杂量为1倍。
8.如权利要求6所述的薄膜晶体管基板的制造方法，其特征在于：形成多晶硅膜的步骤包括在基板上形成缓冲层，在该缓冲层上形成非晶硅膜，使用准分子激光退火，将非晶硅膜溶化结晶而成为多晶硅膜。
9.如权利要求6至8任意一项所述的薄膜晶体管基板的制造方法，其特征在于：第一种类型薄膜晶体管是p型薄膜晶体管，第二种类型薄膜晶体管是n型薄膜晶体管。
10.如权利要求6至8任意一项所述的薄膜晶体管基板的制造方法，其特征在于：第一种类型薄膜晶体管是n型薄膜晶体管，第二种类型薄膜晶体管是p型薄膜晶体管。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200810142026A CN101656233B (zh) | 2008-08-22 | 2008-08-22 | 薄膜晶体管基板的制造方法 |
| US12/583,461 US7985636B2 (en) | 2008-08-22 | 2009-08-21 | Method for fabricating low temperature poly-silicon thin film transistor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200810142026A CN101656233B (zh) | 2008-08-22 | 2008-08-22 | 薄膜晶体管基板的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101656233A CN101656233A (zh) | 2010-02-24 |
| CN101656233B true CN101656233B (zh) | 2012-10-24 |
Family
ID=41696758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200810142026A Expired - Fee Related CN101656233B (zh) | 2008-08-22 | 2008-08-22 | 薄膜晶体管基板的制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7985636B2 (zh) |
| CN (1) | CN101656233B (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101117643B1 (ko) * | 2010-04-08 | 2012-03-05 | 삼성모바일디스플레이주식회사 | 비정질 실리콘막의 결정화 방법, 그리고 박막 트랜지스터 및 이의 제조 방법 |
| CN103762178A (zh) * | 2013-12-25 | 2014-04-30 | 深圳市华星光电技术有限公司 | 一种低温多晶硅薄膜晶体管及其制造方法 |
| CN104538353B (zh) * | 2014-12-30 | 2018-01-02 | 深圳市华星光电技术有限公司 | 低温多晶硅(ltps)产品结构及制造方法 |
| CN104538354B (zh) * | 2014-12-31 | 2018-01-09 | 深圳市华星光电技术有限公司 | 一种ltps tft像素单元及其制造方法 |
| CN104538456B (zh) * | 2014-12-31 | 2018-07-17 | 深圳市华星光电技术有限公司 | 低温多晶硅薄膜晶体管及薄膜晶体管基板 |
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| US9520421B1 (en) * | 2015-06-29 | 2016-12-13 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Method for manufacturing LTPS TFT substrate and LTPS TFT substrate |
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| CN105655355A (zh) * | 2016-02-01 | 2016-06-08 | 武汉华星光电技术有限公司 | 一种阵列基板的制造方法 |
| CN107980176A (zh) * | 2016-12-24 | 2018-05-01 | 深圳市柔宇科技有限公司 | 薄膜晶体管阵列基板、低温多晶硅薄膜晶体管及制造方法 |
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| TW588463B (en) * | 2003-04-04 | 2004-05-21 | Au Optronics Corp | A method for forming a low temperature polysilicon complementary metal oxide semiconductor thin film transistor |
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| CN101286515A (zh) * | 2007-04-13 | 2008-10-15 | 群康科技(深圳)有限公司 | 薄膜晶体管基板及其制造方法 |
| TWI328259B (en) * | 2007-05-15 | 2010-08-01 | Au Optronics Corp | Semiconductor device and manufacturing method thereof |
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-
2008
- 2008-08-22 CN CN200810142026A patent/CN101656233B/zh not_active Expired - Fee Related
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2009
- 2009-08-21 US US12/583,461 patent/US7985636B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN101656233A (zh) | 2010-02-24 |
| US7985636B2 (en) | 2011-07-26 |
| US20100047975A1 (en) | 2010-02-25 |
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|---|---|---|---|
| C06 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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|
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| TA01 | Transfer of patent application right |
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|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20121024 Termination date: 20200822 |