CN101610122B - 一种并行帧同步的扰码装置及其解扰码装置 - Google Patents

Abstract

一种并行帧同步的扰码装置，该装置包括中，控制单元用于对存储单元中的伪随机序列进行顺序读取，并获取伪随机序列中与并行数据相对应的内容；存储单元用于存储预先设置的伪随机序列，将伪随机序列中与并行数据相对应的内容输入异或单元；异或单元用于将顺序输入的并行数据，依次与从存储单元获取的伪随机序列中与并行数据相对应的内容作异或处理后，输出扰码后的数据。一种并行帧同步的解扰码装置，该装置中，异或单元用于将顺序输入的扰码后的数据，依次与伪随机序列中与扰码后的数据相对应的内容作异或处理后，输出解扰后获得的并行数据。采用本发明的扰码装置及其解扰码装置，能分别实现扰码和解码，降低了计算复杂度。

Description

一种并行帧同步的扰码装置及其解扰码装置

技术领域

本发明涉及通讯协议中的帧同步扰码技术及解扰码技术的实现，尤其涉及一种同步数字传输体系(SDH)/光纤同步网络(SONET)中并行帧同步的扰码装置及其解扰码装置。

背景技术

在数字通信中，接收端利用线路上的1/0变化，通过锁相环进行线路的接收时钟恢复，实现比特同步，并通过帧标志来传递同步信息，从而实现帧同步，进而字节同步。只有实现了比特同步和帧同步，接收端才能正确提取出有效的用户数据。通信过程中需要传递的用户信息是千变万化的，如果用户数据含有过长的连0或者连1的序列，将可能使接收锁相环失锁而进入保持状态，时钟质量下降，导致数据恢复时会出现误码乃至错误的问题；如果用户数据中含有与帧标志相同的信息，可能在初始化时使接收帧同步状态机进入错误状态或者反复振荡，存在无法进行正确的帧同步的问题。

扰码是数字通信中常使用的技术，其目的是使在数字线路上传送的数据具有随机化特性，从而能有效地避免上述问题。随机化的线路数据，既可以保证线路上有足够的1/0变化来恢复时钟，又可尽量避免用户信息域中包含帧标志。扰码实现都是将伪随机序列与需要传送的信息进行线形运算，产生扰码后数据，也就是利用伪随机序列发生器产生输出线路数据随机化的效果；接收端利用相同的伪随机序列进行相反运算，就可以恢复出原有数据，即解扰的过程。扰码可以用软件或者硬件实现。但由于扰码要求实时进行，对于较高速链路，扰码和解扰一般采用硬件电路实现。

其中，伪随机序列通常由伪随机码(M)序列构成。所谓伪随机序列指：根据某种计算函数经过算术运算所产生的一串数，这串数为接近随机数序列的一串数。在扰码/解扰系统中通常由伪随机序列产生二进制序列，来进行扰码/解扰计算。

帧同步扰码，在发送端，将发送数据信息与一个M序列异或，保证扰码后的发送序列1和0随机变化。在接收端，在相同位置开始，用同样的M序列对接收信息码流进行相反计算，恢复出原始信息码流。帧同步扰码需要传递M序列的状态信息，传输领域SDH系统使用A1A2作为帧同步图案，也称为定帧字节，来实现收发双方的帧同步。同时，该同步信号也被用作自同步扰码/解扰电路的同步信息，在帧头处，扰码电路和解扰码电路都置位为1，返回初始值为全1的初始状态，并在相同的位置开始扰码，且从第1行段开销后开始扰码，以保证发送端和接收端双方的同步。

由于技术的进步，数据传输速率得以成倍提高，而采用现有的串行方式扰码与解扰处理需要工作于数据传输的线速度上，以目前的SDH传输系统普遍采用的2.5G的STM-16、10G的STM-64、甚至40G的STM-256的工作速率为例，这就要求扰码器的串行工作速率最高要达到40Gbp/s，这在串行方式上进行是非常困难的。因此，必须利用并行扰码/解扰电路，通过扩展位宽降低了工作频率，使得扰码与解扰用器用低速电路即可实现。其中，STM是SynchronousTransport Module的缩写，是一种同步传输模块，STM-16、STM-64、STM-256分别表示不同型号的同步传输模块。

采用现有并行扰码/解扰电路，首先是把扰码公式用串行电路方式表现出来，然后把并行比特流分解为各个单比特串行扰码的叠加，利用矩阵法或者直接进行迭代计算来获得并行扰码/解扰的电路结构。对于不同的并行输入位宽，需要分别进行计算来获得相应的并行扰码/解扰的电路结构。在并行位宽变大以后，如256位以上，需要繁琐的迭代推导和很长的组合逻辑链路，这导致电路的延迟很大，有可能达不到并行信号的要求的处理频率，不适合40G以上的高速电路。

其中，并行比特流是一种并行数据，并行数据区别于串行数据，所谓串行数据指：按照单比特处理的数据；所谓并行数据指：按照多比特处理的数据。通信线路上传递的都是串行数据，但是在芯片处理的时候，都是在串行数据中截取连续的n个比特进行处理，也就是说，把串行数据变成n位的并行数据。现有的串并/并串转换就是指这里的含义。

综上所述，采用现有并行扰码/解扰电路存在的缺点是：一方面，对于不同的并行数据输入位宽，需要分别设计相对应的并行扰码/解扰的电路结构，普适范围小，不具备通用性，从而不利于推广使用；另一方面，未预先设置好的M序列需要与并行数据作即时运算，并行数据的输入位宽越大，作即时运算所采用的迭代就越复杂，这种迭代的即时运算的计算复杂度很高，导致运算速度慢，从而导致并行扰码/解扰电路的工作效率和处理频率低下。

发明内容

有鉴于此，本发明的主要目的在于提供一种并行帧同步的扰码装置及其解扰码装置，能分别实现扰码和解码，不仅适应于各种输入位宽的并行数据，具备通用性，利用推广；而且降低了计算复杂度，提高了该扰码装置及其解扰码装置的工作效率和处理频率。

为达到上述目的，本发明的技术方案是这样实现的：

一种并行帧同步的扰码装置，该装置包括：存储单元、控制单元、异或单元；其中，

控制单元，用于对存储单元中的伪随机序列进行顺序读取，并获取伪随机序列中与并行数据相对应的内容；

存储单元，用于存储预先设置的所述伪随机序列，将所述伪随机序列中与并行数据相对应的内容输入异或单元；

异或单元，用于将顺序输入的所述并行数据，依次与从存储单元获取的所述伪随机序列中与并行数据相对应的内容作异或处理后，输出扰码后的数据。

其中，在所述并行数据的位宽为Q的状态下，所述伪随机序列中与并行数据相对应的内容具体为：伪随机序列中与并行数据相对应的Q位内容；

所述伪随机序列的长度为T×Q，由Q位的伪随机码M序列所构成；其中，T为所述M序列的重复循环周期。

其中，所述控制单元，进一步用于在帧同步信号的控制下，按照所述T进行循环，依次获取所述伪随机序列中与并行数据相对应的所述Q位的M序列。

其中，所述异或单元，进一步用于将顺序输入的所述并行数据，依次与所述伪随机序列中与并行数据相对应的所述Q位的M序列作异或处理，直至完成对T×Q位的M序列的遍历。

其中，所述控制单元具体为地址发生器；所述存储单元具体为M序列发生器。

一种并行帧同步的解扰码装置，该装置包括：存储单元、控制单元、异或单元；其中，

控制单元，用于对存储单元中的伪随机序列进行顺序读取，并获取伪随机序列中与扰码后的数据相对应的内容；

存储单元，用于存储预先设置的所述伪随机序列，将所述伪随机序列中与扰码后的数据相对应的内容输入异或单元；

异或单元，用于将顺序输入的所述扰码后的数据，依次与从存储单元获取的所述伪随机序列中与扰码后的数据相对应的内容作异或处理后，输出解扰后获得的并行数据。

其中，在所述扰码后的数据的位宽为Q的状态下，所述伪随机序列中与扰码后的数据相对应的内容具体为：伪随机序列中与扰码后的数据相对应的Q位内容；

所述伪随机序列的长度为T×Q，由Q位的M序列所构成；其中，T为所述M序列的重复循环周期。

其中，所述控制单元，进一步用于在帧同步信号的控制下，按照所述T进行循环，依次获取所述伪随机序列中与扰码后的数据相对应的所述Q位的M序列。

其中，所述异或单元，进一步用于将顺序输入的所述扰码后的数据，依次与所述伪随机序列中与扰码后的数据相对应的所述Q位的M序列作异或处理，直至完成对T×Q位的M序列的遍历。

其中，所述控制单元具体为地址发生器；所述存储单元具体为M序列发生器。

本发明实现了并行帧同步的扰码装置及其解扰码装置，能分别实现扰码和解码，就扰码装置而言，该装置包括中的控制单元用于对存储单元中的伪随机序列进行顺序读取，并获取伪随机序列中与并行数据相对应的内容；存储单元用于存储预先设置的伪随机序列，将伪随机序列中与并行数据相对应的内容输入异或单元；异或单元用于将顺序输入的并行数据，依次与从存储单元获取的伪随机序列中与并行数据相对应的内容作异或处理后，输出扰码后的数据。就与其对应的解扰码装置而言，解扰码装置中的控制单元对存储单元中的伪随机序列进行顺序读取，并获取伪随机序列中与扰码后的数据相对应的内容；异或单元，用于将顺序输入的扰码后的数据，依次与从存储单元获取的伪随机序列中与扰码后的数据相对应的内容作异或处理后，输出解扰后获得的并行数据。

采用本发明，能分别实现并行帧同步的扰码和解码，实现了任意位宽的并行帧同步的扰码/解扰，不仅适应于各种位宽的并行数据，具备通用性，利用推广；而且降低了计算复杂度，提高了该扰码装置及其解扰码装置的工作效率和处理频率。与现有并行扰码/解扰电路相比，其组合逻辑少，实现简单，处理延迟少，更适合大位宽和高速的并行扰码与解扰码。

附图说明

图1为本发明并行帧同步的扰码装置/解扰码装置的组成结构示意图；

图2为本发明并行帧同步的扰码装置/解扰码装置的一实施例的组成结构示意图；

图3为针对STM-256信号的256位并行扰码装置/解扰码装置的一实施例的组成结构示意图。

具体实施方式

本发明的基本思想是：作为扰码装置使用时，并行数据输入扰码装置后，由控制单元从存储单元中读取伪随机序列中与并行数据相对应的内容；然后在异或单元中相异或，得到扰码后的数据。而作为解扰装置使用时，输入的是扰码后的数据，控制单元从存储单元中读取出伪随机序列中与扰码后的数据相对应的内容，与扰码后的数据在异或单元中做异或处理，得到解扰后的并行数据码流。需要指出的是，作为扰码装置使用时从存储单元中读取伪随机序列中与并行数据相对应的内容，与作为解扰装置使用时从存储单元中读取出伪随机序列中与扰码后的数据相对应的内容，这两部分内容是相同的。

下面结合附图对技术方案的实施作进一步的详细描述。

本发明作为扰码装置或解扰码装置使用时，都由异或单元、控制单元、存储单元这三个功能单元组成。不论是作为扰码装置或解扰码装置使用时，在存储单元中存储的预先设置的伪随机序列都是一样的；在控制单元的控制下，从存储单元顺序读取的数据是相同的，也就是说，在异或单元中作异或处理时，所用到的伪随机序列中的一部分内容是相同的。不同之处在于，作为扰码装置使用时，输入异或单元的是并行数据，经异或处理后输出的是扰码后的数据；而作为解扰码装置使用时，输入异或单元的是并行数据，经异或处理后输出的是解扰码后的并行数据码流。这样，本发明的解扰码装置，才能对经扰码装置处理输出的扰码后的数据作解扰码处理，从而，经解扰码处理后，恢复出原先输入扰码装置的并行数据码流。由于本发明作为扰码装置或解扰码装置使用时，都由异或单元、控制单元、存储单元这三个功能单元组成，因此，为了描述简便，都用图1表示装置的系统架构，并分别阐述作为不同装置使用时各个单元的具体实现。

如图1所示，一种并行帧同步的扰码装置，该装置包括：存储单元、控制单元、异或单元。其中，控制单元用于对存储单元中的伪随机序列进行顺序读取，并获取伪随机序列中与并行数据相对应的内容。存储单元用于存储预先设置的伪随机序列，将伪随机序列中与并行数据相对应的内容输入异或单元。异或单元，用于将顺序输入的并行数据，依次与从存储单元获取的伪随机序列中与并行数据相对应的内容作异或处理后，输出扰码后的数据。

这里，在并行数据的位宽为Q的状态下，伪随机序列中与并行数据相对应的内容具体为：伪随机序列中与并行数据相对应的Q位内容。伪随机序列的长度为T×Q，由Q位的M序列所构成；其中，T为M序列的重复循环周期。就Q而言，Q的取值与串行数据的速率及芯片处理速度相关，比如可以为256比特；就T而言，T的取值由M序列的特征方程式决定，当M序列的特征方程式的最高阶为r时，T＝2^r-1。需要指出的是：以下涉及到的Q和T的取值也是这里的含义，以下不作赘述。

可见，由于本发明将预先算好的伪随机序列事先保存在存储单元中，以便执行异或处理时直接取用；而现有技术的伪随机序列并未预先算好以及存储，是通过即时运算取用的。因此，采用本发明能降低计算复杂度，从而使本发明的装置处理简单，处理效率高，可以适用于并行数据较大的位宽和更加高速的装置；而且不限定并行数据的位宽和M序列的特征方程式，通用性更好，能适应于多种通信协议。

上述控制单元进一步用于在帧同步信号的控制下，按照T进行循环，依次获取伪随机序列中与并行数据相对应的该Q位的M序列。

上述异或单元进一步用于将顺序输入的并行数据，依次与伪随机序列中与并行数据相对应的该Q位的M序列作异或处理，直至完成对T×Q位的M序列的遍历，输出扰码后的数据。

这里，控制单元具体为地址发生器；存储单元具体为M序列发生器。

一种并行帧同步的解扰码装置，该装置包括：存储单元、控制单元、异或单元。其中，控制单元用于对存储单元中的伪随机序列进行顺序读取，并获取伪随机序列中与扰码后的数据相对应的内容。存储单元，用于存储预先设置的伪随机序列，将伪随机序列中与扰码后的数据相对应的内容输入异或单元。异或单元用于将顺序输入的扰码后的数据，依次与从存储单元获取的伪随机序列中与扰码后的数据相对应的内容作异或处理后，输出解扰后获得的并行数据。

这里需要指出的是，作为扰码装置使用时从存储单元中读取伪随机序列中与并行数据相对应的内容，与作为解扰装置使用时从存储单元中读取出伪随机序列中与扰码后的数据相对应的内容，这两部分内容是相同的，这样，本发明的解扰码装置，才能对经扰码装置处理输出的扰码后的数据作解扰码处理，从而，经解扰码处理后，恢复出原先输入扰码装置的并行数据码流。

这里，在扰码后的数据的位宽为Q的状态下，伪随机序列中与扰码后的数据相对应的内容具体为：伪随机序列中与扰码后的数据相对应的Q位内容。伪随机序列的长度为T×Q，由Q位的M序列所构成；其中，T为M序列的重复循环周期。

这里，控制单元进一步用于在帧同步信号的控制下，按照T进行循环，依次获取伪随机序列中与扰码后的数据相对应的该Q位的M序列。

这里，异或单元，进一步用于将顺序输入的扰码后的数据，依次与伪随机序列中与扰码后的数据相对应的所述Q位的M序列作异或处理，直至完成对T×Q位的M序列的遍历，输出解扰后获得的并行数据。

这里，控制单元具体为地址发生器；存储单元具体为M序列发生器。

以上，本发明作为扰码装置或解扰码装置使用时涉及到的地址发生器和M序列发生器如图2所示。

综上所述，本发明包括以下内容：

本发明采用技术方案的原理为：M序列是一种周期序列，对于最高r阶的扰码电路来说，重复周期为2^r-1，即此时上述T＝2^r-1。以SDH/SONET系统的扰码/解扰为例，扰码的特征多项式是x⁷+x⁶+1，也就是使用了2⁷-1即127位周期的伪随机序列。帧同步扰码的本质也就是按照数据比特传输的顺序，每个数据比特与M序列发生器输出比特进行异或，然后在通信线路上进行传递。解扰电路也是按照相应的顺序，将扰码后的数据比特与相同的M序列发生器输出比特进行异或，以求出原始的数据比特流。在每个帧同步点时，M序列线性移位寄存器将赋予初始值，一般都是赋予全1值。

设输入的并行数据D的位宽为Q，M序列的重复周期为T，每一个完整的M序列为M[0，T-1]。则必定存在着一个R序列，其长度为T×Q，内容为Q个M序列合并而成，也就是：

R[0，TQ-1]＝{M[0，T-1]₀，M[0，T-1]₁，M[0，T-1]₂，M[0，T-1]₃.....M[0，T-1]_Q-1}

对于Q位宽的并行扰码来说，顺序输入的Q位数据比特依次与R序列中的相应的Q位内容进行异或处理，也就是D₀^R[0，Q-1]，D₁^R[Q，2Q-1]，D₂^R[2Q，3Q-1]，......，D_T-1^R[(T-1)Q，TQ-1]，到R序列中所有内容都遍历一遍，就完成了一个大的扰码周期。接下来的扰码处理就是重复以上过程，直至完成当前帧的扰码工作。解扰过程和扰码过程在处理方式是完全一样。

本发明设计的并行帧同步扰码装置/解扰码装置是基于上述理论原理实现的，如图1所示，由控制单元，存储单元，异或单元三个单元组成，如图1所示。需要帧同步扰码的时候，并行数据输入扰码装置后，由控制单元从存储单元中取出相应的M序列的一部分内容，然后在异或单元中相异或，得到扰码后的数据。而作为解扰码装置使用的时候，输入是扰码后的数据，控制单元从存储单元中取出同样的一部分M序列与扰码后的数据在异或单元中做异或处理，得到解扰后的并行数据码流。本发明的并行帧同步扰码装置/解扰码装置不限制输入并行数据的位宽和M序列的特征方程式，对于更高的位宽和更长的扰码序列，只是增加控制单元和存储单元的容量与复杂度。采用本发明，能够在较低速率下实现扰码和解扰功能，适用于SDH/SONET传输系统和其它采用帧同步扰码方案的通信系统。

图1中的控制单元可以具体为地址发生器，存储单元可以具体为M序列发生器，如图2所示，此时设并行数据位宽q，M的特征方程式最高阶为r。地址发生器输出的有效地址线为r根，控制的地址范围为1-2^r-1。在帧同步信号的指引下，控制输出的地址为1地址，然后按照输入时钟的节拍，在每一个有效的数据时候地址加一，直至最高地址2⁷-1，然后又回到1地址，依次循环。完成一个帧的扰码/解扰后，等待新一帧的帧同步信号，重新将地址指向初始地址1，开始新一帧的地址累加处理。M序列发生器一般由RAM或者ROM实现，有效数据空间为q×2^r-1比特。M序列按照伪随机码产生的比特顺序，从M1比特开始到M2^r-1比特，依次进行填充，一共填充了q个2^r-1长度的M序列。控制器输出的每一个地址对应的范围为q比特，2^r-1个地址空间对应的大小正好为2^r-1×q，对应完整的q个2^r-1长度的M序列。按照地址发生器输出的地址，M序列发生器从该索引地址中取出有效的M序列内容，与输入的并行数据/加扰后的数据进行异或处理，就得到了有效的加扰后的数据/解扰后恢复出的并行数据。

实施例：

下面结合图3，仅以256比特位宽的SDH STM-256信号并行帧同步扰装置为设计实例进行描述，但所有的方案都适用于其它位宽的并行帧同步扰码装置。

系统工作在155.52MHz时钟频率下，以256位并行宽度实现加扰功能。M序列发生器由ROM构成，由于SDH扰码的特征多项式是x⁷+x⁶+1，使用了2⁷-1即127位周期的伪随机序列，因此其容量为：(2⁷-1×256)比特，2⁷-1即存储空间的深度；256即存储空间的宽度，里面存有256个127位伪随机序列的内容。需要指出的是：图3中M表示整个127位伪随机序列，m1，m2...表示伪随机序列相对应比特位置的内容。

图3中，解串器完成时钟恢复、同步捕获、串/并转换，输出字宽为256位的并行数据、同步时钟(CLK)。解帧器通过检测信号中的A1A2定帧字节，产生STM-256帧结构中第一个256位字对齐的帧同步指示信号和帧同步以后的256位并行数据。地址发生器计算SDH帧结构中的行列地址，并根据行列地址得出扰码的ROM表地址。当帧同步指示出现时，行地址和列地址指向帧结构的初始位置，列地址在同步指示的驱动下逐次加1，当列地址≥270×256/8-1＝8639时，列地址指向帧结构的第1列，同时行地址加1，当行地址≥8且列地址≥8639时，行地址和列地址再次指向帧结构的起始位置。另一方面，帧同步指示出现时，ROM表地址指向地址0，由于STM-N段开销的第1行的9×N个字节是不扰码的，当行地址为0且列地址≥9×256/8-1＝287时，ROM表地址开始从地址ADDR0x00到ADDR0x7E周期性地遍历整个ROM，同时输出相应地址ROM存放的M序列内容与256位并行数据进行异或得到经过扰码后的STM-256数据帧，直到行地址≥8且列地址≥8639，查找表地址重新指向地址0。这样就完成了整个帧的扰码过程，解扰码过程与上述扰码类似。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (8)

1.一种并行帧同步的扰码装置，其特征在于，该装置包括：存储单元、控制单元、异或单元；其中，

控制单元，用于对存储单元中的伪随机序列进行顺序读取，并获取伪随机序列中与并行数据相对应的内容；

存储单元，用于存储预先设置的所述伪随机序列，将所述伪随机序列中与并行数据相对应的内容输入异或单元；

异或单元，用于将顺序输入的所述并行数据，依次与从存储单元获取的所述伪随机序列中与并行数据相对应的内容作异或处理后，输出扰码后的数据；在所述并行数据的位宽为Q的状态下，所述伪随机序列中与并行数据相对应的内容具体为：伪随机序列中与并行数据相对应的Q位内容；

所述伪随机序列的长度为T×Q，由Q位的伪随机码M序列所构成；其中，T为所述M序列的重复循环周期。

2.根据权利要求1所述的扰码装置，其特征在于，所述控制单元，进一步用于在帧同步信号的控制下，按照所述T进行循环，依次获取所述伪随机序列中与并行数据相对应的所述Q位的M序列。

3.根据权利要求1所述的扰码装置，其特征在于，所述异或单元，进一步用于将顺序输入的Q位数据比特D₀^R[0，Q-1]，D₁^R[Q，2Q-1]，D₂^R[2Q，3Q-1]，……，D_T-1^R[(T-1)Q，TQ-1]，到R序列中所有内容都遍历一遍，完成一个大的扰码周期，接下来的扰码处理重复以上过程，直至完成当前帧的扰码工作。

4.根据权利要求2或3所述的扰码装置，其特征在于，所述控制单元具体为地址发生器；所述存储单元具体为M序列发生器。

5.一种并行帧同步的解扰码装置，其特征在于，该装置包括：存储单元、控制单元、异或单元；其中，

控制单元，用于对存储单元中的伪随机序列进行顺序读取，并获取伪随机序列中与扰码后的数据相对应的内容；

存储单元，用于存储预先设置的所述伪随机序列，将所述伪随机序列中与扰码后的数据相对应的内容输入异或单元；

异或单元，用于将顺序输入的所述扰码后的数据，依次与从存储单元获取的所述伪随机序列中与扰码后的数据相对应的内容作异或处理后，输出解扰后获得的并行数据；在所述扰码后的数据的位宽为Q的状态下，所述伪随机序列中与扰码后的数据相对应的内容具体为：伪随机序列中与扰码后的数据相对应的Q位内容；

所述伪随机序列的长度为T×Q，由Q位的M序列所构成；其中，T为所述M序列的重复循环周期。

6.根据权利要求5所述的解扰码装置，其特征在于，所述控制单元，进一步用于在帧同步信号的控制下，按照所述T进行循环，依次获取所述伪随机序列中与扰码后的数据相对应的所述Q位的M序列。

7.根据权利要求5所述的解扰码装置，其特征在于，所述异或单元，进一步用于将顺序输入的Q位扰码后的数据比特D₀^R[0，Q-1]，D₁^R[Q，2Q-1]，D₂^R[2Q，3Q-1]，……，D_T-1^R[(T-1)Q，TQ-1]，到R序列中所有内容都遍历一遍，完成一个大的解扰周期，接下来的解扰处理重复以上过程，直至完成当前帧的解扰工作。

8.根据权利要求6或7所述的解扰码装置，其特征在于，所述控制单元具体为地址发生器；所述存储单元具体为M序列发生器。

Images