[go: up one dir, main page]

CN101552215A - 覆晶封装结构及其封装制程 - Google Patents

覆晶封装结构及其封装制程 Download PDF

Info

Publication number
CN101552215A
CN101552215A CN 200810092101 CN200810092101A CN101552215A CN 101552215 A CN101552215 A CN 101552215A CN 200810092101 CN200810092101 CN 200810092101 CN 200810092101 A CN200810092101 A CN 200810092101A CN 101552215 A CN101552215 A CN 101552215A
Authority
CN
China
Prior art keywords
chip
circuit substrate
flip
adhesive layer
pins
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN 200810092101
Other languages
English (en)
Inventor
林俊宏
周世文
黄国梁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chipmos Technologies Inc
Original Assignee
Chipmos Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipmos Technologies Inc filed Critical Chipmos Technologies Inc
Priority to CN 200810092101 priority Critical patent/CN101552215A/zh
Publication of CN101552215A publication Critical patent/CN101552215A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明提出一种覆晶封装结构，包括一线路基材、一粘着层以及一芯片。线路基材具有一第一表面、一第二表面以及多个位于第一表面上的接脚，接脚的位置能够从线路基材的第二表面被辨识。粘着层配置于线路基材的第一表面上。芯片具有多个凸块，其中芯片通过粘着层粘着于线路基材的第一表面上，且凸块与接脚电性连接。本发明还提出上述覆晶封装结构的制程。

Description

覆晶封装结构及其封装制程
技术领域
本发明是有关于一种芯片封装结构及其封装制程，且特别是有关于一种覆晶封装结构及其封装制程。
背景技术
在半导体产业中，集成电路(integrated circuits，IC)的生产主要可分为三个阶段：集成电路的设计(IC design)、集成电路的制作(IC process)以及集成电路的封装(IC package)。在集成电路的制作中，芯片(chip)是经由晶圆(wafer)制作、形成集成电路以及切割晶圆(wafer sawing)等步骤而完成。在晶圆的集成电路制作完成之后，由晶圆切割所形成的芯片可通过其上的焊垫(pad)而电性连接于一承载器。承载器例如为一导线架(leadframe)或一电路板，而芯片可以打线接合(wire bonding)或覆晶接合(flip chip bonding)的方式电性连接至承载器上。在进行上述的电性连接之前，须先利用封装机台来进行芯片与承载器的对位。
图1A是现有一种芯片封装结构的剖面示意图。请参照图1A，芯片封装结构100是一种接脚在芯片上(lead on chip，LOC)的芯片封装结构，其包括一芯片110、一导线架120以及一封装胶体140。其中，芯片110包括多个焊垫112，导线架120具有多个内接脚122，且焊垫112与内接脚122电性连接。封装胶体140则将芯片110、焊垫112以及内接脚122包覆于其内。在进行芯片110与导线架120的电性连接之前，LOC封装机台的传感器会通过内接脚122之间的间隙，以判断焊垫112与内接脚122是否已经对位，再调整芯片110的位置，以使焊垫112与内接脚122对位。
图1B是现有另一种芯片封装结构的剖面示意图。请参照图1B，芯片封装结构200是一种利用导线接合(wire bonding)使芯片与承载器接合的芯片封装结构，其包括一芯片210、一承载器220、粘着层230以及一封装胶体240。其中，芯片210具有多个焊垫212以及保护层214，其中，保护层214曝露出焊垫212，使得芯片210可通过焊垫212而与外界电路电性连接。承载器220例如是印刷电路基板或软性电路基板，其通过粘着层230与芯片210接合。此外，承载器220具有多个接点224，承载器220通过接点224以及连接于接点224与焊垫212之间的焊线226与芯片210电性连接。封装胶体240则将芯片210以及焊线226包覆于其内，以稳固承载器220以及芯片210之间的电性关系。值得一提的是，为了要使用LOC封装机台来进行承载器220与芯片210的对位，承载器220具有多个开口222，因此，LOC封装机台的传感器可以通过开口222而检测到焊垫212的位置，以进行芯片210与承载器220的对位。
然而，随着芯片封装技术的日新月异，封装机台的汰换率也随的升高，举例来说，上述的LOC封装机台无法用于覆晶(flip chip)封装制程中芯片与承载器的对位，也就是需要额外添购适用于覆晶封装结构的封装机台。如此一来，不但不符合经济效益，且封装机台的汰旧换新会造成芯片封装的成本大幅上升。
发明内容
本发明提供一种覆晶封装制程，以降低封装机台的汰换率。
本发明另提供一种覆晶封装结构，适于使用LOC封装机台来进行芯片与线路基材的对位。
本发明提出一种覆晶封装制程，包括先提供一线路基材，其具有一第一表面、一第二表面以及多个位于第一表面上的接脚，其中接脚的位置能够从线路基材的第二表面被辨识。接着，于线路基材的第一表面上形成一粘着层以及提供一芯片，芯片具有多个凸块。而后，通过粘着层使芯片粘着于线路基材的第一表面上，并使凸块与接脚电性连接。
在本发明的一实施例中，上述的线路基材包括具有一透明区域的一线路基材或具有一透明区域的一线路薄膜，其中透明区域使接脚的位置能够从线路基材的第二表面被辨识。
在本发明的一实施例中，上述的粘着层覆盖住接脚，而凸块穿过粘着层与接脚电性连接。
在本发明的一实施例中，上述在形成粘着层之前，还包括于各接脚上分别形成一焊料。
在本发明的一实施例中，上述的粘着层的形成方法包括于线路基材的第一表面上形成一具有两阶热固性的胶材，以形成粘着层。
本发明提出一种覆晶封装结构，包括一线路基材、一粘着层以及一芯片。其中线路基材具有一第一表面、一第二表面以及多个位于第一表面上的接脚，其中接脚的位置能够从线路基材的第二表面被辨识。粘着层配置于线路基材的第一表面上。芯片具有多个凸块，其中芯片通过粘着层粘着于线路基材的第一表面上，且凸块与接脚电性连接。
在本发明的一实施例中，上述的线路基材包括具有一透明区域的一线路基材或具有一透明区域的一线路薄膜，其中透明区域使接脚的位置能够从线路基材的第二表面被辨识。
在本发明的一实施例中，上述的粘着层覆盖住接脚，而凸块穿过粘着层与接脚电性连接。
在本发明的一实施例中，上述的覆晶封装结构还包括一焊料，配置于各接脚上。
在本发明的一实施例中，上述的粘着层包括一具有两阶热固性的胶材。
依照本发明的实施例所述，在封装机台中进行线路基材以及芯片的覆晶接合时，封装机台的传感器不会受到线路基材的影响而无法辨识接脚与凸块的位置，故可沿用旧有的LOC封装机台来完成覆晶封装制程中接脚与凸块的对位，以避免现有更换机台的不符合经济效益以及造成芯片封装的生产成本大幅上升的问题。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A是现有一种芯片封装结构的剖面示意图。
图1B是现有另一种芯片封装结构的剖面示意图。
图2是依照本发明实施例的覆晶封装制程的流程图。
图3A至图3E是依照本发明实施例的覆晶封装制程的流程剖面示意图。
图4A与图4B分别是依照本发明实施例的另一种覆晶封装结构。
主要元件符号说明：
100、200：芯片封装结构
110、210：芯片
112、212：焊垫
120：导线架
122：内接脚
140、240：封装胶体
214：保护层
220：承载器
222：开口
224：接点
226：焊线
230：粘着层
S200～S206：步骤
300：线路基材
300a：第一表面
300b：第二表面
302：接脚
304：焊料
306：粘着层
310：芯片
312：焊垫
314：凸块
320、320a、320b：覆晶封装结构
322：封装胶体
324：焊球
400：软性基板
400a：第一表面
400b：第二表面
400c：开口
402、402a：线路层
404：焊球
具体实施方式
图2是依照本发明实施例覆晶封装制程的流程图。图3A至图3E是依照本发明实施例的覆晶封装制程的流程剖面示意图。
请同时参照图2与图3A，首先，进行步骤S200，提供一线路基材300，其具有第一表面300a、第二表面300b以及多个位于第一表面300a上的接脚302，且接脚302的位置能够从线路基材300的第二表面300b被辨识。于本实施例中，线路基材300例如是一透明线路基材或一透明线路薄膜，也就是说，线路基材300包括透明材料层(未绘示)以及位于第一表面300a上的线路层(未绘示)，其中透明材料层的材质可以是实质上为透明的玻璃或塑胶，透明材料层也可以是在特定波长的光线下，具有不同于接脚的材质的光透率的材质，再者，上述的透明线路基材例如是具有可弯曲的特性，而透明线路薄膜例如是具有可折迭、可卷绕等特性。在另一实施例中，线路基材包括具有一透明区域的一线路基材或具有一透明区域的一线路薄膜，换句话说，线路基材包括透明区域与不透明区域，通过透明区域，封装机台的传感器可从第二表面辨识出接脚的位置。此外，在又一实施例中，线路基材可以是半透明的材质。
接着，于本实施例中，覆晶封装制程还包括于各接脚302上分别形成一焊料304。焊料304例如为焊锡。
请同时参照图2与图3B，而后，进行步骤S202，于线路基材300的第一表面300a上形成一粘着层306。于本实施例中，粘着层306的形成方法包括先以印刷(printing)或点胶(dispensing)的方式于线路基材300的第一表面300a上形成一具有两阶热固性的胶材。值得一提的是，上述的具有两阶热固性的胶材包括聚酰亚胺、聚喹啉(polyquinolin)、苯并环丁烯或其他类似的化合物，其具有两阶段的热固化特性。
请同时参照图2与图3C，接着，进行步骤S204，提供芯片310，其中芯片310具有多个凸块314。这些凸块314例如是结线凸块(stud bump)，其材质例如是金或铜等导电性佳的金属材质，以通过焊垫312与芯片310电性连接。
请同时参照图2与图3D，而后，进行步骤S206，通过粘着层306使芯片310粘着于线路基材300的第一表面300a上，并使凸块314与接脚302电性连接。在进行芯片310与线路基材300的粘着前，须先进行凸块314与接脚302的对位。于本实施例中，凸块314与接脚302的对位是在LOC封装机台中进行的，LOC封装机台的传感器可通过线路基材300的第二表面300b辨识出凸块314与接脚302的位置，以判断凸块314与接脚302是否已经对位。之后，再调整芯片310的位置，以使凸块314与接脚302对位。然后，对线路基材300进行加热的动作，以使粘着层306具有粘性，并使得芯片310能粘着于线路基材300的第一表面300a上。此外，加热的动作也可以使焊料304焊接于凸块314，使得凸块314与接脚302电性连接。值得一提的是，于本实施例中，粘着层306覆盖住接脚302，因此，凸块314必须穿过粘着层306才能与接脚302电性连接，而结线凸块的形状则有利于上述动作的进行，故结线凸块能使芯片310与线路基材300之间的电性连接关系稳固。再者，在上述的覆晶封装制程中，由于封装机台的传感器可以从线路基材的表面判断出接脚与凸块是否对位，故可使用LOC封装机台来进行线路基材以及芯片的覆晶接合，如此一来，本实施例便不需要额外添购适用于覆晶封装制程的封装机台，故能避免现有更换机台的不符合经济效益以及造成芯片封装的生产成本大幅上升的问题。
在凸块314与接脚302电性连接后，覆晶封装制程已大致完成，因此，覆晶封装结构320具有一线路基材300、一粘着层306以及通过粘着层306而粘着于线路基材300的第一表面300a上的一芯片310。其中，线路基材300具有一第一表面300a、一第二表面300b以及多个位于第一表面300a上的接脚302，接脚302的位置能够从线路基材300的第二表面300b被辨识。粘着层306配置于线路基材300的第一表面300a上。芯片310具有多个凸块314，且凸块314与接脚302电性连接。
图4A与图4B分别是依照本发明实施例的另一种覆晶封装结构。请先参照图4A，此覆晶封装结构320a与如图3D所绘示的覆晶封装结构320类似，相同的构件以相同的标号表示，在此不予以重述。覆晶封装结构320a包括软性基板400，软性基板400具有第一表面400a、第二表面400b、开口400c、位于第一表面400a上的线路层402以及多个填满于开口400c中的焊球404。其中，线路层402的位置能够从软性基板400的第二表面400b被辨识，线路层402与凸块314电性连接，且线路层402与焊球404电性连接。换句话说，外界电路可以通过焊球404、线路层402以及凸块314而与芯片310电性连接。此外，在本实施例中，由于软性基板400具有良好的可弯曲、可折迭、可卷绕等性质，故增加了覆晶封装结构320a在空间上的使用弹性。接着，请参照图4B，此覆晶封装结构320b与如图4A所绘示的覆晶封装结构320a类似，相同的构件以相同的标号表示，在此不予以重述。在本实施例中，线路层402a可以是重配置线路层(re-distribution layer，RDL)。线路层402a的位置能够从软性基板400的第二表面400b被辨识，线路层402a与凸块314电性连接，且线路层402a与焊球404电性连接。值得注意的是，焊球404与凸块314之间可以具有水平位移，换句话说，具有重配置特性的线路层402a使得芯片310上对外电性连接的线路布局的弹性较大。
请参照图3E，为了使覆晶封装结构320不容易受到外界的湿气、热量及噪声等影响而损坏，以及为了使芯片310与线路基材300之间的电性连接关系稳固，覆晶封装制程还包括形成一封装胶体322，以包覆芯片310、粘着层306以及部分线路基材300。在本实施例中，封装胶体322例如是用模造法、点胶法或其他类似方法形成的。值得一提的是，在形成封装胶体322之前，粘着层306可能仍为部分固化，那么，粘着层306将会在形成封装胶体322的期间被完全固化，以使凸块314与接脚302间的电性连接关系更为稳固。
此外，为了使覆晶封装结构320可以与外界电路(例如软性电路板或电路薄膜)连接，覆晶封装制程可包括于线路基材300的第二表面300b上形成多个焊球324，其中焊球324与接脚302电性连接。换句话说，外界电路可以通过焊球324、接脚302以及凸块314而与芯片310电性连接。
综上所述，于上述实施例中，当线路基材与芯片于封装机台中进行覆晶接合时，封装机台的传感器可由线路基材的第二表面辨识出接脚与凸块的位置，故可使用旧有的LOC封装机台来进行接脚与凸块的对位。如此一来，不需要额外添购适用于现有覆晶封装制程的封装机台，能避免现有更换机台的不符合经济效益以及造成芯片封装的生产成本大幅上升的问题。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (10)

1.一种覆晶封装制程，包括：
提供一线路基材，具有一第一表面、一第二表面以及多个位于该第一表面上的接脚，其中该些接脚的位置能够从该线路基材的该第二表面被辨识；
于该线路基材的该第一表面上形成一粘着层；
提供一芯片，该芯片具有多个凸块；以及
通过该粘着层使该芯片粘着于该线路基材的该第一表面上，并使该些凸块与该些接脚电性连接。
2.如权利要求1所述的覆晶封装制程，其特征在于，该线路基材包括具有一透明区域的一线路基材或具有一透明区域的一线路薄膜，其中该透明区域使该些接脚的位置能够从该线路基材的该第二表面被辨识。
3.如权利要求1所述的覆晶封装制程，其特征在于，该粘着层覆盖住该些接脚，而该些凸块穿过该粘着层与该些接脚电性连接。
4.如权利要求3所述的覆晶封装制程，其特征在于，在形成该粘着层之前，还包括于各该接脚上分别形成一焊料。
5.如权利要求1所述的覆晶封装制程，其特征在于，该粘着层的形成方法包括：
于该线路基材的该第一表面上形成一具有两阶热固性的胶材，以形成该粘着层。
6.一种覆晶封装结构，包括：
一线路基材，具有一第一表面、一第二表面以及多个位于该第一表面上的接脚，其中该些接脚的位置能够从该线路基材的该第二表面被辨识；
一粘着层，配置于该线路基材的该第一表面上；以及
一芯片，具有多个凸块，其中该芯片通过该粘着层粘着于该线路基材的该第一表面上，且该些凸块与该些接脚电性连接。
7.如权利要求6所述的覆晶封装结构，其特征在于，该线路基材包括具有一透明区域的一线路基材或具有一透明区域的一线路薄膜，其中该透明区域使该些接脚的位置能够从该线路基材的该第二表面被辨识。
8.如权利要求6所述的覆晶封装结构，其特征在于，该粘着层覆盖住该些接脚，而该些凸块穿过该粘着层与该些接脚电性连接。
9.如权利要求8所述的覆晶封装结构，其特征在于，还包括一焊料，配置于各该接脚上。
10.如权利要求6所述的覆晶封装结构，其特征在于，该粘着层包括一具有两阶热固性的胶材。
CN 200810092101 2008-04-01 2008-04-01 覆晶封装结构及其封装制程 Pending CN101552215A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200810092101 CN101552215A (zh) 2008-04-01 2008-04-01 覆晶封装结构及其封装制程

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200810092101 CN101552215A (zh) 2008-04-01 2008-04-01 覆晶封装结构及其封装制程

Publications (1)

Publication Number Publication Date
CN101552215A true CN101552215A (zh) 2009-10-07

Family

ID=41156358

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200810092101 Pending CN101552215A (zh) 2008-04-01 2008-04-01 覆晶封装结构及其封装制程

Country Status (1)

Country Link
CN (1) CN101552215A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103021984A (zh) * 2013-01-04 2013-04-03 日月光半导体制造股份有限公司 晶圆级封装构造及其制造方法
CN111696874A (zh) * 2019-03-15 2020-09-22 南茂科技股份有限公司 芯片封装结构及其制作方法
CN113451253A (zh) * 2020-03-25 2021-09-28 南茂科技股份有限公司 薄膜覆晶封装结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103021984A (zh) * 2013-01-04 2013-04-03 日月光半导体制造股份有限公司 晶圆级封装构造及其制造方法
CN111696874A (zh) * 2019-03-15 2020-09-22 南茂科技股份有限公司 芯片封装结构及其制作方法
CN113451253A (zh) * 2020-03-25 2021-09-28 南茂科技股份有限公司 薄膜覆晶封装结构

Similar Documents

Publication Publication Date Title
TWI385763B (zh) 四方扁平無引腳半導體封裝及其製作方法
CN104882435B (zh) 封装件内的激光打标
CN105845635A (zh) 电子封装结构
CN102891125B (zh) 芯片封装结构及其制作方法
TW201826477A (zh) 半導體晶片封裝和疊層封裝
CN105977220B (zh) 半导体封装组件
TW201828431A (zh) 一種封裝結構及其製造方法
CN107104054A (zh) 封装结构
JP2012028513A (ja) 半導体装置及びその製造方法
CN105938824A (zh) 半导体封装组合结构
US20080224284A1 (en) Chip package structure
CN101552215A (zh) 覆晶封装结构及其封装制程
CN111696874A (zh) 芯片封装结构及其制作方法
KR101474189B1 (ko) 집적회로 패키지
US20070215993A1 (en) Chip Package Structure
CN102280431B (zh) 具有保护层的半导体封装及其制作方法
TWI501371B (zh) A wiring member for a semiconductor device, a composite wiring member for a semiconductor device, and a resin-sealed type semiconductor device
US20140099755A1 (en) Fabrication method of stacked package structure
CN101656246A (zh) 具有开口的基板的芯片堆叠封装结构及其封装方法
CN106684003A (zh) 扇出型封装结构及其制作方法
TW201733048A (zh) 半導體封裝
CN100511664C (zh) 芯片封装结构
TWI590349B (zh) 晶片封裝體及晶片封裝製程
JP2007250906A (ja) 半導体装置及びその製造方法
TW201725656A (zh) 晶片封裝結構及其製作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20091007