CN101521043B - 移位缓存器 - Google Patents
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Abstract
本发明公开了一种移位缓存器，其包含多个移位缓存单元，该等移位缓存单元以串联的方式耦接，每一移位缓存单元包含提升模块、第一下拉模块、第二下拉模块以及第三下拉模块。该提升模块耦接于第一节点，用来依据频率信号，提供输出信号。第一下拉模块耦接于第一节点、第二节点以及第一电源电压，用来于提升模块关闭时，调整第一节点的电位至第一电源电压。第二下拉模块耦接于第二节点以及第二电源电压，用来于提升模块关闭时，调整输出端的电位至第二电源电压。第三下拉模块耦接于第二节点和第三电源电压，用来于开启导通时，将第二节点的电位调整至第三电源电压。
Description
技术领域
本发明涉及一种移位缓存器，尤其是指一种能降低因偏压效应产生漏电流的移位缓存器。
背景技术
功能先进的显示器已渐成为现今消费电子产品的重要特色，其中液晶显示器已经逐渐为各种电子设备如电视、移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记型计算机屏幕所广泛应用。
请参阅图1，图1现有技术的液晶显示器10的功能方块图。液晶显示器10包含一液晶显示面板12、一栅极驱动器(gate driver)14以及源极驱动器(source driver)16。液晶显示面板12包含多个像素(pixel)，而每一个像素包含三个分别代表红绿蓝(RGB)三原色的像素单元20构成。以一个1024×768分辨率的液晶显示面板12来说，共需要1024×768×3个像素单元20组合而成。栅极驱动器14输出扫描信号使得每一列的晶体管22依序开启，同时源极驱动器16则输出对应的数据信号至一整列的像素单元20使其充电到各自所需的电压，以显示不同的灰阶。当同一列充电完毕后，栅极驱动器14便将该列的扫描信号关闭，然后栅极驱动器14再输出扫描信号将下一列的晶体管22打开，再由源极驱动器16对下一列的像素单元20进行充放电。如此依序下去，直到液晶显示面板12的所有像素单元20都充电完成，再从第一列开始充电。
在目前的液晶显示面板设计中，栅极驱动器14等效上为移位缓存器(shift register)，其目的即每隔一固定间隔输出扫描信号至液晶显示面板12。以一个1024×768分辨率以及60Hz的更新频率的液晶显示面板12为例，每一个画面的显示时间约为1/60＝16.67ms。所以每一个扫描信号的脉波周期约为16.67ms/768＝21.7μs。而源极驱动器16则在这21.7μs的时间内，将像素单元20充放电到所需的电压，以显示出相对应的灰阶。
栅极驱动器14内部晶体管在频率信号处于高电压准位时，会因为漏-栅极间的电容耦合效应而被拉高，导致晶体管被误开启的可能。如此一来，每一级移位缓存单元的输出会发生错误导致面板显示异常。尤其对于使用于非晶硅薄膜制程技术制造的高分辨率液晶显示面板的栅极驱动器14而言，制程的组件均匀性与稳定性有着极大的变异特性，所以在点亮液晶显示面板12后，栅极驱动器14内部晶体管因为误开启而造成液晶显示面板12发生异常尤为严重。
发明内容
有鉴于此，本发明所欲解决问题在于，提供一种移位缓存器，可于每一移位缓存单元在没有输出信号予像素时，其对应输出的晶体管得以完全关闭而改善误开启的问题，以解决现有技术的问题。
为解决上述问题，本发明提供一种移位缓存器，其包含多个移位缓存单元，该多个移位缓存单元以串联的方式耦接，每一移位缓存单元用来依据一频率信号以及一第一控制信号，在该每一移位缓存单元的一输出端输出一输出信号，每一移位缓存单元包含提升模块、提升驱动模块、第一下拉模块、第二下拉模块以及第三下拉模块。该提升模块耦接于一第一节点，用来依据该频率信号，提供该输出信号。该提升驱动模块耦接于该第一节点，用来依据该第一控制信号，导通该提升模块。该第一下拉模块耦接于该第一节点以及一第一电源电压，用来于响应一第二控制信号时，调整该第一节点的电位至该第一电源电压。该第二下拉模块耦接于该输出端以及一第二电源电压，用来于响应该第二控制信号时，调整该输出端的电位至该第二电源电压。该第三下拉模块耦接于一第二节点以及一第三电源电压，用来于响应一第三控制信号时，将该第二节点的电位调整至该第三电源电压。
依据本发明的实施例，该第一下拉模块包含一第一晶体管，其漏极、栅极和源极分别耦接于该第一节点、该第二节点以及该第一电源电压。该提升驱动模块包含一第二晶体管，其漏极和栅极耦接于该第一控制信号，且其源极耦接于该第一节点。该第三下拉模块包含一第三晶体管，其漏极、栅极和源极分别耦接于该第二节点、一第三控制信号以及该第三电源电压。该提升模块包含一第四晶体管，其漏极、栅极和源极分别耦接于该频率信号、该第一节点以及该输出端。该第二下拉模块包含一第五晶体管，其漏极、栅极和源极分别耦接于该输出端、该第二节点以及该第二电源电压。
本发明的又一实施例中，该提升模块另包含一第六晶体管，其漏极耦接于该频率信号、其栅极耦接于该第一节点、其源极耦接于一驱动信号端。
依据本发明的实施例，该第三电源电压的电位小于或等于该第一电源电压的电位。该第一电源电压的电位小于该第二电源电压的电位。
附图说明
图1为现有技术的液晶显示器的功能方块图；
图2为本发明的移位缓存器的第一实施例的移位缓存单元的电路图；
图3为图2和图4的各信号以及节点的时序图；
图4为本发明的移位缓存器的第二实施例的移位缓存单元的电路图；
图5为本发明的移位缓存器的第三实施例的移位缓存单元的电路图；
图6为图5的各信号以及节点的时序图。
其中，附图标记：
10液晶显示器 12液晶显示面板
14栅极驱动器 16源极驱动器
20、112像素 22晶体管
100(n)移位缓存单元 200(n)移位缓存单元
300(n)移位缓存单元 T1-T7晶体管
102、302提升模块 CK频率信号
104提升驱动模块 106第一下拉模块
108、308第二下拉模块 110第三下拉模块
OUT(n)输出端 ST(n)驱动信号端
P、Q节点
具体实施方式
请参阅图2，图2为本发明的移位缓存器的第一实施例的移位缓存单元100(n)的电路图。本实施例的移位缓存器可应用于液晶显示器的栅极驱动器。移位缓存器包含多个串接(cascade-connected)的移位缓存单元100(n)。移位缓存单元100(n)用来依据频率信号CK、每一移位缓存单元100(n)的前一个移位缓存单元100(n-1)的输出端OUT(n-1)的输出信号(亦即第一控制信号)以及每一移位缓存单元100(n)的下一级移位缓存单元100(n+1)的输出端OUT(n+1)的输出信号，自每一移位缓存单元100(n)的输出端OUT(n)产生输出信号。当第一级移位缓存单元100(1)自输出端OUT(0)接收到触发起始脉冲Vst之后，移位缓存单元100(1)就会隔一系统频率(clock cycle)产生于输出端OUT(1)产生输出信号，接下来，移位缓存单元100(2)依据频率信号CK、移位缓存单元100(1)的输出端OUT(1)的输出信号以及移位缓存单元100(3)的输出端OUT(3)的输出信号，以每隔一系统频率的方式于每一移位缓存单元100(2)的输出端OUT(2)输出一输出信号。该输出信号亦即扫描信号脉冲。扫描信号脉冲用来开启对应的像素晶体管。
每一移位缓存单元100(n)包含提升模块(pull-up module)102、提升驱动模块(pull-up driving circuit)104、第一下拉模块(pull-down module)106、第二下拉模块108和第三下拉模块110。提升模块102耦接于第一节点Q，用来依据频率信号CK于输出端OUT(n)提供输出信号。提升驱动模块104耦接于第一节点Q，用来依据前一个移位缓存单元100(n-1)的输出端OUT(n-1)的输出信号(亦即第一控制信号)，导通提升模块102。第一下拉模块106耦接于第一节点Q以及第一电源电压VSS1，用来于响应第二控制信号(也就是第二节点P的电压准位)时，调整第一节点Q的电位至第一电源电压VSS1。第二下拉模块108耦接于输出端OUT(n)以及第二电源电压VSS2，用来于响应第二控制信号(也就是第二节点P的电压准位)时，调整输出端OUT(n)的电位至第二电源电压VSS2。第三下拉模块110耦接于第二节点P以及第三电源电压VSS3，用来于响应一第三控制信号(也就是输出端OUT(n-1)的电压准位)时，将第二节点P的电位调整至第三电源电压VSS3。
在本发明中，第三电源电压VSS3的电压准位小于或是等于第一电源电压VSS1的电压准位，而第一电源电压VSS1的电压准位小于第二电源电压VSS2的电压准位。为便于说明，以下本实施例的运作将设定第一电源电压VSS1的电压准位为-9V，第三电源电压VSS3的电压准位是-9V或更低，而第二电源电压VSS2的电压准位为-6V。
第一下拉模块106包含第一晶体管T1，其漏极、栅极和源极分别耦接于第一节点Q、第二节点P以及第一电源电压VSS1。提升驱动模块102包含第二晶体管T2，其漏极和栅极耦接于前一个移位缓存单元100(n-1)的输出端OUT(n-1)，且其源极耦接于第一节点Q。第三下拉模块110包含第三晶体管T3，其漏极、栅极和源极分别耦接于第二节点P、第三控制信号以及第三电源电压VSS3。在本实施例中，第三控制信号来自于前一个移位缓存单元100(n-1)的输出端OUT(n-1)。第二下拉模块108包含第五晶体管T5，其漏极、栅极和源极分别耦接于输出端OUT(n)、第二节点P以及该第二电源电压VSS2。提升模块102包含一第四晶体管T4，其漏极、栅极和源极分别耦接于频率信号CK、第一节点Q以及输出端OUT(n)。
请同时参考图2以及图3，图3为图2的各信号以及节点的时序图。在时段t0-t1期间，频率信号CK处于低电压准位，来自前一级移位缓存单元100(n-1)的输出端OUT(n-1)的输出信号处于高电压准位，使得晶体管T2、T3会开启(turn on)导通。此时节点Q的电位开始被拉高，而节点P的电位则为-9V。由于晶体管T1、T5的栅-源极压差Vgs小于或等于0V，则此时晶体管T1、T5皆无法开启导通。
在时段t1-t2期间，频率信号CK处于高电压准位，而前一级移位缓存单元100(n-1)的输出端OUT(n-1)的输出信号处于低电压准位，此时晶体管T3关闭不导通。但节点Q的电位会因为浮动(floating)且因电容效应之故，随着频率信号CK的上升由准位V2跳升至准位V1。当节点Q的电位跳升至准位V1之后，晶体管T4会被开启导通频率信号CK，导致输出端OUT(n)输出高电压准位。
在时段t2-t3时，频率信号CK和移位缓存单元100(n-1)的输出端OUT(n-1)的输出信号皆处于低电压准位，但来自下一级移位缓存单元100(n+1)的输出端OUT(n+1)的输出信号处于高电压准位。所以晶体管T2、T3关闭不导通，但晶体管T1、T5开启导通。在此同时，节点Q的电位会因为晶体管T1开启而下拉至-9V(亦即VSS1)，输出端OUT(n)的电位因为晶体管T5开启而下拉至-6V(亦即VSS2)。这么一来，晶体管T4的栅-源极压差Vgs等于-3V，明显小于0V，因此晶体管T4会被完全关闭，而大幅减少漏电流量，换言之，晶体管T4被误开启的机会也大幅降低，故可以改善面板的像素被误充电的可能。
请参阅图4，图4为本发明的移位缓存器的第二实施例的移位缓存单元200(n)的电路图。本实施例的移位缓存器可应用于液晶显示器的栅极驱动器。移位缓存器包含多个串接(cascade-connected)的移位缓存单元200(n)。移位缓存单元200(n)与图2的移位缓存单元100(n)的电路结构类似，除了晶体管T3的栅极耦接于第一节点Q。晶体管T3用来于响应第三控制信号(也就是第一节点Q的电压准位)时，将第二节点P的电位调整至第三电源电压VSS3。
请同时参考图3以及图4。在时段t0-t1期间，频率信号CK处于低电压准位，来自前一级移位缓存单元100(n-1)的输出端OUT(n-1)的输出信号处于高电压准位，使得晶体管T2会开启(turn on)导通。此时节点Q的电位开始被拉高并使晶体管T3也开启，导致节点P的电位也为-9V。由于晶体管T1、T5的栅-源极压差Vgs小于或等于0V，则此时晶体管T1、T5皆无法开启导通。
在时段t1-t2期间，频率信号CK处于高电压准位，而前一级移位缓存单元100(n-1)的输出端OUT(n-1)的输出信号处于低电压准位，此时晶体管T3关闭不导通。但节点Q的电位会因为浮动(floating)之故，且因电容效应而随着频率信号CK的上升由准位V2跳升至准位V1。当节点Q的电位跳升至准位V1之后，晶体管T4会被开启导通频率信号CK，导致输出端OUT(n)输出高电压准位。此时已拉高的节点Q电位仍使晶体管T3开启，导致节点P的电位保持-9V。由于晶体管T1、T5的栅-源极压差Vgs小于或等于0V，则此时晶体管T1、T5皆无法开启导通。
在时段t2-t3时，频率信号CK和移位缓存单元100(n-1)的输出端OUT(n-1)的输出信号皆处于低电压准位，但来自下一级移位缓存单元100(n+1)的输出端OUT(n+1)的输出信号处于高电压准位。所以晶体管T2、T3关闭不导通，但晶体管T1、T5开启导通。在此同时，节点Q的电位会因为晶体管T1开启而下拉至-9V(亦即VSS1)，输出端OUT(n)的电位因为晶体管T5开启而下拉至-6V(亦即VSS2)。这么一来，晶体管T4的栅-源极压差Vgs等于-3V，明显小于0V，因此晶体管T4会被完全关闭，而大幅减少漏电流量，换言之，晶体管T4被误开启的机会也大幅降低，故可以改善面板的像素被误充电的可能。
请参阅图5，图5为本发明的移位缓存器的第三实施例的移位缓存单元300(n)的电路图。移位缓存器包含多个串接(cascade-connected)的移位缓存单元300(n)。移位缓存单元300(n)用来依据频率信号CK以及每一位缓存单元300(n)的前一个移位缓存单元300(n-1)的驱动信号端ST(n-1)的驱动信号脉冲，自每一移位缓存单元300(n)的输出端OUT(n)和驱动信号端ST(n)分别产生输出信号以及驱动信号脉冲。当第一级移位缓存单元300(1)自驱动信号端ST(0)接收到触发起始脉冲Vst之后，移位缓存单元300(1)就会隔一系统频率(clock cycle)产生输出信号ST(1)，接下来，每一移位缓存单元300(n)依据频率信号CK以及每一移位缓存单元300(n)的前一个移位缓存单元300(n-1)于驱动信号端ST(n-1)输出的驱动信号脉冲，以每隔一系统频率的方式于每一移位缓存单元300(n)的输出端OUT(n)输出一输出信号，该输出信号即扫描信号脉冲，用来开启对应的像素晶体管。
每一移位缓存单元300(n)包含提升模块302、提升驱动模块104、第一下拉模块106、第二下拉模块308和第三下拉模块110。图5的移位缓存单元300(n)和图4的移位缓存单元200(n)相似，除了提升模块302包含第四晶体管T4和第六晶体管T6。晶体管T4的漏极、栅极和源极分别耦接于频率信号CK、第一节点Q以及输出端OUT(n)。晶体管T6的漏极、栅极和源极分别耦接于频率信号CK、第一节点Q以及驱动信号端ST(n)。除此之外，第二下拉模块308包含第五晶体管T5以及第七晶体管T7。第五晶体管T5的漏极、栅极和源极分别耦接于输出端OUT(n)、第二节点P以及第二电源电压VSS2。第五晶体管T7的漏极、栅极和源极分别耦接于输出端OUT(n)、下一级移位缓存单元100(n+1)的输出端OUT(n+1)的输出信号(亦即节点P)以及第二电源电压VSS2。
在本发明中，第三电源电压VSS3的电压准位小于或是等于第一电源电压VSS1的电压准位，而第一电源电压VSS1的电压准位小于第二电源电压VSS2的电压准位。为便于说明，以下本实施例的运作将设定第一电源电压VSS1的电压准位为-9V，第三电源电压VSS3的电压准位是-9V或更低，而第二电源电压VSS2的电压准位为-6V。
请同时参考图5以及图6，图6为图5的各信号以及节点的时序图。在时段t0-t1期间，频率信号CK处于低电压准位，来自前一级移位缓存单元100(n-1)的驱动信号端ST(n-1)的驱动信号处于高电压准位，使得晶体管T2、T3会开启(turn on)导通。此时节点Q的电位开始被拉高，而节点P的电位则为-9V。由于晶体管T1、T5、T7的栅-源极压差Vgs小于或等于0V，则此时晶体管T1、T5、T7皆无法开启导通。
在时段t1-t2期间，频率信号CK处于高电压准位，而前一级移位缓存单元100(n-1)的驱动信号端ST(n-1)的驱动信号处于低电压准位，此时晶体管T3关闭不导通。但节点Q的电位会因为浮动(floating)之故，且因电容效应而随着频率信号CK的上升由准位V2跳升至准位V1。当节点Q的电位跳升至准位V1之后，晶体管T4、T6会被开启导通频率信号CK，导致输出端OUT(n)和驱动信号端ST(n)分别输出高电压准位。
在时段t2-t3时，频率信号CK和移位缓存单元100(n-1)的驱动信号端ST(n-1)的驱动信号皆处于低电压准位，但来自下一级移位缓存单元100(n+1)的输出端OUT(n+1)的输出信号处于高电压准位。所以晶体管T2、T3关闭不导通，但晶体管T1、T5、T7开启导通。在此同时，节点Q的电位会因为晶体管T1开启而下拉至-9V(亦即VSS1)，输出端OUT(n)的电位因为晶体管T5开启而下拉至-6V(亦即VSS2)。这么一来，晶体管T4、T6的栅-源极压差Vgs等于-3V，明显小于0V，因此晶体管T4、T6会被完全关闭，而大幅减少漏电流量，换言之，晶体管T4、T6被误开启的机会也大幅降低，故可以改善面板的像素被误充电的可能。
相较于现有技术，本发明的移位缓存器在每一级移位缓存单元中，利用第一下拉电路以及第三下拉电路，在提升模块102、302处于关闭状态时，能使晶体管T4的栅-源极压差小于0V，而完全关闭。所以晶体管T4被误开启的机会也大幅降低，故可以改善面板的像素被误充电的可能。即使晶体管因制程差异而导致漏电流在栅-源极压差Vgs在0V时略有差异，但是只要将栅-源极压差Vgs降至-3V甚至更低，漏电流的降幅甚至可超过100倍，因此晶体管因制程差异而导致漏电流的差异与的相比，更显得微不足道。
虽然本发明已用较佳实施例公开如上，但其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与修改，因此本发明的保护范围当视后附的权利要求书所界定者为准。
Claims (13)
1.一种移位缓存器，其特征在于，包含：
多个移位缓存单元，该多个移位缓存单元以串联的方式耦接，每一移位缓存单元用来依据一频率信号以及一第一控制信号，在该每一移位缓存单元的一输出端输出一输出信号，每一移位缓存单元包含：
一提升模块，耦接于一第一节点，用来依据该频率信号，提供该输出信号；
一提升驱动模块，耦接于该第一节点，用来依据该第一控制信号，导通该提升模块；
一第一下拉模块，耦接于该第一节点以及一第一电源电压，用来于响应一第二控制信号时，调整该第一节点的电位至该第一电源电压；
一第二下拉模块，耦接于该输出端以及一第二电源电压，用来于响应该第二控制信号时，调整该输出端的电位至该第二电源电压；以及
一第三下拉模块，耦接于一第二节点以及一第三电源电压，用来于响应一第三控制信号时，将该第二节点的电位调整至该第三电源电压。
2.如权利要求1所述的移位缓存器，其特征在于，该第一下拉模块包含一第一晶体管，其漏极、栅极和源极分别耦接于该第一节点、该第二节点以及该第一电源电压。
3.如权利要求1所述的移位缓存器，其特征在于，该提升驱动模块包含一第二晶体管，其漏极和栅极耦接于该第一控制信号，且其源极耦接于该第一节点。
4.如权利要求3所述的移位缓存器，其特征在于，该第一控制信号是每一移位缓存单元的前一级移位缓存单元的一输出信号。
5.如权利要求1所述的移位缓存器，其特征在于，该第三下拉模块包含一第三晶体管，其漏极、栅极和源极分别耦接于该第二节点、一第三控制信号以及该第三电源电压。
6.如权利要求5所述的移位缓存器，其特征在于，该第三控制信号是每一移位缓存单元的前一级移位缓存单元的一输出信号。
7.如权利要求1所述的移位缓存器，其特征在于，该第三下拉模块包含一第三晶体管，其漏极、栅极和源极分别耦接于该第二节点、该第一节点以及该第三电源电压。
8.如权利要求1所述的移位缓存器，其特征在于，该提升模块包含一第四晶体管，其漏极、栅极和源极分别耦接于该频率信号、该第一节点以及该输出端。
9.如权利要求8所述的移位缓存器，其特征在于，该提升模块还包含：
一第六晶体管，其漏极耦接于该频率信号、其栅极耦接于该第一节点、其源极耦接于一驱动信号端。
10.如权利要求1所述的移位缓存器，其特征在于，该第二下拉模块包含一第五晶体管，其漏极、栅极和源极分别耦接于该输出端、该第二节点以及该第二电源电压。
11.如权利要求9所述的移位缓存器，其特征在于，该第二下拉模块包含一第七晶体管，其漏极、栅极和源极分别耦接于该驱动信号端、该第二节点以及该第二电源电压。
12.如权利要求1所述的移位缓存器，其特征在于，该第三电源电压的电位小于或等于该第一电源电压的电位。
13.如权利要求1所述的移位缓存器，其特征在于，该第一电源电压的电位小于该第二电源电压的电位。
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