[go: up one dir, main page]

CN101326639B - 集成电路中的电阻器 - Google Patents

集成电路中的电阻器 Download PDF

Info

Publication number
CN101326639B
CN101326639B CN200680046209.5A CN200680046209A CN101326639B CN 101326639 B CN101326639 B CN 101326639B CN 200680046209 A CN200680046209 A CN 200680046209A CN 101326639 B CN101326639 B CN 101326639B
Authority
CN
China
Prior art keywords
hole
resistive
resistive layer
groove
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200680046209.5A
Other languages
English (en)
Other versions
CN101326639A (zh
Inventor
克里斯蒂娜·安索
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Publication of CN101326639A publication Critical patent/CN101326639A/zh
Application granted granted Critical
Publication of CN101326639B publication Critical patent/CN101326639B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/40—Resistors
    • H10D1/47—Resistors having no potential barriers

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Non-Adjustable Resistors (AREA)

Abstract

本发明涉及一种电阻部件，包括两个垂直电阻部分(R1a，R1b)，放置在基材(1)上部形成的两个孔中，以及一个水平电阻部分(R1c)，放置在将该两孔底部连接起来的内埋槽中。

Description

集成电路中的电阻器
技术领域
本发明大体上涉及一种电阻器，尤其涉及一种集成电路中的电阻器。
背景技术
目前用在集成电路中的电阻器的一个实例是放在硅片之上并通过绝缘层与其绝缘的成多晶硅或金属(TaN)带状的电阻器。
已知电阻器的另一个实例是在硅片上部形成的P或N型掺杂硅部分。
这些电阻器的缺点是需要硅片表面区域非常大。
发明内容
本发明的一个目的是提供一种占用硅片小表面区域的电阻器结构。
本发明还提供一种制造这种电阻器的方法。
为了达到这些目的，本发明提供一种电阻部件，包括两个垂直电阻部分，放置在基材上部形成的两个孔中，以及一个水平电阻部分，放置在将这些孔底部连接起来的内埋槽中。
本发明还提供一种电阻器，包括几个如上所述的电阻部件由放在基材上的电阻带将它们互相连接。
根据如上所述电阻部件的一个实施例，由内埋槽连起来的两个孔形成管道，通过绝缘的电阻层覆盖该管道壁而形成垂直和水平电阻部分。
根据如上所述电阻部件的一个实施例，该基材是硅片，所述电阻层与该基材被绝缘层比如二氧化硅层分隔开。
根据如上所述电阻部件的一个实施例，该管道被填充材料比如多晶硅填充。
根据如上所述电阻部件的一个实施例，该电阻层和该填充材料被绝缘层比如二氧化硅层分隔开。
根据如上所述电阻部件的一个实施例，该电阻层由多晶硅或金属形成。
本发明还提供一种在基材中形成电阻部件的方法，包括如下步骤：通过各向异性蚀刻在基材上部形成两个孔；通过在孔底部各向同性蚀刻形成将两孔底部连接起来的槽，该孔和该槽形成管道；并且靠着该管道壁完成电阻层的敷形沉积。
根据上述方法的一个实施例，该方法包括，在该电阻层敷形沉积之前，第一绝缘层的敷形沉积步骤，并且还包括覆盖所述电阻层的第二绝缘层的敷形沉积步骤，以及用填充材料比如多晶硅填充该管道的步骤。
根据上述方法的一个实施例，一旦靠着该管道壁形成了电阻层，就在该基材表面形成电阻层，该方法还包括在该基材表面蚀刻电阻层以形成电阻带的步骤。
附图说明
本发明上述和其他目的、特征以及优势将在下面结合附图对特定实施例的非限定性描述中详细论述。
图1A、2、3、4A和5与图1B和4B分别是在根据本发明形成电阻器的方法的依次完成的步骤中获得的结构的横截面视图与俯视图；
图6是根据相对于图1至5所描述的方法进行的变换而获得的电阻器的另一示例的横截面视图；以及
图7是根据本发明所述的电阻器的一个示例的俯视图。
具体实施方式
为清楚起见，相同的部件在不同的图形中使用相同的附图标记，而且附图标记照例还代表半导体元件，各种图形都未按比例绘制。
根据本发明所述的电阻器可以称为三维，“3D”电阻器。该电阻器由基材比如硅片上部所形成的基本的电阻部件组合形成。电阻部件包括两个“垂直”电阻部分，放置在基材上部形成的两个孔中，以及一个小的“水平”电阻部分，放置在将两孔底部连接起来的内埋槽中。
一种形成这种电阻器的方法在下文中根据图1至6描述。
在图1A和1B中图示说明的初始步骤中，对基材1进行各向异性蚀刻，以在基材1上部形成成对的孔2a/2b和3a/3b。基材1比如是硅片。该蚀刻可以通过反应离子深蚀刻(DRIE)来完成。基材1是偏置的，以便由电离的气体分子进行的基材蚀刻“垂直”地完成。所用的气体混合物可以包括“钝化”气体，与基底反应以形成薄的绝缘层。例如使用“蚀刻剂”气体比如SF6和钝化气体比如C4F8的混合物。在使用包括钝化气体的气体混合物时，薄的绝缘层在孔壁上随其成型而形成。
然后在孔2a/2b和3a/3b的底部完成对基材1的各向同性蚀刻，以在每个孔的底部形成“内埋”槽。每一对成对的两个孔都放置得互相近得足以使每个孔底部所形成的内埋槽连起来形成单一内埋槽。因此，孔2a和2b被内埋槽5连接起来，且孔3a和3b被内埋槽6连接起来。这种各向同性蚀刻可以通过反应离子蚀刻来完成，除了基材1不再偏置并且钝化气体量可以更少之外，其与用以形成孔的反应离子蚀刻基本相同。
如图1B中可见，在这个示例中孔2a、2b、3a和3b基本上成圆柱形。在俯视图中，内埋槽5和6基本上成椭圆形，用围绕孔对2a/2b和3a/3b的虚线示出。
在下文中考虑孔2a、2b和内埋槽5形成管道10。类似地，孔3a、3b和内埋槽6形成管道11。
在图2中图示说明的下一步，薄的绝缘层20、电阻层21以及绝缘层22这几个敷形沉积层依次被沉积在先前获得的结构上。这三个叠置的薄层覆盖管道10和11的壁以及基材1的上表面。
绝缘层20和22可由常规的热氧化方法或由低压化学汽相沉积(LPCVD)，或LPCVD获得。绝缘层20和22比如由二氧化硅形成。
电阻层21可由掺杂或未掺杂的多晶硅，或像氮化钽这样的金属形成。这种电阻层可以根据LPCDV方法或根据原子层化学汽相沉积(ALCVD)，或ALCVD来沉积。
在图3中图示说明的下一步，管道10和11用像多晶硅这样的填充材料30来填充。在这个示例中，填充材料30还覆盖基材1的表面。
在图4A和4B中图示说明的下一步，填充材料30、绝缘层22以及电阻层21被依次蚀刻以露出绝缘层20的表面，而保留这些各种材质的带状A、B和C。因此这些带状互相之间电绝缘。每个带状A、B和C都由电阻层21的一部分A21、B21、C21、绝缘层22的一部分A22、B22、C22以及填充材料30的一部分A30、B30、C30堆叠形成。中央带状B的两端覆盖管道10和11的孔2b和3a。外侧带状A的一端覆盖管道10的孔2a并且外侧带状B的一端覆盖管道11的孔3b。在这个示例中带状A、B和C在俯视图中排成一行。
在图5中图示说明的下一步，外侧带状A和C在孔2a和3b相对侧被部分蚀刻。填充材料30和绝缘层21被依次蚀刻以使带状A和C的电阻部分A21和C21的末端可以接触。
图5中所示的电阻器包括分别在管道10和11中形成的两个电阻部件R1和R2。电阻层21放置在孔2a/2b和3a/3b中基本成圆柱形的部分形成垂直电阻部分R1a/R1b和R2a/R2b。电阻层21放置在内埋槽5和6中的长椭圆形部分形成“水平”电阻部分R1c和R2c。
应当注意的是在基材1由绝缘材料比如玻璃形成的情况下，绝缘层20就不必要了。
图6图示说明根据对上述方法的变换，尤其是根据为形成管道10和11而实行的初始蚀刻步骤的替换实施例获得的电阻器。在这个示例中，所用基材是SOI型(绝缘体上硅)硅片，包括覆盖着薄绝缘层51的厚硅层50，薄绝缘层51本身覆盖着硅层52。在这个实施例中，管道的形成包括：根据各向异性蚀刻方法蚀刻穿过硅层52整个厚度的孔，一旦形成了孔，就接着进行这同一蚀刻的延伸以形成在孔底部之间连接的内埋槽。内埋槽的蚀刻通过促成在薄绝缘层51上侧面“跳弹”蚀刻的常规附加现象来完成，这种现象已知为“开槽”。
图7是根据本发明所述的电阻器一个示例的俯视图，该电阻器包括基材上部形成的电阻部件比如上述那些的组合。该电阻部件由放在基材上的导电带互连。该导电带用实线示出，该孔的开口由放置在导电带末端之下的虚线圆形示出，并且内埋槽由环绕两个孔开口的虚线椭圆形示出。
电阻部件在L1至L6行上排布，每行包括5个电阻部件，L1行在该图形底部示出。同一行的电阻部件排成一条直线，即孔的开口和其中形成有电阻部件的内埋槽相对排成一条直线。类似地，将同一行的电阻部件互连起来的导体带排成一条直线并基本成矩形。一行的部件被电阻连接带连接到相邻一行的部件上，电阻连接带在这个示例中为U形。三个电阻连接带将L1/L2、L3/L4以及L5/L6行连接到其左端，两个电阻连接带将L2/L3和L4/L5行连接到其右端。因此该电阻器在俯视图中成蛇形。L1和L6行最右端电阻带的右端是该蛇形的末端并且形成该电阻器的触点P1和P2。
作为非限定性标识，图7所示的电阻器由电阻部件形成，每一个呈现以下特征：
孔直径：1μm；
孔深度：50μm；
孔之间的间隔：2μm；
内埋槽的最大直径：3.5μm；
电阻带的最大宽度：2μm；以及
电阻部件相对放置如下：
相邻行的电阻部件的孔之间的间隔：4μm；
同一行依次两个电阻部件的两个相邻孔之间的间隔：4μm。
还应当注意对于一个给定电阻值，根据本发明所述的电阻器占用的表面区域小得多，比在硅片表面形成的常规电阻器占用的表面区域小5到10倍。
当然，本发明可能有各种替换、修改以及改进将易于被本领域技术人员想起。尤其是，本领域技术人员可以设计由不同排布的基本电阻部件所形成的各种形式的电阻器。
进一步地，本领域技术人员可以根据本发明来设计其他形成电阻部件的方法。先前形成的绝缘的管道可以用如多晶硅这样的电阻材料填充。

Claims (9)

1.一种电阻部件，包括两个垂直电阻部分(R1a，R1b)，放置在基材(1)上部形成的两个孔(2a，2b)中，以及一个水平电阻部分(R1c)，放置在将该两孔底部连接起来的内埋槽中，通过连续的绝缘的电阻层(21)覆盖该孔和该槽组成的壁而形成垂直和水平电阻部分。
2.一种电阻器，包括若干根据权利要求1所述的电阻部件(R1，R2)，其由所述电阻层的一部分形成，并由放置在基材上的电阻带将上述电阻部件互联。
3.权利要求1的电阻部件，其中基材(1)是硅片，所述电阻层(21)通过绝缘层(20)与该基材分隔开。
4.权利要求1的电阻部件，其中该孔和该槽由填充材料(30)填充。
5.权利要求4的电阻部件，其中电阻层(21)和填充材料(30)被绝缘层(22)分隔开。
6.权利要求1的电阻部件，其中电阻层(21)由多晶硅或由金属形成。
7.一种在基材(1)中形成电阻部件的方法，包括以下步骤：
通过各向异性蚀刻在基材上部形成两个孔(2a，2b)；
通过在孔底部各向同性蚀刻形成将两孔底部连接起来的槽(5)；并且
靠着该孔和该槽的壁完成连续的电阻层(21)的敷形沉积。
8.权利要求7的方法，包括，在该电阻层(21)敷形沉积之前，第一绝缘层(20)的敷形沉积步骤，并且还包括覆盖所述电阻层的第二绝缘层(22)的敷形沉积步骤，以及用填充材料(30)填充该孔和该槽的步骤。
9.权利要求7的方法，其中，一旦靠着该孔和该槽的壁形成了电阻层(21)，就在基材表面形成电阻层，并且还包括在该基材表面蚀刻电阻层以形成电阻带(A21，B21)的步骤。
CN200680046209.5A 2005-12-06 2006-12-05 集成电路中的电阻器 Expired - Fee Related CN101326639B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0553742 2005-12-06
FR0553742 2005-12-06
PCT/FR2006/051280 WO2007066037A1 (fr) 2005-12-06 2006-12-05 Resistance dans un circuit integre

Publications (2)

Publication Number Publication Date
CN101326639A CN101326639A (zh) 2008-12-17
CN101326639B true CN101326639B (zh) 2014-01-22

Family

ID=36702868

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200680046209.5A Expired - Fee Related CN101326639B (zh) 2005-12-06 2006-12-05 集成电路中的电阻器

Country Status (4)

Country Link
US (2) US7902605B2 (zh)
EP (1) EP1958258A1 (zh)
CN (1) CN101326639B (zh)
WO (1) WO2007066037A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007066037A1 (fr) * 2005-12-06 2007-06-14 Stmicroelectronics Sa Resistance dans un circuit integre
JP2014045128A (ja) * 2012-08-28 2014-03-13 Toshiba Corp 半導体記憶装置及びその製造方法
US8754741B2 (en) * 2012-10-18 2014-06-17 Texas Instruments Incorporated High-resistance thin-film resistor and method of forming the resistor
US9064786B2 (en) 2013-03-14 2015-06-23 International Business Machines Corporation Dual three-dimensional (3D) resistor and methods of forming
JP7157027B2 (ja) * 2019-09-12 2022-10-19 株式会社東芝 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0391123A2 (en) * 1989-04-04 1990-10-10 Texas Instruments Incorporated Extended length trench resistor and capacitor
US6833079B1 (en) * 2000-02-17 2004-12-21 Applied Materials Inc. Method of etching a shaped cavity

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58135662A (ja) 1982-02-08 1983-08-12 Seiko Epson Corp 集積回路装置
US5049521A (en) * 1989-11-30 1991-09-17 Silicon General, Inc. Method for forming dielectrically isolated semiconductor devices with contact to the wafer substrate
JPH04328861A (ja) * 1991-04-26 1992-11-17 Texas Instr Japan Ltd 半導体集積回路装置及びその製造方法
US6332359B1 (en) * 1997-04-24 2001-12-25 Fuji Electric Co., Ltd. Semiconductor sensor chip and method for producing the chip, and semiconductor sensor and package for assembling the sensor
CN1118103C (zh) * 1998-10-21 2003-08-13 李韫言 微细加工热辐射红外传感器
GB0103715D0 (en) * 2001-02-15 2001-04-04 Koninkl Philips Electronics Nv Semicondutor devices and their peripheral termination
DE10234735A1 (de) * 2002-07-30 2004-02-12 Infineon Technologies Ag Verfahren zum vertikalen Strukturieren von Substraten in der Halbleiterprozesstechnik mittels inkonformer Abscheidung
DE10241450A1 (de) * 2002-09-06 2004-03-18 Robert Bosch Gmbh Verfahren zur Herstellung eines Bauteils mit einem Sensorelement, insbesondere eines Verformungssensors
JP2007505543A (ja) * 2003-09-10 2007-03-08 コニンクリユケ フィリップス エレクトロニクス エヌ．ブイ． 電気機械的トランスデューサおよび電気装置
US7084483B2 (en) * 2004-05-25 2006-08-01 International Business Machines Corporation Trench type buried on-chip precision programmable resistor
US7718967B2 (en) * 2005-01-26 2010-05-18 Analog Devices, Inc. Die temperature sensors
WO2007066037A1 (fr) * 2005-12-06 2007-06-14 Stmicroelectronics Sa Resistance dans un circuit integre
US7606056B2 (en) * 2005-12-22 2009-10-20 Stmicroelectronics S.R.L. Process for manufacturing a phase change memory array in Cu-damascene technology and phase change memory array thereby manufactured
US7615444B2 (en) * 2006-06-29 2009-11-10 Qimonda Ag Method for forming a capacitor structure
US7488682B2 (en) * 2006-10-03 2009-02-10 International Business Machines Corporation High-density 3-dimensional resistors
US7878056B2 (en) * 2007-12-19 2011-02-01 Siargo Ltd. Micromachined thermal mass flow sensor with self-cleaning capability and methods of making the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0391123A2 (en) * 1989-04-04 1990-10-10 Texas Instruments Incorporated Extended length trench resistor and capacitor
US6833079B1 (en) * 2000-02-17 2004-12-21 Applied Materials Inc. Method of etching a shaped cavity

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP昭58-135662A 1983.08.12

Also Published As

Publication number Publication date
CN101326639A (zh) 2008-12-17
US20090127658A1 (en) 2009-05-21
US7902605B2 (en) 2011-03-08
US8232169B2 (en) 2012-07-31
EP1958258A1 (fr) 2008-08-20
WO2007066037A1 (fr) 2007-06-14
US20110115053A1 (en) 2011-05-19

Similar Documents

Publication Publication Date Title
KR102688159B1 (ko) 반도체 장치
CN109155316B (zh) 3d存储器中的堆叠连接件及其制造方法
EP3271944B1 (en) Honeycomb cell structure three-dimensional non-volatile memory device
JP4545679B2 (ja) コンタクトホールを有する半導体装置の製造方法
CN109326602A (zh) 三维半导体存储器件及其制造方法
US7056822B1 (en) Method of fabricating an interconnect structure employing air gaps between metal lines and between metal layers
US9343475B2 (en) Vertical memory devices and methods of manufacturing the same
CN109817628A (zh) 三维半导体存储器件和制造其的方法
US4396460A (en) Method of forming groove isolation in a semiconductor device
US10741574B2 (en) Semiconductor devices
US20170148677A1 (en) Semiconductor memory device and method of fabricating the same
CN110391248A (zh) 垂直存储器装置及其制造方法
CN107919358A (zh) 半导体器件及其制造方法
KR20190006142A (ko) 3차원 반도체 장치 및 그 제조 방법
KR20180126210A (ko) 수직형 반도체 소자
CN109994474A (zh) 半导体器件
CN109671713A (zh) 半导体器件
CN101326639B (zh) 集成电路中的电阻器
US20150357341A1 (en) Multi-layer memory array and manufacturing method of the same
JP2014045128A (ja) 半導体記憶装置及びその製造方法
CN109841686B (zh) 竖直型半导体装置及其制造方法
CN111244098B (zh) 三维存储器及其制备方法
CN111696914B (zh) 互连线结构的制备方法
JP2008205032A (ja) 半導体装置
TWI681550B (zh) 立體記憶體元件及其製作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140122