CN101276638B - 具有铁电器件的半导体存储器器件及其更新方法 - Google Patents

Abstract

本发明公开了一种具有铁电器件的半导体存储器器件及其更新方法。该器件包括形成在衬底中的沟道区、漏区和源区、形成在沟道区上方的铁电层、和形成在铁电层上方的字线。根据铁电层的极性状态将不同的沟道电阻引入沟道区，在读取电压施加于字线和读出偏压施加于漏区和源区之一时，通过根据铁电层的极性状态区分的单元读出电流值执行数据读取操作，以及通过根据施加于字线、漏区和源区的电压改变的铁电层的极性来执行数据写入操作。

Description

具有铁电器件的半导体存储器器件及其更新方法

技术领域

与本发明一致的实施例总体涉及具有铁电器件的半导体存储器器件及其更新方法，并且更准确地说，涉及将一个具有非易失性特性的晶体管-场效应晶体管(1T-FET)型铁电存储器单元应用于动态随机存取存储器(DRAM)的技术。

背景技术

通常，为了在DRAM中像易失性存储器一样存储数据，应该连续地提供电源。当瞬间关断电源时，可能破坏RAM的数据，因为DRAM的存储器单元基于用于存储电荷电源的小荷电电子而设计。如果这些荷电电子没有连续地再充电，那以前的充电的功率可以被破坏。

更新操作指得是存储器芯片单元的再充电工艺。在每一更新循环中，可以对一排存储器单元充电。虽然通过系统的存储控制执行更新操作，但设计几个芯片来执行自更新操作。

例如，DRAM具有自更新控制电路以便在没有中央处理单元(CPU)或者外部更新电路的情况下执行自更新操作。用于降低功耗的自更新方法已经用于便携式计算机。

传统的DRAM经常执行更新操作，因为DRAM是易失性的并且具有短的更新循环。结果，频繁的更新操作增加了功耗并且降低了性能。

通常，铁电随机存取存储器(FeRAM)作为下一代存储器件已经引起相当多的关注，因为它具有如DRAM那样快的数据处理速度并且即使在关断电源之后仍能存储数据。

具有类似于DRAM的结构的FeRAM可以包括由铁电物质制成的电容器，以便它利用铁电物质的高剩余极化特性，其中，即使在除去电场之后数据仍不会被删除。

传统的FeRAM的一-晶体管1-电容器(1T1C)型单元包括配置以根据字线的状态执行开关操作和将位线连接至非易失性铁电电容器的开关元件、和连接在栅线和开关元件的一端之间的非易失性铁电电容器。开关元件是通过栅控信号控制其开关操作的NMOS晶体管。

发明内容

按照本发明，提供具有铁电器件的半导体存储器器件，该存储器器件包括，1-TFET型存储器单元、垂直于多条字线排列的多条偶数位线、和垂直于多条字线并且与多条偶数位线交替排列的多条奇数位线，其中存储器单元连接在多条偶数位线和多条奇数位线的一对相邻的偶/奇数位线之间，并且配置以通过根据字线和该成对的偶/奇数位线的电压而改变的铁电层的极性读取存储器单元的数据流并且通过根据施加于字线和该成对的偶/奇数位线的多个写电压改变铁电层的极性来存储2n-位数据(n是自然数)。

按照本发明，提供具有铁电器件的半导体存储器器件的更新方法，该存储器器件包括按行方向排列的多条字线、垂直于多条字线排列的多条位线、和一-晶体管(1-T)场效应晶体管(FET)型存储器单元，该存储器单元包括形成在衬底中的沟道区、漏区和源区、形成在沟道区上方的铁电层、和形成在铁电层上方的字线，其中铁电层的极性状态根据施加于字线和连接到存储器单元的一对位线的电压变化，该方法包括将不同的沟道电阻引到1T-FET型存储器单元的沟道区以读/写数据，和以特定的更新循环更新存储器单元的数据，以改善存储在存储器单元中的数据的保持特性。

按照本发明，提供具有铁电器件的半导体存储器器件，该存储器器件包括一-晶体管(1-T)场效应晶体管(FET)型存储器单元，该存储器单元包括形成在衬底中的沟道区、漏区和源区、形成在沟道区上方的铁电层、和形成在铁电层上方的字线，其中根据铁电层的极性状态将不同的沟道电阻引到沟道区；在行方向排列的多条字线；垂直于多条字线排列的多条位线；和配置以以特定的更新循环执行更新操作的更新控制单元，以改善存储在存储器单元中的数据的保持特性，其中存储器单元连接在多条位线的一对相邻的位线之间并配置以通过根据施加于字线和成对的位线的电压改变铁电层极性来读/写数据。

按照本发明，提供具有铁电器件的半导体存储器器件，该半导体存储器器件包括一-晶体管(1-T)场效应晶体管(FET)型存储器单元，该存储器单元包括形成衬底中的沟道区、漏区和源区；形成在沟道区上方的铁电层；和形成在铁电层上方的字线，其中根据铁电层的极性状态将不同的沟道电阻引入沟道区，以及其中该铁电器件包括：在行方向上排列的多条字线、和垂直于多条字线排列的多条位线、和其中存储器单元连接在多条位线的一对相邻的位线之间并配置以通过根据施加于字线和成对的位线的电压改变铁电层的极性来读/写数据。

按照本发明，提供具有铁电器件的半导体存储器器件，该存储器器件包括：形成在衬底中的沟道区、漏区和源区、形成在沟道区上方的铁电层、和形成在铁电层上方的字线，其中通过根据铁电层的极性状态区别的单元读出电流值执行数据读取操作，而且根据铁电层的极性状态将不同的沟道电阻引到沟道区，读电压施加于字线并且读出偏压施加于漏区和源区之一，以及通过向字线、漏区和源区施加电压以改变铁电层的极性来执行数据写入操作。

附图说明

图1是示出半导体存储器器件的截面图。

图2a和2b是示出半导体存储器器件的读取模式的位线电流的曲线图。

图3是示出半导体存储器器件的写入周期操作的时序图。

图4是示出半导体存储器器件的更新循环操作的时序图。

图5是示出按照本发明的半导体存储器器件的截面图。

图6是示出根据本发明的半导体存储器器件的数据保持特性的曲线图。

图7是示出按照本发明的半导体存储器器件的单元阵列的平面图。

图8是示出按照本发明的半导体存储器器件的单元阵列结构和读取操作的图。

图9是示出按照本发明的半导体存储器器件的单元阵列结构和数据‘0’写入操作的图。

图10是示出按照本发明的半导体存储器器件的单元阵列结构和数据‘1’写入操作的图。

图11是示出根据本发明的半导体存储器器件的读取操作的时序图。

图12是示出根据本发明的半导体存储器器件的写入操作的时序图。

图13是示出按照本发明的半导体存储器器件的单元阵列的图。

图14是示出按照本发明的半导体存储器器件的单元阵列结构、写入驱动单元、读出放大器、和寄存器的图。

图15是示出根据本发明的半导体存储器器件的行译码器的电路图。

图16是示出根据本发明的图15的行译码器的操作的波形图。

图17是示出按照本发明的图14的写入驱动单元和读出放大器的电路图。

图18是示出按照本发明的图17的写入驱动单元和读出放大器的波形图。

图19是示出按照本发明的半导体存储器器件的图。

图20是示出按照本发明的半导体存储器器件的数据′00′写入操作的图。

图21是示出按照本发明的半导体存储器器件的数据′01′写入操作的图。

图22是示出按照本发明的半导体存储器器件的数据′01′写入操作的图。

图23是示出按照本发明的半导体存储器器件的数据′11′写入操作的图。

图24是按照本发明半导体存储器器件的左位数据的读取操作的图。

图25是按照本发明半导体存储器器件的右位数据的读取操作的图。

图26是示出按照本发明半导体存储器器件的写入周期的时序图。

图27是示出按照本发明半导体存储器器件的更新循环的时序图。

图28是示出按照本发明半导体存储器器件的单元阵列的平面图。

图29是示出按照本发明半导体存储器器件的单元阵列结构和R-位数据读取操作的图。

图30是示出按照本发明半导体存储器器件的左位数据读取操作的图。

图31是示出按照本发明半导体存储器器件的数据′0000...′写入操作的图。

图32是示出按照本发明的半导体存储器器件的数据′0101...′写入操作的图。

图33是示出按照本发明半导体存储器器件的数据′1010...′写入操作的图。

图34是示出按照本发明的半导体存储器器件的数据′1111...′写入操作的图。

图35是示出根据本发明的半导体存储器器件的读取操作的时序图。

图36是示出根据本发明的半导体存储器器件的写入操作的时序图。

图37是示出按照本发明的半导体存储器器件的单元阵列的图。

图38是示出按照本发明的半导体存储器器件的图。

图39是示出按照本发明半导体存储器器件的n-位存储器单元的写入电平的图。

图40是示出按照本发明半导体存储器器件的n-位存储器单元的读出电流水平的图。

图41是示出按照本发明的半导体存储器器件的低数据写入操作的图。

图42是示出按照本发明的半导体存储器器件的2n-位写入操作的图。

图43是示出按照本发明的半导体存储器器件的写入周期操作的时序图。

图44是示出按照本发明的半导体存储器器件的单元阵列的平面图。

图45是示出按照本发明半导体存储器器件的单元阵列结构和右n位数据读取操作的图。

图46是示出按照本发明半导体存储器器件的单元阵列结构和左n位数据读取操作的图。

图47是示出按照本发明半导体存储器器件的低数据写入操作的图。

图48是示出按照本发明半导体存储器器件的2n-位数据写入操作的图。

图49是示出按照本发明半导体存储器器件的电流读出放大器阵列和参考单元的图。

图50是示出按照本发明图49的读出放大器的电路图。

图51是示出按照本发明半导体存储器器件的读取操作的时序图。

图52是示出按照本发明半导体存储器器件的写入操作的时序图。

图53是示出按照本发明半导体存储器器件的单元阵列的图。

具体实施方式

图1是示出半导体存储器器件的截面图。

一-晶体管(1-T)场效应晶体管(FET)型铁电存储器单元包括形成在P-型区衬底1中的p-型沟道区、N型漏区2和N型源区3。铁电层4形成在沟道区上方，字线5形成在铁电层4上方。

为了工艺的稳定，缓冲绝缘层6可以形成在沟道区和铁电层4之间。也就是说，形成缓冲绝缘层6以消除在沟道区和铁电层4之间的工艺和材料差异。

半导体存储器器件响应根据铁电层4的极化态来区分的存储器单元的沟道电阻读取和写入数据。

当铁电层4的极性引起正电荷进入沟道时，存储器单元可以变成截止的高电阻沟道状态。另一方面，当铁电层4的极性引起负电荷进入沟道时，存储器单元可以变成导通的低电阻状态。铁电存储器单元可以选择铁电层4的极性从而在该单元写数据，使得存储器单元成为非易失性。

图2a和2b是示出按照本发明的半导体存储器器件的读取模式的位线电流的曲线图。

如图2a所示，当P-型沟道区导通/截止时电压值设定为字线读取电压Vrd。采用字线读取电压Vrd，当沟道区导通时，最大量的位线BL电流流动，以及当沟道区截至时，最小量位线BL电流流动。

如图2b所示，当改变位线BL的电压而且施加相同的字线读取电压Vrd时，存储器单元根据存储在存储器单元中的单元数据的值具有不同的位线BL电流值。也就是说，当数据″0″存储在存储器单元时，大量位线BL电流随着位线BL电压的增加而流动。当数据″1″存储在存储器单元时，位线BL电流没有改变并且尽管位线BL电压增加仍可以少量流动。

图3是示出根据本发明的一个实施例的半导体存储器器件的写入周期操作的时序图。

在周期t0中，在所选择的行地址的全部单元中单元数据被读取并且被放大，并且存储在寄存器中。在周期t1中，因为数据″0″写入全部的存储器单元中，因此不清楚哪个数据存储在现有的存储器单元中。结果，为了知道哪个数据存储在现有的存储器单元中，在数据″0″写入存储器单元之前，数据″0″存储在寄存器中。

在周期t1中，数据″0″可以写入在所选择的行地址的全部单元中。在周期t2中，存储在寄存器中的数据可以重新写入并再存储于存储器单元中，并且新的外部数据可以写入单元中。在周期t2中，因为数据″0″之前在周期t1写入所以数据″0″被存储，或者在单元中写入新的数据″1″。

图4是示出按照本发明半导体存储器器件的更新循环操作的时序图。

在周期t0中，在所选择的行地址的全部单元中可以读取并放大单元数据，并存储在寄存器中。在周期t1中，执行更新″0″操作以将数据″0″再存储于选择的行地址的对应单元中。在周期t2中，执行更新″1″操作以将数据″1″再存储于选择的行地址的对应单元中。

图5是示出按照本发明的半导体存储器器件的图。

半导体存储器器件包括焊垫阵列100、更新控制单元110、行地址寄存器120、行时序逻辑130、行译码器140、单元阵列150、读/写控制单元160、列译码器170、列地址寄存器180、列时序逻辑190、更新状态信息寄存器200、读出放大器、寄存器、写入驱动器210、输入/输出逻辑220、I/O寄存器230、I/O缓冲器240和I/O管脚250。

更新控制单元110包括更新控制器111和更新计数器112。单元阵列150可以包括多个图1的1T-FET型单元。

焊垫阵列100包括多个焊垫PAD，每一焊垫配置成接收行地址和列地址以便随着时间变化输出地址。更新控制器111输出更新信号REF和用于响应ras信号/RAS、cas信号/CAS、读/写指令R，/W和更新控制信号来控制更新操作的更新使能信号REF_EN。

更新计数器112响应从更新控制器111施加的更新信号REF和从更新状态信息寄存器200施加的更新控制信号计数更新循环以输出计数地址CA。更新控制器111和更新计数器112将更新操作信息和更新计数信息输出至更新状态信息寄存器200中。

行地址寄存器120接收来自于焊垫阵列单元100的行地址并临时存储地址。行地址寄存器120响应行时序逻辑130的输出信号和从读/写控制单元160施加的读/写控制信号RWCON将行地址RADD输出到行译码器140。

行时序逻辑130响应ras信号/RAS来控制行地址寄存器120的存储操作和地址输出时序。行译码器140解码从行地址寄存器120施加的行地址RADD以将地址输出到单元阵列150。

读/写控制单元160响应ras信号/RAS、cas信号/CAS和读/写指令R，/W将用于控制读/写操作的读/写控制信号RWCON输出到行地址寄存器120以便控制列译码器170和读出放大器、寄存器和写入驱动器210。

列译码器170根据读/写控制单元160的控制，解码从列地址寄存器180施加的列地址以将该地址输出到输入/输出逻辑220。列地址寄存器180临时存储从焊垫阵列100接收的列地址以便根据列时序逻辑190的控制将该地址输出至列译码器170。

列时序逻辑190响应cas信号/CAS控制列地址寄存器180的存储操作和地址输出时序。当激活更新信号REF时，寄存器210根据列时序逻辑190的控制将更新数据输出至存储器单元。

更新信息寄存器200是配置成存储与更新操作相关的参数的非易失性的寄存器。更新信息寄存器200存储更新计数信息、系统或者内部存储器的停机定时信息及其他参数信息。

在更新操作中，更新状态信息寄存器200基于参数信息输出更新控制信息。在停机时序，更新控制单元111和更新计数器112的信息传送至更新状态信息寄存器200，并存储与从I/O缓冲器240接收的外部指令相关的信息。通过I/O缓冲器240和I/O管脚250存储在更新状态信息寄存器200中的信息输出至系统控制器300。

读出放大器S/A读取并放大单元数据以区分数据″1″与数据″0″。当数据写入存储器单元时，写入驱动器W/D响应写入数据产生驱动电压以将驱动电压提供至位线。寄存器REG临时存储在读出放大器S/A中读出的数据，并在写入操作中将数据重新存储在存储器单元中。

输入/输出逻辑220根据来自列译码器170的输出信号和读/写指令R，/W读取存储在单元阵列150中的数据，和将数据存储在单元阵列150中。输入/输出逻辑220包括列选择信号C/S，并响应输出使能信号/OE将存储在单元阵列150中的数据输出至数据I/O寄存器230。

I/O缓冲器240缓冲存储在I/O寄存器230中的读取数据以将缓冲数据输出至I/O管脚250。I/O缓冲器240缓冲通过I/O管脚250接收的写入数据以将缓冲数据输出至I/O寄存器230。I/O缓冲240通过I/O管脚250将存储在更新状态信息寄存器200中的信息输出至系统控制器300。

I/O管脚250将从I/O缓冲器240接收的数据通过数据总线输出至系统控制器300，或者将来自系统控制器300的数据通过数据总线输出至I/O缓冲器240。

如下述解释半导体存储器器件的读/写操作。

焊垫阵列100通过多个焊垫PAD接收行地址和列地址，并将地址输出至行地址寄存器120和列地址寄存器180。

行地址寄存器120和列地址寄存器180根据行时序逻辑130和列时序逻辑190的控制通过时分多路复用(timing multiplexing)方法输出具有给定时差的行地址和列地址。

行地址寄存器120可以临时地与ras信号/RAS同步存储行地址，并可以将行地址RADD输出至行译码器140。当输出行地址时，列地址寄存器180临时存储列地址。

行地址寄存器120在正常操作中选择从焊垫阵列100接收的行地址以将地址输出至行译码器140。当在更新模式下激活更新使能信号REF_EN时，行地址寄存器120选择从更新计数器112接收的计数地址CA以将地址输出至行译码器140。

列地址寄存器180临时地存储与cas信号/CAS同步的列地址，并将列地址输出至列译码器170。当输出列地址时，行地址寄存器120临时存储行地址。

在读取模式下，当激活输出使能信号/OE而且激活读取指令R时，存储在单元阵列150中的数据根据输入/输出逻辑220输出到I/O寄存器230。另一方面，在写入模式下，当未激活输出使能信号/OE而且激活写入指令/W时，根据输入/输出逻辑220将数据存储在单元阵列150中。

在下文中，如下述说明半导体存储器器件的更新方法。

当施加更新操作指令时，更新控制器111将执行更新操作的更新信号REF输出至更新计数器112，并响应ras信号/RAs、cas信号/CAS、读/写指令R，/W和更新控制信号将更新使能信号REF_EN输出至行地址寄存器120。

更新计数器112响应从更新控制器111施加的更新信号REF和更新控制信号计数更新循环以将计数地址CA输出至行地址寄存器120。

从更新计数器112输出的计数地址CA存储在行地址寄存器120中。列时序逻辑190响应cas信号/CAS将存储在列地址寄存器180中的数据输出至列译码器170。当激活读出放大器S/A时，通过输入/输出逻辑220将存储在寄存器REG中的更新数据写入单元阵列150。

更新信号REF可以是利用ras信号/RAS和cas信号/CAS的控制信号。也就是说，当更新信号REF是使用ras信号/RAS和cas信号/CAS的控制信号时，用先/CAS后/RAS方法(/CBR)执行更新操作。

在用于执行读取和写入操作的正常模式下，比cas信号/CAS更快地激活ras信号/RAS，以便根据行时序逻辑130和列时序逻辑190执行正常操作。当先激活ras信号/RAs时，激活外部行地址以便激活读出放大器S/A。当激活cas信号/CAS时，激活外部列地址。

在更新模式下，更新控制单元111读出比ras信号/RAS先传输的cas信号/CAS以激活更新信号REF。也就是说，当更新控制单元111读出比ras信号/RAS先传输的cas信号/CAS时，更新控制单元111判定更新模式以激活更新使能信号REF_EN。

在当激活更新使能信号REF_EN时，行地址寄存器120响应根据更新计数器112产生的计数地址CA执行更新操作，而且截止正常模式的路线。行地址寄存器120可以读出cas信号/CAS和ras信号/RAS的同步传输以激活更新信号REF。

尽管以本发明的实施例举例示出使用/CBR方法的更新方法，但也可以通过具有自更新、自动更新或者计时的多种方法执行更新操作。

在更新模式下，可根据作为更新计数器112的输出信号的计数地址CA选择单元阵列150的字线WL。结果，读出并放大在单元阵列150中具有1T-FET结构的对应单元的数据，并将该数据存储在读出放大器寄存器REG。新的数据写入单元阵列150，或者存储在寄存器REG中的数据重新存储在单元阵列150中。

在下文中，如下述解释根据电源的导通/关断的半导体存储器器件的更新方法。

当电源被导通而且作为易失性存储器的DRAM的系统电源被关断时，上载存储器的数据以便开始新的更新操作。也就是说，当系统电源导通时，要求上载存储器的数据。

然而，在根据本发明的实施例的非易失性的铁电存储器器件中，当电源导通并且关断系统电源时，更新状态信息寄存器200能够判定是否超过更新时间。

当超过更新时间时，上载存储器的数据以便开始新的更新操作。另一方面，当没有超过更新时间时，更新时间有效以便在前的更新操作继续。

更新状态信息寄存器200存储在非易失性寄存器中与更新操作相关的参数。更新状态信息寄存器200存储更新计数信息、系统或者内部存储器的停机时序信息及其他非易失性参数信息。在更新状态信息寄存器200中，附加的电源读出单元(未显示)读出系统或者内部存储器的导通/截止状态。

当关断电源时，读取存储在更新状态信息寄存器200中的数据以计算更新流逝时间。更新流逝时间可以存储在模式寄存器组MRS中或者在系统级别控制。

响应更新控制信号计算的更新流逝时间传输至更新控制单元111并控制更新操作。结果，在该实施例中，即使电源导通时也无需上载与更新有关的信息。

更新方法包括分布更新方法和脉冲更新方法。

在分布更新方法中，以相同的时间分布执行更新操作，以便响应在更新计数器112中计数的计数地址CA，可在更新时间内更新全部单元。

也就是说，当更新8k行时，通过(总更新时间)/8k表示每一分布更新操作周期。结果，只有当数据写入所有字线WL时单元才可以被初始化。

在脉冲更新方法中，在阵发更新循环时间内连续地执行8k更新循环。每一脉冲指的是每一更新循环，以及在不激活脉冲的读/写操作周期中执行正常操作。

在非易失性铁电存储器器件的更新方法中，如下解释时钟控制操作。

更新状态信息寄存器200识别系统电源是否关断，并存储结果。当电源关断时，使用系统内的系统计时器，而且内部存储器计时器截止，以便控制更新操作。系统记时器用电池存储日期和时间，而且要求电源连续导通。

另一方面，当没有关断电源时，使用单独操作的内部存储器计时器以便控制内部更新操作。

根据电源的导通/关断状态通过输入/输出数据管脚250选择外部系统记时器或者内部存储器计时器之一。也就是说，包括内部存储器计时器的存储器器件的更新状态信息寄存器200通过I/O缓冲器240和I/O管脚250与数据总线交换数据。包括系统计时器的系统CPU通过数据总线与存储器器件交换数据。

当通过在存储器器件和系统控制器300之间的数据交换关断电源时，用其电源连续导通的外部系统计时器执行更新操作。当电源导通时，用内部存储器计时器执行更新操作。

结果，无论存储器芯片的电源的导通/关断的状态如何，都有效地保持更新循环和存储器数据。在更新循环之间，存储器芯片电源被关断以降低功耗，并且仅在更新循环提供芯片电源。

图6是示出根据按照本发明的实施例的半导体存储器器件的数据保持特性的曲线图。

随着时间流逝，传统的半导体存储器器件的单元数据退化而导致数据保持寿命的限制。结果，随着时间流逝，对应于单元数据″1″和″0″的位线BL电流减小。

然而，当电源关断时，当位线BL电流减小时在给定的时间以给定的周期执行更新操作，从而再存储退化的单元数据以改善数据保持特性。

当存储器单元的数据保持特性降低至超过预置目标值时，驱动更新电路从而以起始状态再存储单元数据。单元的退化极限目标时间成为更新时间以便在更新时间内操作全部的单元。

按照本发明的半导体存储器器件是具有非易失性特性的DRAM。电源的导通/关断时间增加并设置作为全部数据保持时间，使得不用频繁地执行更新操作，从而降低功耗并改善性能。

图7是示出根据按照本发明的实施例的半导体存储器器件的单元阵列的平面图。

单元阵列包括在行方向排列的多条字线WL。垂直于多条字线WL(列方向)排列多条位线BL。多个单元C可以设置在多条字线WL与多条位线BL交叉的区域中。

奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>与偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>在不同的层分别交替地排列。当一个单元C连接到两条位线BL时，防止位线BL的面积增加。

也就是说，偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>形成在奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>的上层或下层。奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>形成在偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>的上层或者下层。

单元C包括字线WL和在不同层排列的两条位线BL。例如，单元C包括字线WL<0>、通过位线接触BLC连接的偶数位线BL<2>和奇数位线BL<3>。

图8是示出根据按照本发明的实施例的半导体存储器器件的单元阵列结构和读取操作的图。

多条字线WL在行方向按照给定的间隔排列。多条位线BL垂直于多条字线WL排列，即，在列方向上。多个单元C位于多条字线WL与多条位线BL交叉的区域中。

具有1-T FET结构的单元C连接到字线WL<0>和形成在不同层中的位线BL<0>、BL<1>。尽管用按照本发明的实施例举例示出字线WL<0>和位线BL<0>、BL<1>，但可以将本发明应用于其余的字线WL<1>、WL<2>、...和其余的位线对BL<2>、BL<3>、...。

单元C具有连接在成对的位线BL<0>、BL<1>之间的漏极和源极、和连接到字线WL<0>的栅极。排列在不同层中的成对的位线BL<0>、BL<1>连接到读出放大器S/A、写入驱动器W/D和寄存器REG。

读出放大器S/A读出并放大单元数据以将数据″1″与数据″0″区分，以便读出放大器S/A连接到成对的位线BL<0>、BL<1>。为了产生参考电流，读出放大器S/A通过参考电压端子ref传输参考电压。

当数据写入存储器单元时，配置写入驱动器W/D以根据写入数据形成驱动电压以便将驱动电压提供至位线BL。写入驱动器W/D连接到成对的位线BL<0>、BL<1>。作为用于临时存储读出放大器S/A的数据的临时存储器元件的寄存器REG连接到成对的位线BL<0>、BL<1>。

在单元阵列的读取模式下，将读取电压施加于选择的字线WL<0>，将接地电压GND施加于未选择的字线WL<1>、WL<2>。

将用于读出单元C的读出电流的读出偏压Vsen施加于连接到单元C的成对的位线BL<0>、BL<1>的位线BL<0>。将接地电压施加于位线BL<1>。

单元读出电流Isen根据单元数据的存储状态流动。结果，在成对的位线BL<0>、BL<1>中流动的电流根据铁电层4的极性变得不同，以便读取存储在单元C中的单元数据。

也就是说，当读取电压Vrd施加于字线WL<0>，读出偏压Vsen施加于位线BL<0>，和接地电压施加于位线BL<1>时，读出放大器S/A读出在位线BL<0>中流动的单元读出电流Isen的值。

当存储器单元的沟道区截止时，读出单元读出电流Isen的值以便可以读取存储在存储器单元中的数据″1″。另一方面，当沟道区导通时，读出单元读出电流Isen的值以便可以读取存储在存储器单元中的数据″0″。

图9是示出根据按照本发明的实施例半导体存储器器件的单元阵列结构和数据″0″写入操作的图。

当写入数据″0″时，将改变铁电极性特性的超过阈值电压Vc的电源电压VDD施加于选择的字线WL<0>，和将接地电压GND施加于未选择的字线WL<1>、WL<2>。接地电压施加于连接到单元C的成对的位线BL<0>、BL<1>。

读取电压Vrd小于阈值电压Vc，以及电源电压VDD大于阈值电压Vc。读出偏压Vsen小于读取电压Vrd。

当存储器单元的沟道区导通时极化铁电材料。结果，数据′0′写入存储器单元。也就是说，当电源电压VDD施加于字线WL<0>且接地电压施加于成对的位线BL<0>、BL<1>时，根据铁电层4的极化导通沟道区以便数据″0″能够写入存储器单元。

图10是根据本发明的实施例的半导体存储器器件的单元阵列结构和数据′1′写入操作的图。

当写入数据″1″时，负读取电压-Vrd施加于所选择的字线WL<0>，并且接地电压GND施加于未选择的字线WL<1>、WL<2>。

读取电压Vrd施加于连接到单元C的成对的位线BL<0>、BL<1>。

正读取电压Vrd施加于单元C的漏极和源极，负读取电压-Vrd施加于单元C的栅极。结果，通过改变铁电层4的极化的高于阈值电压Vc的电压截止存储器单元的沟道区，以便数据′1′可以被写入存储器单元。

在负读取电压-Vrd施加于字线WL<0>且读取电压Vrd施加于成对的位线BL<0>、BL<1>时，根据铁电层4的极化截止沟道区以便数据′1′可以被写入存储器单元。低于阈值电压Vc的电压施加于对应于所选择行的数据′0′的单元以便保持数据′0′。

图11是示出根据本发明的实施例的半导体存储器器件的读取操作的时序图。

在周期t1，所选择的字线WL<0>从接地GND电平转变为读取电压Vrd电平，且位线BL从接地GND电平转变至读出偏压Vsen电平。读出放大器S/A读出并放大流过位线BL的单元读出电压Isen的值，并将该值存储在寄存器REG中。

图12是示出根据本发明实施例的半导体存储器器件的写入操作的时序图。

在周期t1，所选择的字线WL<0>从接地GND电平转变为读取电压Vrd电平，且位线BL从接地GND电平转变至读出偏压Vsen电平。在所选择行的全部单元中，读出放大器S/A读出并放大流过位线BL的单元读出电流Isen的值，并将该值存储在寄存器REG中。

在周期t2，所选择的字线WL<0>从读取电压Vrd电平转变为电源电压VDD电平，且位线BL从读出偏压Vsen电平转变至读取电压Vrd或者接地电压GND电平。结果，数据′0′可以被写入所选择行的全部单元。

在周期t3，所选择的字线WL<0>从电源电压VDD电平转变至负读取电压-Vrd电平，且位线BL维持在读取电压Vrd或者接地电压GND电平。存储在寄存器REG中的数据重新写入并再存储于存储器单元中或者可以写入新的外部施加数据。

因为在周期t1先写入数据′0′，所以保持数据″0″或者在周期t3写入数据′1′。

图13是示出根据本发明的实施例的半导体存储器器件的单元阵列的图。

单元阵列包括在行方向排列的多条字线WL。多条位线BL垂直于多条字线WL排列(在列方向上)。多个单元C每个配置在多条字线WL与多条位线BL交叉的区域。

用于写入操作的位线BL0(W)、BL1(W)、BL2(W)、BL3(W)与用于每个在不同层读取操作的位线BL0(R)、BL1(R)、BL2(R)、BL3(R)交替地配置。当一个单元C连接到两条位线BL时，防止位线BL的面积增加。

也就是说，位线BL0(R)、BL1(R)、BL2(R)、BL3(R)形成在位线BL0(W)、BL1(W)、BL2(W)、BL3(W)的上层或者下层。奇数列方向的位线BL0(W)、BL1(W)、BL2(W)、BL3(W)形成在偶数列方向的位线BL0(R)、BL1(R)、BL2(R)、BL3(R)的上层或者下层。

单元C包括字线WL和排列在不同层的两条位线BL。例如，单元C包括字线WL<0>和通过位线接触BLC连接的位线BL0(W)、BL0(R)。

图14是示出根据本发明的实施例的半导体存储器器件的单元阵列结构、写入驱动单元W/D、读出放大器S/A、和寄存器REG的图。

读出放大器S/A读出并放大单元数据以区分数据″1″与数据″0″以便读出放大器S/A连接到每条读取位线BL(R)。寄存器REG临时存储读出放大器S/A的数据，并连接到读取位线BL(R)。读出放大器S/A和寄存器REG连接到为数据总线的输入/输出线路IO，/IO。

当数据写入存储器单元时，配置写入驱动器W/D以根据写入数据形成驱动电压以便将驱动电压提供至写入位线BL(W)。写入驱动器W/D连接到写入位线BL(W)。

图15是示出根据本发明的实施例的半导体存储器器件的行译码器140的电路图。

行译码器140根据行地址的输入来控制提供到字线WL的电压电平。行译码器140包括行地址解码器单元400、电压馈送单元410和字线驱动单元430。

行地址解码器单元400包括配置以对行地址的输入执行NAND操作以便输出使能信号ENB的NAND栅极ND1。

电压馈送单元410包括为开关元件的多个NMOS晶体管N1～N3。连接在第一电压V1端子和字线驱动单元430之间的NMOS晶体管N1具有接收电压控制信号V1C的栅极。

连接在第二电压V2端子和字线驱动单元430之间的NMOS晶体管N2具有接收电压控制信号V2C的栅极。连接在第三电压V3端子和字线驱动单元430之间的NMOS晶体管N3具有接收电压控制信号V3C的栅极。

提供给字线WL的第一电压V1、第二电压V2和第三电压V3是读取电压Vrd、电源电压VDD和负读取电压-Vrd。

如图8所示，在读取模式中，作为第一电压V1的读取电压Vrd可以提供给所选择的字线WL<0>。如图9所示，当写入数据′0′时，作为第二电压V2的电源电压VDD可以提供给所选择的字线WL<0>。如图10所示，当写入数据′1′时，作为第三电压V3的负读取电压-Vrd可以提供给所选择的字线WL<0>。

字线驱动单元430包括连接在电压馈送单元410和字线WL之间的字线驱动元件、下拉元件和反相器IV1。字线WL连接到为字线驱动元件的NMOS晶体管N4和为下拉元件的NMOS晶体管N5。

NMOS晶体管N5具有接收从行地址解码器单元400输出的使能信号ENB的栅极。反相器IV1反转使能信号ENB以输出使能信号EN。NMOS晶体管N4具有接收使能信号EN的栅极。

图16是示出图15的行译码器140的操作的波形图。

在周期t0，当输入行地址时，将使能信号ENB激活至低电平。结果，NMOS晶体管N5保持截止，和NMOS晶体管N4导通。当激活电压控制信号V_1C时，NMOS晶体管N1导通以向字线WL提供第一电压V1。

在周期t1，使能信号ENB维持在低电平。结果，NMOS晶体管N5保持截止，且NMOS晶体管N4导通。当激活电压控制信号V2C时，NMOS晶体管N2导通以向字线WL提供第二电压V2。

在周期t2，使能信号ENB维持在低电平。结果，NMOS晶体管N5保持截止，且NMOS晶体管N4导通。当激活电压控制信号V3C时，NMOS晶体管N3导通以向字线WL提供第三电压V3。

在周期t2之后，当没有输入行地址时，将使能信号ENB激活在高电平。结果，NMOS晶体管N5导通以向字线WL提供接地电压。

图17是示出图14的写入驱动单元W/D和读出放大器S/A的电路图。

读出放大器S/A包括列选择器500、均衡单元510、寄存器单元520、上拉单元530、放大单元540、放大激活控制单元550、负载单元560、562、和偏压控制单元570、572。

列选择器500包括NMOS晶体管N6、N7。连接在输入/输出线路IO，/IO和输出端子OUT，/OUT之间的NMOS晶体管N6、N7具有接收列选择信号YS的公共栅极。

均衡单元510包括PMOS晶体管P1～P3。PMOS晶体管P1连接在电源电压VDD端子和输出端子OUT之间。PMOS晶体管P3连接在电源电压VDD端子和输出端子/OUT之间。PMOS晶体管P2连接在输出端子OUT，/OUT之间。PMOS晶体管P1～P3具有接收读出放大器均衡信号SEQ的公共栅极。

寄存器单元520包括具有一对反相锁存器结构的PMOS晶体管P4、P5和NMOS晶体管N8、N9。PMOS晶体管P4、P5与NMOS晶体管N8、N9交叉耦合。在该实施例中，用寄存器单元520举例示出寄存器REG。

上拉单元530包括PMOS晶体管P6。连接在读出放大器两个节点之间的PMOS晶体管P6具有接收读出放大器均衡信号SEQ的栅极。

放大单元540包括NMOS晶体管N10、N11。连接在NMOS晶体管N8、N12之间的NMOS晶体管N10具有接收单元电压Vcell的栅极。连接在NMOS晶体管N6、N9之间的NMOS晶体管N11具有接收参考电压Vref的栅极。

连接在放大单元540和接地电压端子之间的放大激活控制单元550具有接收读出放大器使能信号SEN的栅极。

负载单元560包括PMOS晶体管P7。连接在电源电压端子和位线BL(R)之间的PMOS晶体管P7具有接收负载电压Vload的栅极。

负载单元562包括PMOS晶体管P8。连接在电源电压端子和参考电压Vref端子之间的PMOS晶体管P8具有接收负载电压Vload的栅极。

偏压控制单元570包括NMOS晶体管N13。连接在单元电压Vcell端子和位线BL(R)之间的NMOS晶体管N13具有接收箝位电压VCLMP的栅极。

偏压控制单元572包括NMOS晶体管N14。连接在参考电压Vref端子和参考电流Iref端子之间的NMOS晶体管N14具有接收箝位电压VCLMP的栅极。

字线驱动单元W/D连接在输出端子OUT和写入控制单元580之间。写入控制单元580包括NMOS晶体管N15。连接在写入驱动单元W/D和位线BL(W)之间的NMOS晶体管N15具有接收写入控制信号WCS的栅极。

图18是示出图17的写入驱动单元和读出放大器S/A的波形图。

如果箝位电压VCLMP增加，NMOS晶体管N13导通以传输主单元的位线电流Icell。如果箝位电压VCLMP增加，NMOS晶体管N14导通以传输参考电流Iref。

负载单元560、562包括通过负载电压Vload控制的PMOS晶体管P7、P8。PMOS晶体管P7、P8的负载值将位线BL的电流Icell和参考电流Iref转换为单元电压Vcell和参考电压Vref。

通过读出放大器使能信号SEN控制放大激活控制单元550。根据放大激活控制单元550的状态激活放大单元540。放大单元540以NMOS晶体管N10、N11的增益来放大单元电压Vcell和参考电压Vref。

在预先充电周期期间根据上拉单元530的操作将读出放大器的两个节点预先充电至高电平，从而改善读出放大器S/A的第一放大特性。在放大单元540中放大的电压被传输并存储于寄存器单元520中。在激活读出放大器使能信号SEN时，寄存器单元520存储读出放大器的写入数据。

寄存器单元520响应列选择信号YS与输入/输出线IO，/IO交换数据。寄存器单元520放大放大单元540的增益以改善读出放大器S/A的偏移特性。在预先充电周期期间，均衡单元510将寄存器单元520的输出信号预先充电至高电平。

当激活列选择信号YS时，列选择器500的NMOS晶体管N6、N7导通以便有选择地将输入/输出线路IO，/IO连接至输出端子OUT，/OUT。在写入控制信号WCS激活时，写入驱动单元W/D将输入/输出线路IO，/IO的数据传输至位线BL(W)，或者将存储在寄存器单元520的数据传输至位线BL(W)。

图19是示出根据本发明的实施例的半导体存储器器件的图。

在一个实施例中，1-T FET型铁电存储器单元包括用于存储1位的左边位存储器单元10和用于存储1位的右边位存储器单元20，以便在单元中存储双位。在下文中，左边位称为′L-位′以及右边位称为′R位′。

L-位存储器单元10包括沟道区和设置在基于单元的沟道区的左部的铁电层4，以便存储数据′1′或者′0′。R-位存储器20包括沟道区和设置在基于单元的沟道区的右部的铁电层4，以便存储数据′1′或者′0′。

当读取存储在L-位存储器单元10的数据时，N型区2用作源区，以及N型区3用作漏区。当读取存储在R-位存储器单元20中的数据时，N型区3用作源区，以及N型区2用作漏区。N型区2、3之一可以是漏区或者源区。

在存储器单元的写入模式下，数据可以同时地写入到L-位存储器单元10和R-位存储器单元20中。在读取模式下，存储在L-位存储器单元10和R-位存储器单元20中的数据不能同时地读取。

L-位存储器单元10通过施加在栅区(沟道区)和用作源区的N型区2之间的电压将铁电层4的极性转换的区域设置为有效数据存储区域。R-位存储器单元20通过施加在栅区(沟道区)和用作源区的N型区3之间的电压将铁电层4的极性的区域设置为有效数据存储区域。

因为弱的沟道偏压施加于L-位存储器单元10和R-位存储器单元20之间的区域，所以想要的数据没有读取或者写入，而是不影响数据的读/写操作的无效数据被存储。根据施加于漏/源区的偏压可以改变对应于L-位存储器单元10和R-位存储器单元20的存储区的宽度。

图20是示出根据本发明的实施例的半导体存储器器件的数据′00′写入操作的图。

为了将数据′0′存储在L-位存储器单元10和R-位存储器单元20中，电源电压VDD施加于字线5。接地电压GND施加于N型漏/源区2、3。根据铁电层4的极性使负电荷进入沟道区以便写入数据′00′。

图21是示出根据本发明的实施例的半导体存储器器件的数据′01′写入操作的图。

为了将数据′0′存储在L-位存储器单元10和将数据′1′存储在R-位存储器单元20中，负读取电压-Vrd施加于字线5。接地电压GND施加于N型漏/源区2，且正读取电压Vrd施加于N型漏/源区3。

根据铁电层4的极性使负电荷进入L-位存储器单元10的沟道区，以便写入数据′0′。根据铁电层4的极性使正电荷进入R-位存储器单元20的沟道区，以便写入数据′1′。

图22是示出根据本发明的实施例的半导体存储器器件的数据′10′写入操作的图。

为了将数据′1′存储在L-位存储器单元10和将数据′0′存储在R-位存储器单元20中，负读取电压-Vrd施加于字线5。正读取电压Vrd施加于N型漏/源区2，接地电压GND施加于N型漏/源区3。

根据铁电层4的极性将正电荷引入L-位存储器单元10的沟道区，以便写入数据′1′。根据铁电层4的极性，将负电荷引入R-位存储器单元20的沟道区，以便写入数据′0′。

图23是示出根据本发明的实施例的半导体存储器器件的数据′11′写入操作的图。

为了将数据′1′存储在L-位存储器单元10和将数据′1′存储在R-位存储器单元20中，负读取电压-Vrd施加于字线5。正读取电压Vrd施加于N型漏/源区2、3。根据铁电层4的极性，将正电荷引入沟道区，以便写入数据′11′。

图24是示出根据本发明的实施例半导体存储器器件的L-位数据的读取操作的图。

为了读取存储在L-位存储器单元10中的数据，读取电压Vrd施加于字线5。接地电压GND施加于N型漏/源区2，以及读出偏压Vsen施加于N型漏/源区3。读出在沟道区流动的单元读出电流以读取存储在L-位存储器单元10中的数据。

图25是示出根据本发明的实施例的半导体存储器器件的R-位数据的读取操作的图。

为了读取存储在R-位存储器单元20中的数据，读取电压Vrd施加于字线5。读出偏压Vsen施加于N型漏/源区2，以及接地电压GND施加于N型漏/源区3。读出在沟道区流动的单元读出电流以读取存储在R-位存储器单元20中的数据。

图26是示出根据本发明的实施例的半导体存储器器件的写入周期的时序图。

在周期t0，在选择的行地址的全部单元中读取并放大R-位数据，并存储在寄存器中。在周期t1，在选择的行地址的全部单元中读取并放大L-位数据，并存储在寄存器中。

在周期t2，因为数据″0″被写入全部的存储器，所以不清楚哪个数据存储在现有的存储器单元中。结果，为了知道哪个数据存储在现有的存储器单元中，在数据″0″写入存储器单元中之前，将数据″0″存储在寄存器中。

在周期t2中，数据″0″被写入所选择的行地址的全部单元。在周期t3，在更新模式下存储在寄存器中的数据被重新写入并再存储于在存储器单元中，或者新的外部数据写入单元中。在周期t2，因为在周期t1早先写入数据″0″，所以保存数据″0″，或者写入数据″1″。

图27是示出根据本发明的实施例的半导体存储器器件的更新循环的时序图。

在周期t0，在选择的行地址的全部单元中读取并放大R-位数据，并存储在寄存器中。在周期t1，在选择的行地址的全部单元中读取并放大L-位数据，并存储在寄存器中。

在周期t2，执行更新″0″操作以将L-位或者R-位数据″0″再存储于选择的行地址的全部单元中。在周期t3，执行更新″1″操作以将L-位或者R-位数据″1″再存储于选择的行地址的全部单元中。

图28是示出根据本发明的实施例的半导体存储器器件的单元阵列的平面图。

单元阵列包括在行方向排列的多条字线WL。多条位线BL垂直于多条字线WL排列(在列方向上)。多个单元C分别设置在多条字线WL与多条位线BL交叉的区域。

配置奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>以存储R-位。配置偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>以存储L-位。奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>与偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>每个在不同的层交替地排列。当一个单元C连接到两条位线BL时，防止位线BL的面积增加。

也就是说，偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>形成在奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>的上层或下层。奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>形成在偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>的上层或者下层。

单元C包括字线WL和排列在不同层的两条位线BL。例如，单元C包括字线WL<0>、通过位线接触BLC连接的偶数位线L-BL<2>和奇数位线R-BL<3>。

图29是示出根据本发明的实施例的半导体存储器器件的单元阵列结构和R-位数据的读取操作的图。

多条字线WL在行方向按照给定的间隔排列。多条偶/奇数位线L-BL、R-BL垂直于多条字线WL排列，即，在列方向上。多个单元C分别位于多条字线WL与多条偶/奇数位线L-BL，R-BL交叉的区域。

具有1-T FET结构的单元C连接到字线WL<0>和形成在不同层的偶/奇数位线L-BL<0>、R-BL<1>。尽管在本发明的实施例中举例示出字线WL<0>和偶/奇数位线L-BL<0>、R-BL<1>，但本发明可以应用于其余字线WL<1>、WL<2>、...和其余位线成对的L-BL<2>、R-BL<3>、...。

单元C具有连接在成对的位线L-BL<0>、R-BL<1>之间的漏极和源极、和连接到字线WL<0>的栅极。排列在不同层的成对的位线L-BL<0>、R-BL<1>连接到读出放大器S/A、写入驱动器W/D和寄存器REG。也就是说，每条位线B一个一个地地连接至读出放大器S/A、写入驱动器W/D和寄存器REG。

读出放大器S/A读出并放大单元数据以将数据″1″与数据″0″区分，以便读出放大器S/A连接到成对的位线L-BL<0>、R-BL<1>。为了产生参考电流，读出放大器S/A通过参考电压端子ref传输参考电压。

当数据写入存储器单元时，配置写入驱动器W/D以根据写入数据形成驱动电压以便将驱动电压提供至位线BL。写入驱动器W/D连接到成对的位线L-BL<0>、R-BL<1>。作为用于存储读出放大器S/A的临时存储元件的寄存器REG连接到成对的位线L-BL<0>、R-BL<1>。

在单元阵列的R-位数据的读取模式下，将读取电压Vrd施加至选择字线WL<0>，并将接地电压GND施加至非选择字线WL<1>、WL<2>。将用于读出单元C的读出电流的读出偏压Vsen施加于连接到单元C的位线L-BL<0>。将接地电压GND施加于连接到单元C的位线R-BL<1>。

单元读出电流Isen根据单元数据的存储状态流动。结果，在成对的位线L-BL<0>、R-BL<1>中流动的电流根据铁电层4的极性变得不同以便读取存储在单元C中的单元数据。

也就是说，当读取电压Vrd施加于字线WL<0>，读出偏压Vsen施加于位线L-BL<0>，和接地电压施加于位线R-BL<1>时，读出放大器S/A读出在位线R-BL<1>中流动的单元读出电流Isen的值以读取R-位数据。

当存储器单元的沟道区截止时，读出单元读出电流Isen的值以便可以读取存储在R-位存储器单元20中的数据″1″。另一方面，当沟道区导通时，读出单元读出电流Isen的值以便能够读取存储在R-位存储器单元20中的数据″0″。

图30是示出根据本发明的实施例的半导体存储器器件的左位数据读取操作的图。

在L-位数据的读取模式下，将读取电压Vrd施加于选择的字线WL<0>，以及将接地电压GND施加于未选择的字线WL<1>、WL<2>。将接地电压GND施加于连接到单元C的位线L-BL<0>。用于读出单元C的读出电流的读出偏压Vsen施加于连接到单元C的位线R-BL<1>。

单元读出电流Isen根据单元数据的存储状态流动。结果，在成对的位线L-BL<0>、R-BL<1>中流动的电流根据铁电层4的极性变得不同以便读取存储在单元C中的单元数据。

也就是说，当读取电压Vrd施加于字线WL<0>，接地电压GND施加于位线L-BL<0>，和读出偏压Vsen施加于位线R-BL<1>时，读出放大器S/A读出在位线L-BL<0>中流动的单元读出电流Isen的值以读取L-位数据。

当存储器单元的沟道区截止时，读出单元读出电流Isen的值以便可以读取存储在L-位存储器10中的数据″1″。另一方面，当沟道区导通时，读出单元读出电流Isen的值以便可以读取存储在L-位存储器10中的数据″0″。

图31是示出根据本发明的实施例的半导体存储器器件的数据′0000...′写入操作的图。

当写入数据′0000′时，将改变铁电极性特性的超过阈值电压Vc的电源电压VDD施加至选择字线WL<0>，且将接地电压GND施加至未选择字线WL<1>、WL<2>。将接地电压施加至连接到单元C的全部成对位线L-BL、R-BL。

读取电压Vrd小于阈值电压Vc，并且电源电压VDD大于阈值电压Vc。读出偏压Vsen小于读取电压Vrd。

在存储器单元的沟道区导通时，使铁电材料极化。结果，数据′0000...′写入存储器单元。也就是说，在电源电压VDD施加于字线WL<0>并且接地电压施加于成对的位线L-BL、R-BL时，沟道区根据铁电层4的极化导通，以便数据′0000...′可以被写入存储器单元。

图32是示出根据本发明的实施例半导体存储器器件的数据′0101...′写入操作的图。

当写入数据′0101′时，负读取电压-Vrd施加于所选择的字线WL<0>，并且接地电压GND施加于未选择的字线WL<1>、WL<2>。接地电压施加于连接到单元C的位线L-BL。正读取电压Vrd施加于连接到单元的位线R-BL。

正读取电压Vrd施加于位线R-BL的N型漏/源区3，和超过使铁电层4的极性改变的阈值电压Vc的负读取电压-Vrd施加于栅极。结果，当存储器单元的沟道区截止时，铁电材料极化。

低于阈值电压Vc的电压施加于所选择行的位线L-BL以便数据′0′保存在L-位存储器单元10以及数据′1′写入R-位存储器单元20。负读取电压-Vrd施加于字线WL<0>，以及接地电压和正读取电压Vrd施加于成对的L-BL、R-BL。根据铁电层4的极化截止沟道区以便数据′0101...′可以写入存储器单元。

图33是示出根据本发明的实施例的半导体存储器器件的数据′1010...′写入操作的图。

当写入数据′1010′时，负读取电压-Vrd施加于所选择的字线WL<0>，并且接地电压GND施加于未选择的字线WL<1>、WL<2>。正读取电压Vrd施加于连接到单元C的位线L-BL，以及接地电压施加于连接到单元C的位线R-BL。

正读取电压Vrd施加于位线L-BL的N型漏/源区2，以及超过使铁电层4的极性改变的阈值电压Vc的负读取电压-Vrd施加于栅极。结果，当存储器单元的沟道区截止时，铁电材料极化。

低于阈值电压Vc的电压施加于所选择行的位线R-BL以便数据′0′保存在R-位存储器单元20和数据′1′写入L-位存储器单元10。负读取电压-Vrd施加于字线WL<0>，和正读取电压Vrd和接地电压施加于成对的L-BL、R-BL。根据铁电层4的极化截止沟道区以便数据′1010...′可以写入存储器单元。

图34是示出根据本发明的实施例半导体存储器器件的数据′1111...′写入操作的图。

当写入数据′1111′时，负读取电压-Vrd施加于所选择的字线WL<0>，并且接地电压GND施加于未选择的字线WL<1>、WL<2>。接地电压施加于连接到单元C的全部成对的位线L-BL、R-BL。

结果，当存储器单元的沟道区截止时，铁电材料极化。负读取电压-Vrd施加于字线WL<0>，以及正读取电压Vrd施加于成对的L-BL、R-BL。根据铁电层4的极化截止沟道区以便数据′1111...′可以写入存储器单元。

图35是示出根据本发明的实施例的半导体存储器器件的读取操作的时序图。

在周期t1，所选择的字线WL<0>从接地GND电平转变为读取电压Vrd电平，和位线L-BL从接地GND电平转变至读出偏压Vsen电平以读出R-位数据。读出放大器S/A读出并放大流过位线L-BL的单元读出电流Isen的值，读取位线R-BL的单元数据并将其存储在寄存器REG中。

在周期t2，所选择的字线WL<0>从接地GND电平转变为读取电压Vrd电平，和位线BL从接地GND电平转变至读出偏压Vsen电平以读出L-位数据。读出放大器S/A读出并放大流过位线R-BL的单元读出电流Isen的值，以及读取位线L-BL的单元数据并将其存储在寄存器REG中。

图36是示出根据本发明的实施例的半导体存储器器件的写入/更新操作的时序图。

在周期t1，所选择的字线WL<0>从接地GND电平转变为读取电压Vrd电平，和位线L-BL从接地GND电平转变至读出偏压Vsen电平。读出放大器S/A读出并放大流过位线L-BL的单元读出电流Isen的值，以及读取位线R-BL的单元数据并将其存储在寄存器REG中。

在周期t2，所选择的字线WL<0>从接地GND电平转变为读取电压Vrd电平，和位线R-BL从接地GND电平转变至读出偏压Vsen电平。读出放大器S/A读出并放大流过在选定行的全部单元中的位线L-BL的单元读出电流Isen的值，以及读取位线L-BL的单元数据并将其存储在寄存器REG中。

在周期t3，所选择的字线WL<0>从接地GND电平转变为电源电压VDD电平，以及成对的位线L-BL、R-BL从读出偏压Vsen电平转变至读取电压Vrd或者接地电压GND电平。结果，数据′0′能够写入所选择的行的全部单元。

在周期t4，所选择的字线WL<0>从电源电压VDD电平转变为负读取电压-Vrd电平，以及成对的位线L-BL、R-BL保持在读取电压Vrd或者接地电压GND电平。存储在寄存器REG中的数据重新写入并再存储于存储器单元中或者可以写入新的外部施加数据。

因为之前在周期t1或者t2写入数据′0′，所以在周期t3保持数据′0′或者写入数据′1′。

图37是示出根据本发明实施例的半导体存储器器件的单元阵列的图。

单元阵列包括在行方向排列的多条字线WL。多条位线BL垂直于多条字线WL排列(在列方向上)。多个单元C分别配置在多条字线WL与多条位线BL交叉的区域。

配置奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>以存储R-位。配置偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>以存储L-位。奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>与偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>分别在不同的层交替地排列。当一个单元C连接到两条位线BL时，防止位线BL的面积增加。

也就是说，偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>形成在奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>的上层或下层。位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>形成在位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>的上层或者下层。

单元C包括字线WL和排列在不同层的两条位线BL。例如，单元C包括字线WL<0>、通过位线接触BLC连接的偶数位线L-BL<2>和奇数位线R-BL<3>。

图38是示出根据本发明的实施例的半导体存储器器件的图。

一-晶体管(1-T)场效应晶体管(FET)型铁电存储器单元包括用于存储n-位的左n位存储器单元10和用于存储n位的右n位存储器单元20，以便将在单元中存储2n-位(n是自然数)。在下文中，左n-位称为′L-n位′，右n位称为′R-n位′。

L-n位存储器单元10包括沟道区和基于单元的沟道区设置在左部的铁电层4，以便存储n-位数据。R-n位存储器单元20包括沟道区和基于单元的沟道区设置在右部的铁电层4，以便存储n-位数据。

当读取存储在Ln-位存储器单元10的数据时，N型区2用作源区，且N型区3用作漏区。当读取存储在R-n位存储器单元20中的数据时，N型区3用作源区，且N型区2用作漏区。N型区2、3之一可以是漏区或者源区。在存储器单元的写入模式下，数据可以同时地写入L-n位存储器单元10和R-n位存储器单元20。在读取模式下，存储在L-n位存储器单元10和R-n位存储器单元20中的数据不能同时地读取。

L-n位存储器单元10通过施加在栅区(沟道区)和用作源区的N型区2之间的电压将铁电层4的极性转换的区域设置为有效数据存储区域。R-n位存储器单元20通过施加在栅区(沟道区)和用作源区的N型区3之间的电压将铁电层4的极性转换的区域设置为有效数据存储区域。

因为弱的沟道偏压施加于L-n位存储器单元10和R-n位存储器单元20之间的区域，意欲的数据没有读取或者写入，而是没有影响数据的读/写操作的无效数据被存储。根据施加于漏/源区的偏压可以改变对应于L-n位存储器单元10和R-n位存储器单元20的存储区的宽度。

图39是示出根据本发明的实施例的半导体存储器器件的n-位存储器单元的写入电平的图。

需要2n写入电压电平存储n-位数据。也就是说，写入电压VW0、VW1、...、VWm、VWn用来存储数据″00..00″、″00..01″、...、″11..00″、″11..11″。

图40是示出根据本发明的实施例的半导体存储器器件的n-位存储器单元的读出电流电平的图。

要求多个参考水平电流Iref(0)～Iref(m)读出n-位数据″00..00″、″00..01″、...、″11..00″、″11..11″。例如，当数据′3′存储在存储器单元时，根据存储在存储器单元中的单元数据的电平，8个不同的读出电压施加于位线(或者子位线)。

通过位线读出的电压在主位线中被分成2n个数据电平，例如″111″、″110″、...、″001″、″000″。2n个电平与2n-1个参考电平比较并放大。

图41是示出根据本发明的实施例的半导体存储器器件的低数据写入操作的图。

为了将数据′0′存储在L-n位存储器单元10和R-n位存储器单元20中，电源电压VDD施加于字线5。接地电压GND施加于N型漏/源区2、3。根据铁电层4的极性使负电荷进入沟道区以便写入数据′0′。

图42是示出根据本发明的实施例半导体存储器器件的2n-位写入操作的图。

为了将n-位数据存储在L-n位存储器单元10和R-n位存储器单元20中，负读取电压-Vrd施加于字线5。n个写入电压VW1、...、VWm、VWn之一施加于N型漏/源区2、3。

图43是示出根据本发明的实施例的半导体存储器器件的写入周期周期的时序图。

在周期t0，在选择的行地址的全部单元中读取并放大R-n位数据，并存储在寄存器中。在周期t1，在选择的行地址的全部单元中读取并放大L-n位数据，并存储在寄存器中。

在周期t2，因为数据″0″写入全部的存储器，所以不清楚哪个数据存储在现有的存储器单元中。结果，为了知道哪个数据存储在现有的存储器单元中，在数据″0″写入存储器单元中之前，将数据″0″存储在寄存器中。

在周期t2中，数据″0″写入所选择的行地址的全部单元。在周期t3，在更新模式下存储在寄存器中的数据重新写入并再存储于存储器单元中，和新的外部数据写入单元中。在周期t2，因为在周期t1早先写入数据″0″，所以保存数据”0”，和写入新的2-n位数据。

图44是示出根据本发明的实施例的半导体存储器器件的单元阵列的平面图。

单元阵列包括在行方向排列的多条字线WL。多条位线BL垂直于多条字线WL排列(在列方向上)。多个单元n-位单元C分别配置在多条字线WL与多条位线BL交叉的区域。

配置奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>以存储R-n位。配置偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>以存储L-n位。奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>与偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>分别在不同的层交替地排列。当一个单元C连接到两条位线BL时，防止位线BL的面积增加。

也就是说，偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>形成在奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>的上层或下层。奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>形成在偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>的上层或者下层。

单元n-位单元C包括字线WL和排列在不同层的两条位线BL。例如，单元C包括字线WL<0>、通过位线接触BLC连接的偶数位线L-BL<2>和奇数位线R-BL<3>。

图45是示出根据本发明的实施例的半导体存储器器件的单元阵列结构和R-n位数据的读取操作的图。

多条字线WL在行方向按照给定的间隔排列。多条偶/奇数位线L-BL、R-BL垂直于多条字线WL排列，即，在列方向上。多个单元n-位单元C分别位于多条字线WL与多条偶/奇数位线L-BL、R-BL交叉的区域。

具有1-T FET结构的单元C连接到字线WL<0>和形成在不同层的偶/奇数位线L-BL<0>、R-BL<1>。尽管用按照本发明的实施例举例示出字线WL<0>和偶/奇数位线L-BL<0>、R-BL<1>，但可以将本发明应用于其余的字线WL<1>、WL<2>、...，以及其余的位线对L-BL<2>、R-BL<3>、...。

单元n-位单元C具有连接在成对的位线L-BL<0>、R-BL<1>之间的漏极和源极、和连接到字线WL<0>的栅极。每个列选择开关C/S连接到排列在不同层中的成对的位线L-BL<0>、R-BL<1>。也就是说，每个位线BL一个一个地连接至连接到数据总线DB的列选择开关C/S。根据列选择开关C/S的激活，信号在位线BL和数据总线DB之间传输。

当读取R-n位数据时，读取电压Vrd施加于选择字线WL<0>，和接地电压GND施加于未选择的字线WL<1>、WL<2>。用于读出单元n-位单元C的读出电流的读出偏压Vsen施加于连接到单元n-位单元C的位线L-BL<0>。接地电压GND施加于位线R-BL<1>。

单元读出电流Isen根据单元数据的存储状态流动。结果，在成对的位线L-BL<0>、R-BL<1>中流动的电流根据铁电层4的极性变得不同以便读取存储在单元C中的单元数据。

也就是说，当读取电压Vrd施加于字线WL<0>，读出偏压Vsen施加于位线L-BL<0>，和接地电压施加于位线R-BL<1>时，读出放大器S/A读出在位线R-BL<1>中流动的单元读出电流Isen的值以读取R-n位数据。

图46是示出根据本发明的实施例的半导体存储器器件的单元阵列结构和L-n位数据读取操作的图。

当读取L-n位数据时，读取电压Vrd施加于选择字线WL<0>，和接地电压GND施加于未选择的字线WL<1>、WL<2>。接地电压GND施加于连接到单元n-位单元C的位线L-BL<0>。用于读出单元n-位单元C的读出电流的读出偏压Vsen施加于位线R-BL<1>。

单元读出电流Isen根据单元数据的存储状态流动。结果，在成对的位线L-BL<0>、R-BL<1>中流动的电流根据铁电层4的极性变得不同以便读取存储在单元n-位单元C中的单元数据。

也就是说，当读取电压Vrd施加于字线WL<0>，接地电压GND施加于位线L-BL<0>，和读出偏压vsen施加于位线R-BL<1>时，读出放大器S/A读出在位线L-BL<0>中流动的单元读出电流Isen的值以读取L-n位数据。

图47是示出根据本发明的实施例的半导体存储器器件的低数据写入操作的图。

当写入数据′0′时，施加超过改变铁电极性特性的阈值电压Vc的电源电压VDD至选择字线WL<0>，以及施加接地电压GND至未选择字线WL<1>、WL<2>。接地电压施加到连接到单元n-位单元C的全部成对的位线L-BL、R-BL。

读取电压Vrd小于阈值电压Vc，以及电源电压VDD大于阈值电压Vc。读出偏压Vsen小于读取电压Vrd。

在导通存储器单元的沟道区时，使铁电材料极化。结果，数据′0000...′写入存储器单元。也就是说，在电源电压VDD施加于字线WL<0>并且接地电压施加于成对的位线L-BL、R-BL时，沟道区根据铁电层4的极化导通以便数据′0000...′可以写入存储器单元。

图48是示出根据本发明的实施例的半导体存储器器件的2n-位数据写入操作的图。

在2n-位数据的写入模式中，负读取电压-Vrd施加于所选择的字线WL<0>，和接地电压GND施加于未选择的字线WL<1>、WL<2>。负读取电压-Vrd具有和读取电压Vrd一样大小的绝对值，并且绝对值是具有反相的电压值。写入电压VW1～VWn之一施加于连接到单元n-位单元C的成对的位线L-BL、R-BL。

写入电压VW1～VWn之一施加于成对的位线L-BL、R-BL的N型漏/源区2、3以存储期望的数据。例如，低于阈值电压Vc的电压施加于偶数位线L-BL以便数据′0′保存在存储器单元的L-n位存储器单元10中，数据′1′写入R-n位存储器单元20。

图49是示出根据按照本发明的实施例的半导体存储器器件的电流读出放大器阵列和参考单元的图。

半导体存储器器件包括模拟处理器400、数字/模拟(D/A)转换器410、读出放大器阵列500、数字处理器510和参考单元REF(0)～REF(n)。写入电压驱动单元包括模拟处理器400和D/A转换器410。数据读出单元包括读出放大器阵列500、数字处理器510和参考单元REF(0)～REF(n)。

模拟处理器400输出模拟信号至D/A转换器410。D/A转换器410将从模拟处理器400接收的模拟信号转换为数字信号以便产生2n写入(再存储)电压VW0～VWn至数据总线DB。

读出放大器阵列500包括2n-1读出放大器S/A。多个读出放大器S/A将从数据总线DB施加的数据电流Idata值与从参考单元REF(0)～REF(n)施加的参考水平电流Iref(0)～Iref(m)比较并放大。

读出放大器S/A需要2n-1参考水平电流Iref(0)～Iref(m)以在读取模式读出2n数据。结果，读出放大器S/A一个一个地连接至2n-1参考单元REF(0)～REF(n)。数字处理器510输出从读出放大器阵列500接收的数字信号。

图50是示出图49的读出放大器S/A的电路图。

读出放大器S/A包括预充电单元501和放大单元502。预充电单元501包括具有接收均衡信号SEQ的公共栅极的PMOS晶体管P9～P11。PMOS晶体管P9、P10连接在电源电压VDD端子和输出端子OUT，/OUT之间。PMOS晶体管P11连接在输出端子OUT，/OUT之间。当激活均衡信号SEQ时，预充电单元501均衡输出端子OUT，/OUT。

放大单元502包括形成交叉耦合锁存放大器的PMOS晶体管P12、P13和NMOS晶体管N16～N19。PMOS晶体管P12和NMOS晶体管N16、N18串联连接在电源电压VDD端子和接地电压端子GND之间。PMOS晶体管P13和NMOS晶体管N17、N19串联连接在电源电压VDD端子和接地电压端子GND之间。

PMOS晶体管12和NMOS晶体管N16的公共栅极连接到输出端子/OUT。PMOS晶体管P13和NMOS晶体管N17的公共栅极连接到输出端子OUT。

NMOS晶体管N18、N19具有接收读出放大器使能信号SEN的公共栅极。从读出放大器S/A输出的数据电流Idata施加于数据总线DB。从读出放大器S/A输出的参考水平电流Iref施加于参考单元REF。

图51是示出根据本发明的实施例的半导体存储器器件的读取操作的时序图。

在周期t1，所选择的字线WL<0>从接地GND电平转变为读取电压Vrd电平，以及位线L-BL从接地GND电平转变至读出偏压Vsen电平以读出R-n位数据。读出放大器S/A读出并放大流过位线L-BL的单元读出电压Isen的值，和读取位线R-BL的单元数据并将其存储在寄存器REG中。

在周期t2，所选择的字线WL<0>从接地GND电平转变为读取电压Vrd电平，以及位线R-BL从接地GND电平转变至读出偏压Vsen电平以读出L-n位数据。读出放大器S/A读出并放大流过位线R-BL的单元读出电压的值，和读出位线L-BL的单元数据并将其存储在寄存器REG中。

图52是示出根据本发明的实施例的半导体存储器器件的写入/更新操作的时序图。

在周期t1，所选择的字线WL<0>从接地GND电平转变为读取电压Vrd电平，以及位线L-BL从接地GND电平转变至读出偏压Vsen电平。读出放大器S/A读出并放大流经在选择的行的所有单元中的位线L-BL的单元读出电压Isen的值，和读出位线R-BL的单元数据并将其存储在寄存器REG中。

在周期t2，所选择的字线WL<0>从接地GND电平转变为读取电压Vrd电平，和位线R-BL从接地GND电平转变至读出偏压Vsen电平。读出放大器S/A读出并放大流过在选定行的全部单元中的位线R-BL的单元读出电压Isen的值，和读出位线L-BL的单元数据并将其存储在寄存器REG中。

在周期t3，字线WL<0>从读取电压Vrd电平转变为电源电压VDD电平，和位线L-BL或者位线R-BL从读出偏压Vsen电平转变至读取电压Vrd或者接地电压GND电平。结果，数据′0′可以写入所选择的行的全部单元。

在周期t4，所选择的字线WL<0>从电源电压VDD电平转变为负读取电压-Vrd电平，和位线L-BL或者位线R-BL维持在接地电压GND电平上。存储在寄存器REG中的数据重新写入并再存储于存储器单元中或者写入新的外部施加数据。

因为在周期t3预先写入数据′0′，所以在周期t4维持数据′0′，并根据写入电压VW1～VWn写入2n-位数据。

图53是示出根据本发明的实施例半导体存储器器件的单元阵列的图。

单元阵列包括在行方向排列的多条字线WL。多条位线BL垂直于多条字线WL排列(在列方向上)。多个单元C分别配置在多条字线WL与多条位线BL交叉的区域。

配置奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>以存储R-位。配置偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>以存储L-位。奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>与偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>分别在不同的层交替地排列。当一个单元C连接到两条位线BL时，防止位线BL的面积增加。

也就是说，偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>形成在奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>的上层或下层。奇数位线BL<1>、BL<3>、BL<5>、BL<7>、BL<9>形成在偶数位线BL<0>、BL<2>、BL<4>、BL<6>、BL<8>的上层或下层。

单元n-位单元C包括字线WL和排列在不同层的两条位线BL。例如，单元C包括字线WL<0>、通过位线接触BLC连接的偶数位线L-BL<2>和奇数位线R-BL<3>。

如上所述，根据本发明实施例，具有应用于DRAM的非易失性特性的1T-FET型铁电存储器单元执行具有给定周期的更新操作以再存储退化的单元数据，并且改善数据保持特性，即使关断电源时，也不破坏更新信息。

具有应用于DRAM的非易失性特性的1T-FET型铁电存储器单元将双位存储在单元中，从而减小单元面积。

具有应用于DRAM的非易失性特性的1T-FET型铁电存储器单元将2n-位存储在单元中，从而减小单元面积。

1T-FET型铁电存储器单元不频繁地执行更新操作，数据保持时间包括电源导通/关断时间，从而降低功耗并提高性能。

1T-FET型铁电存储器单元根据存储在非易失性寄存器中的参数信息执行更新操作以便即使当关断电源时也保持更新信息。

按照本发明的上述实施例是示出性的不是限制性的。各种变化和等同物是可能的。本发明不受在这里描述的沉积类型、蚀刻抛光、和图案化步骤限制。本发明也不局限于任何特定类型的半导体器件。例如，本发明可以实施于动态随机存取存储器(DRAM)器件或者非易失性存储器器件。其他的增加、删除、或者修改鉴于本发明是显而易见的并旨在落在所附的权利要求的范围内。

本申请基于并且要求2006年12月27日和2007年6月29日提交的韩国专利申请No.10-2006-00135179、00135181、00135182、10-2007-0065033、0065034、0065008的优先权的利益。这些申请的全部内容通过引用的形式引入本文。

Claims (23)

1.一种半导体存储器器件，包括：

形成在衬底中的沟道区、漏区和源区，所述衬底具有浮置状态；

形成在该沟道区上方的铁电层；和

形成在该铁电层上方的字线，

其中在根据该铁电层的极性状态将不同的沟道电阻引入该沟道区，读取电压施加于该字线和读出偏压施加于该漏区和该源区之一时，通过根据该铁电层的极性状态区分的单元读出电流值执行数据读取操作，和通过将电压施加于该字线、该漏区和该源区以改变该铁电层的极性来执行数据写入操作。

2.根据权利要求1的半导体存储器器件，其中将该漏区和该源区的电压的最大值或者最小值设置为导通或者截止该沟道区的该读取电压的电压值。

3.根据权利要求1的半导体存储器器件，其中当低数据写入该铁电层时，电源电压施加于该字线并且接地电压施加于该漏区和该源区。

4.根据权利要求1的半导体存储器器件，其中当高数据写入该铁电层时，负读取电压施加于该字线并且该读取电压施加于该漏区和该源区。

5.一种半导体存储器器件，包括：

包含形成在衬底中的沟道区、漏区和源区的1-T FET型存储器单元，所述衬底具有浮置状态；

形成在该沟道区上方的铁电层；和

形成在该铁电层上方的字线，其中根据该铁电层的极性状态将不同的沟道电阻引入该沟道区，

其中该半导体存储器器件包括：

在行方向排列的多条字线；和

垂直于该多条字线排列的多条位线，和

其中该存储器单元连接在该多条位线的一对相邻的位线之间并配置成通过根据施加到该字线和成对的位线的电压改变该铁电层的极性来读/写数据。

6.根据权利要求5的半导体存储器器件，其中该多条位线包括交替排列的奇数位线和偶数位线，奇数位线和偶数位线分别形成在不同的层。

7.根据权利要求5的半导体存储器器件，其中在该存储器单元中当读取电压施加于该字线，读出偏压施加于成对的位线之一和接地电压施加于成对的位线的另一个时，通过在成对的位线中流动的单元读出电流值读取数据。

8.根据权利要求5的半导体存储器器件，其中该存储器单元还包括：

配置成放大通过该多条位线读出的数据的读出放大器；和

配置成存储通过该读出放大器放大的数据的寄存器。

9.根据权利要求8的半导体存储器器件，其中该读出放大器包括：

配置成有选择地将该寄存器连接至输入/输出线路的列选择单元；

配置成补偿该寄存器的均衡单元；

配置成上拉该寄存器节点的上拉单元；

配置成放大单元电压和参考电压的放大单元；

配置成控制该放大单元的激活的放大激活控制单元；

配置成负载该单元电压和该参考电压的负载单元；和

配置成控制该多条位线的电流和参考电流的偏压控制单元。

10.根据权利要求8的半导体存储器器件，还包括配置成将存储在寄存器的数据或者输入/输出线路的数据提供至该多条位线的写入驱动单元。

11.根据权利要求5的半导体存储器器件，其中当低数据写入该存储器单元时，电源电压施加于该字线并且接地电压施加于该成对的位线。

12.根据权利要求5的半导体存储器器件，其中当高数据写入该存储器单元时，负读取电压施加于该字线并且正读取电压施加于该成对的位线。

13.根据权利要求5的半导体存储器器件，还包括配置成根据行地址的输入，控制提供给该字线的电压水平的行译码器。

14.根据权利要求13的半导体存储器器件，其中该行译码器包括：

配置成根据该行地址输出使能信号的行地址解码器单元；

配置成响应电压控制信号将对应电压提供至该字线的电压馈送单元；和

配置成根据响应该使能信号施加到该电压馈送单元的电压，控制该字线的电压水平的字线驱动单元。

15.一种具有铁电器件的半导体存储器器件，该存储器器件包括：

包括形成在衬底中的沟道区、漏区和源区的1-T FET型存储器单元；

形成在该沟道区上方的铁电层；

形成在该铁电层上方的字线，其中根据该铁电层的极性状态将不同的沟道电阻引入该沟道区；

在行方向排列的多条字线；

垂直于该多条字线排列的多条位线；和

配置成以特定更新循环执行更新操作的更新控制单元，从而提高存储在该存储器单元中的数据的保持特性，

其中该存储器单元连接在该多条位线的一对相邻的位线之间并配置成通过根据施加于该字线和成对的位线的电压改变该铁电层的极性来读/写数据，

其中该更新控制单元包括：

配置成存储用于控制该更新操作的非易失性参数信息和输出更新控制信号的更新状态信息寄存器；

配置成响应该更新控制信号输出更新信号和用于执行更新操作的更新使能信号的更新控制信号生成单元；

配置成响应该更新信号计数更新循环以便输出计数地址的更新计数器；

和

配置成响应该更新使能信号选择该计数地址以便将该计数地址输出至行译码器的行地址寄存器。

16.根据权利要求15的半导体存储器器件，还包括配置成将更新数据提供至该存储器单元的寄存器。

17.根据权利要求16的半导体存储器器件，还包括配置成在该更新操作中激活该寄存器的列时序逻辑。

18.一种具有铁电器件的半导体存储器器件的更新方法，该存储器器件包括：在行方向排列的多条字线；垂直于该多条字线排列的多条位线；和包括形成在衬底中的沟道区、漏区和源区的1-T FET型存储器单元；形成在该沟道区上方的铁电层；和形成在该铁电层上方的字线，其中根据施加于该字线和连接到该存储器单元的一对位线的电压改变该铁电层的极性状态，该方法包括：

对1T-FET型存储器单元的该沟道区引入不同的沟道电阻以读取和/或写入数据；和

以特定更新循环更新存储在该存储器单元中的数据，从而提高存储在该存储器单元中的数据的保持特性，其中该更新步骤包括：

读取存储在该存储器单元中的该数据以将该数据存储在寄存器中；

将低数据写入该存储器单元；和

将存储在该寄存器的数据写入该存储器单元以保持存储在该存储器单元的低数据或者将高数据写入该存储器单元。

19.一种具有铁电器件的半导体存储器器件，该存储器器件包括：

n个1-T FET型存储器单元，其中n为自然数；和

垂直于多条字线排列的多条偶数位线和奇数位线，偶和奇数位线交替地排列，

其中每个存储器单元连接在该多条偶数位线和该多条奇数位线的一对相邻的偶/奇数位线之间，并配置成通过读出根据该字线和成对的偶/奇数位线的电压改变的铁电层的极性来读出该存储器单元的数据电流，和通过根据施加于该字线和成对的偶/奇数位线的多个写入电压改变该铁电层的极性来存储具有n个电平的2位数据。

20.根据权利要求19的半导体存储器器件，还包括：

配置成将该多个写入电压提供至成对的偶/奇数位线的写入电压驱动单元；和

配置成根据施加于该字线和成对的偶/奇数位线的电压来读出该数据电流的数据读出单元。

21.根据权利要求20的半导体存储器器件，其中该写入电压驱动单元包括：

配置成输出模拟信号的模拟处理器；和

配置成将该模拟处理器的输出信号转换为数字信号以便输出该多个写入电压的D/A转换器。

22.根据权利要求20的半导体存储器器件，其中该数据读出单元包括：

配置成将该数据电流与多个参考水平电流比较并放大的读出放大器阵列；

配置成输出该读出放大器阵列的输出信号的数字处理器；和

配置成分别生成该多个参考水平电流的多个参考单元。

23.根据权利要求19的半导体存储器器件，其中该存储器单元包括：

配置成存储通过该偶数位线施加的左n-位数据的左n-位存储器；和

配置成存储通过该奇数位线施加的右n-位数据的右n-位存储器。

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