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CN101271896A - 半导体结构 - Google Patents

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CN101271896A
CN101271896A CNA2007101279746A CN200710127974A CN101271896A CN 101271896 A CN101271896 A CN 101271896A CN A2007101279746 A CNA2007101279746 A CN A2007101279746A CN 200710127974 A CN200710127974 A CN 200710127974A CN 101271896 A CN101271896 A CN 101271896A
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Abstract

本发明提供一种降低互相扩散的半导体结构，包括第一阱区和第二阱区在半导体基底内，绝缘区在第一和第二阱区之间且邻接第一和第二阱区，栅极介电层在第一和第二阱区上；以及在栅极介电层上的栅极电极条，且从第一阱区上方延伸至第二阱区上方。栅极电极条包含在第一阱区上方的第一部分、在第二阱区上方的第二部分以及在绝缘区上方的第三部分，第三部分的厚度大体上小于第一和第二部分的厚度。

Description

半导体结构
技术领域
本发明涉及半导体元件，特别涉及金属氧化物半导体元件以及其制造方法。
背景技术
在集成电路制造技术中，为了改善短沟道效应，源极和漏极区的热预算、掺杂浓度以及掺杂深度都持续地降低，因而造成在金属氧化物半导体(MOS)元件中较低的多晶硅栅极掺杂浓度。当多晶硅栅极的掺杂浓度低于临界值，会导致在多晶硅栅极与其下的栅极介电质之间的界面产生空乏层，造成有效介电厚度的增加以及饱和电流的下降。
为了改善此问题，通常使用栅极前(pre-gate)掺杂工艺来改善MOS元件的效能。在典型的栅极前掺杂工艺中，于栅极介电层和多晶硅层形成之后，但是在其图案化前，会在多晶硅层中注入希望的掺杂物，然后实施退火程序将掺杂物驱入并活化。此程序会使多晶硅栅极和其下方的栅极介电质之间的界面增加掺杂浓度，并因而除去空乏层。
然而，传统的预掺杂(pre-doping)工艺会受到限制，图1为传统预掺杂工艺中间过程的剖面图，p型阱区2和n型阱区4通过浅沟隔绝(STI)区6彼此分开，栅极介电层8在p型阱区2、n型阱区4以及浅沟隔绝区6上形成，接着形成多晶硅层10。掩模12覆盖在p型阱区2上方，并且将p型掺杂物注入多晶硅区102中，其是位于n型阱区4上方。将掩模12移除，然后使用如虚线所示的掩模14，将n型掺杂物注入多晶硅区101中，其是位于p型阱区2上方。接下来实施退火程序以驱入注入的掺杂物，其通常位于多晶硅层10的上面部分，并以此程序向下至多晶硅层10的下面部分，如箭头16所标示。
不利地，当掺杂物向下驱入时，会产生互相扩散现象，如箭头18所标示，造成p型掺杂物侧向扩散至多晶硅区101，以及n型掺杂物侧向扩散至多晶硅区102。当多晶硅层10和介电层8图案化之后，所形成的NMOS元件中的栅极多晶硅不利地含有p型掺杂物，且所形成的PMOS元件中的栅极多晶硅(gate poly)也不利地含有n型掺杂物，这些不利地扩散的掺杂物会抵销掉部分希望的掺杂物，造成临界电压变动。
在小尺寸集成电路中，上述所讨论的问题变得更严重，例如，在使用65nm技术形成的集成电路中，所注入的p型掺杂物与邻近的NMOS元件的栅极多晶硅之间的空隙距离D只有约70nm，而多晶硅层10的厚度T约为100nm，其甚至还大于空隙距离D，侧向扩散很严重且无法忽略，如果使用更小尺寸的技术，此问题将会更加严重。因此，该问题限制了未来的元件效能以及元件最佳化的改善。
因此，业界急需一种半导体结构以及包含预掺杂的制造方法，以得到结合掺杂浓度增加，同时克服公知技艺缺点的优势。
发明内容
本发明提供一种半导体结构，包括半导体基底，第一阱区和第二阱区在半导体基底内，绝缘区在第一和第二阱区之间，且邻接第一和第二阱区，栅极介电层在第一和第二阱区上，以及栅极电极条在栅极介电层上，且从第一阱区上方延伸至第二阱区上方。栅极电极条包括第一部分在第一阱区上方、第二部分在第二阱区上方以及第三部分在绝缘区上方，第三部分的厚度大体上小于第一和第二部分的厚度。
本发明又提供一种半导体结构，包括半导体基底，n型金属氧化物半导体(NMOS)元件以及p型金属氧化物半导体(PMOS)元件。NMOS元件包含p型阱区在半导体基底内，第一栅极介电质在p型阱区上，第一栅极电极在第一栅极介电质上，以及第一栅极间隙壁在第一栅极电极的侧壁上。PMOS元件包含n型阱区在半导体基底内，第二栅极介电质在n型阱区上，第二栅极电极在第二栅极介电质上，以及第二栅极间隙壁在第二栅极电极的侧壁上。该半导体结构还包括绝缘区邻接p型阱区和n型阱区，以及凹陷的导电区将第一栅极电极和第二栅极电极分开。凹陷的导电区只覆盖在绝缘区上方，且凹陷的导电区的厚度大体上小于第一和第二栅极电极的厚度。
本发明又提供一种半导体结构，包括半导体基底，p型阱区在半导体基底内，n型阱区在半导体基底内，浅沟隔绝(STI)区邻接p型阱区和n型阱区，其中p型阱区和n型阱区被浅沟隔绝区分开，栅极介电条从p型阱区上方延伸至浅沟隔绝区以及n型阱区上方，含硅条在栅极介电条上，其中含硅条的凹陷部分在浅沟隔绝区上方的区域内，凹陷部分的厚度小于含硅条在p型阱区和n型阱区上方部分的厚度，且具有厚度差，n型源极/漏极区在p型阱区内且邻接含硅条，以及p型源极/漏极区在n型阱区内且邻接含硅条。
此外，本发明还提供一种半导体结构的制造方法，包括提供半导体基底，形成第一阱区在半导体基底内，形成第二阱区在半导体基底内，形成绝缘区邻接第一和第二阱区，形成栅极介电层在第一和第二阱区上，以及形成栅极电极条在栅极介电层上。该栅极电极条从第一阱区上方延伸至第二阱区上方，栅极电极条包括第一部分在第一阱区上方、第二部分在第二阱区上方以及第三部分在绝缘区上方。该方法还包括使第三部分的表面凹陷至其厚度小于第一和第二部分的厚度。
本发明又提供一种半导体结构的制造方法，包括提供半导体基底，形成第一阱区在半导体基底内，形成第二阱区在半导体基底内，形成浅沟隔绝(STI)区邻接第一和第二阱区，形成栅极介电层在浅沟隔绝区以及第一和第二阱区上，形成栅极电极层在栅极介电层上，对部分的栅极电极层进行预掺杂形成第一预掺杂区，其中第一预掺杂区在第一阱区以及邻接第一阱区的部分的浅沟隔绝区上方，对部分的栅极电极层进行预掺杂形成第二预掺杂区，其中第二预掺杂区在第二阱区以及邻接第二阱区的部分的浅沟隔绝区上方，使第一和第二预掺杂区交界的部分凹陷，其中交界的部分只在浅沟隔绝区上方，以及在凹陷步骤后进行退火程序。
本发明的实施例的优点包括降低MOS元件的栅极电极中预掺杂的不纯物的互相扩散，改善临界电压的控制，改善元件的匹配性，以及更进一步缩小集成电路尺寸的能力。
附图说明
图1为传统预掺杂工艺的中间过程的剖面图。
图2为具有两个内连接MOS元件的电路的电路图。
图3至图8C为形成如图2所示的电路的中间过程的剖面图。
其中，附图标记说明如下：
2、144～p型阱区；
4、244～n型阱区；
6、42～浅沟隔绝(STI)区；
8、46～栅极介电层；
10～多晶硅层；
101、102～多晶硅区；
12、14～掩模；
16、156、256～掺杂物向下驱入；
18～掺杂物互相扩散；
20～电路；
22～PMOS元件；
24～PMOS元件的栅极；
26～NMOS元件；
28～NMOS元件的栅极；
162～NMOS元件的漏极；
262～PMOS元件的漏极；
100～NMOS区；
200～PMOS区；
40～基底；
48～栅极电极层；
152～n型掺杂区；
252～p型掺杂区；
250～光阻；
54～凹陷的栅极电极区；
154、254～栅极电极；
158、258～掺杂物扩散至栅极电极；
162、262～源极/漏极区；
60～栅极间隙壁；
64、164、264～硅化物区。
具体实施方式
为了让本发明的上述目的、特征、及优点更能明显易懂，以下配合附图进行详细说明。
本发明的较佳实施例的制造和使用如下所述，然而本发明还提供许多可应用的方案，其可以在各种特殊的应用中实行，在此所提及的特定实施例仅说明以特定方式去使用与制造本发明，并非用以限定本发明的保护范围。
图2为示范性电路20的电路图，其包含p型金属氧化物半导体(PMOS)元件22连接至n型金属氧化物半导体(NMOS)元件26。PMOS元件22的栅极24连接至NMOS元件26的栅极28，PMOS元件22的漏极262连接至NMOS元件26的漏极162。电路20通常用在反相器(inverter)、静态随机存取内存电池以及其它类似装置上。值得注意的是，电路20只是做为一例子用以说明本发明，本发明可以应用在许多其它的电路上。
图3至8C说明本发明一实施例制造的中间过程，此实施例实施的电路如图2所示，较佳实施例的变化如下所讨论，在本发明的所有实施例以及附图中，相同的标号用来标示相同的元件。
参阅图3，首先提供基底40，基底40较佳为包括块状硅(bulk silicon)，虽然其它常用的结构及材料例如硅覆盖绝缘层(silicon-on-insulator，简称SOI)、硅合金以及第三族和第四族化合物也可以使用。基底40包含NMOS区100，其形成图2中NMOS元件26，以及PMOS区200，其形成PMOS元件22。浅沟隔绝区(STI)42在基底40内形成，将p型阱区144和n型阱区244分开，由常用技艺可得知，p型阱区144可以通过将n型阱区244遮蔽，并且在基底40内注入p型掺杂物而形成。同样地，n型阱区244可通过将p型阱区144遮蔽，并且在基底40内注入n型掺杂物而形成。
栅极介电层46在基底40上形成，在较佳实施例中，栅极介电层46具有高的介电常数(k值)，较佳为约大于3.9，其较佳为包括硅氧化物、硅氮化物、氧氮化物(oxynitride)、介电金属氧化物例如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx以及上述的组合。形成栅极介电层46较佳的方法包括化学气相沉积法(CVD)技术，例如低温CVD(LTCVD)、低压CVD(LPCVD)、快速加热CVD(RTCVD)、等离子体增强CVD(PECVD)以及其它常用的方法。栅极电极层48较佳为包括多晶硅、非晶硅、金属硅化物以及其它相似的材料，其是在栅极介电层46上形成。
在图4中进行n型预掺杂，由常用技艺可得知，n型或p型不纯物的预掺杂可降低多晶硅栅极消耗的可能性。在预掺杂过程中，先形成光阻250并图案化，以覆盖PMOS区200，留下NMOS区100暴露出来，将n型掺杂物例如磷、砷、锑以及其它相似的物质注入到栅极电极层48中，形成n型掺杂区152，所注入的n型掺杂物以x符号标示，然后除去光阻250。
以类似n型掺杂区152的形成方式形成p型掺杂区252，其形成的工艺包含形成光阻(未图示)覆盖NMOS区100，留下PMOS区200暴露出来，并将p型掺杂物(以“+”符号标示)，例如硼、铟以及其它相似的物质注入到栅极电极层48中。在一实施例中，n型掺杂区152和p型掺杂区252彼此相连，并且两者都延伸至连接p型阱区144和n型阱区244的STI区42。
参阅图5，进行蚀刻步骤除去栅极电极层48的一上方部分，形成凹陷的栅极电极区54，较佳为该除去的部分只直接在连接的STI区42上方，STI区42在p型阱区144和n型阱区244之间，并邻接p型阱区144和n型阱区244。在一实施例中，凹陷的栅极电极区54和STI区42的边界具有一间距D1，其较佳为约大于
Figure A20071012797400101
在另一实施例中，间距D1定义是在后续的硅化工艺之后，凹陷的栅极电极区54的边界以及/或所形成的硅化物层的边界不会延伸至所形成的PMOS和NMOS元件的栅极区，其细节如后续段落所讨论。
在一实施例中，凹陷的深度R约大于
Figure A20071012797400102
因为预掺杂的掺杂物通常只注入到栅极电极层48的上方部分，在另一实施例中，凹陷深度R较佳为大于大部分的掺杂物所在的区域的深度。在另一实施例中，凹陷的栅极电极区54残留的高度H2小于栅极电极层48的高度H1约80％，更佳为约小于60％。在又一实施例中，凹陷的栅极电极区54的厚度H2约小于
Figure A20071012797400103
更进一步地，厚度H2可以更小，例如介于约
Figure A20071012797400104
到约
Figure A20071012797400105
之间，以便在后续的硅化工艺中，凹陷的栅极电极区54可以完全地硅化。
接着，将栅极电极层48和栅极介电层46图案化，形成如图6A和6B所示的结构。图6A为剖面图，栅极电极层48和栅极介电层46不希望的部分被除去，栅极电极层48留下的部分形成栅极电极154和254，其中具有凹陷的栅极电极区54。结构的俯视图如图6B所示，请注意p型阱区144和n型阱区244可利用P型掩模和N型掩模形成，其分界面在邻接的STI区42上方。每一个p型阱区144和n型阱区244形成一条状物，其延伸方向垂直于残留的栅极电极条的长度方向，包括区域154、54和254。
再参阅图6A，在图案化之后进行退火程序，其活化预掺杂的掺杂物，并且将预掺杂的掺杂物驱入至栅极电极154和254较下方的部分，如箭头156和256所示。于此同时，在栅极电极154内的n型掺杂物可能会扩散至栅极电极254，并且在栅极电极254内的p型掺杂物也可能会扩散至栅极电极154，分别如箭头158和258所标示。然而，在掺杂物可以扩散至其它的栅极电极之前，其必须向下扩散至低于凹陷的栅极电极区54的上表面。此外，凹陷的栅极电极区54的高度低于栅极电极154和254的高度，使得剖面面积减少，其更可以增加扩散阻力。因此，掺杂物从栅极电极154和254其中之一至另一个栅极电极的互相扩散现象可以明显地减少。此外，因为凹陷的栅极电极区54上方部分所注入的掺杂物在退火前移除，因此掺杂物的互相扩散可更进一步地降低。
参阅图7的俯视图，在后续的工艺步骤中形成轻掺杂源极/漏极区(LDD区，未图示)、栅极间隙壁60以及源极/漏极区162和262，以形成PMOS元件22和NMOS元件26。该工艺步骤由常用技艺可得知，在此不再详述。较佳为在形成LDD区和源极/漏极区162和262的同时，暴露出各自的栅极电极154和254，以进行更进一步的注入工艺，其结果为栅极电极154和254可接收更多的掺杂物，并且可包含掺杂物例如氮、碳、锗、氟、氧、氖、氦、氙以及上述的组合。
图8A、8B和8C为形成硅化物区164、264和64，在一实施例中，形成硅化物的工艺包含全面性地形成金属层(未图示)，其可包含镍、钴、铂、钼、钛以及其它相似的金属，并且进行退火程序使金属层与其下的含硅材料反应，形成硅化物区，然后除去未反应的金属层。虽然剖面图中未显示，硅化物区也可在源极/漏极区162和262上形成(参阅图7)。在图8A中，凹陷的栅极电极区54被部分地硅化，形成硅化物区64，在硅化物区64下方残留部分的凹陷的栅极电极区54，凹陷的栅极电极区54的残留部分的厚度较佳为约小于
Figure A20071012797400111
在图8B中，凹陷的栅极电极区54被完全地硅化。图8C更进一步说明一实施例，其中整个栅极电极区154和254都被完全地硅化。在图8A至8C中，硅化物区64和邻接的硅化物区164和264的界面区较佳为只位于STI区42上方，但是不在p型阱区144和n型阱区244上方。
本发明的实施例具有许多优点，通过将介于邻近的MOS元件之间的含硅栅极电极层的部分凹陷，可降低预掺杂的掺杂物之间的互相扩散，对于未来时代的集成电路特别有利，其在MOS元件的栅极与各自邻近的阱区之间的间距变得越来越小。因此，临界电压的稳定度以及元件匹配能力可使用本发明的实施例而改善。本发明的实施例可用来制造静态随机存取内存电池，其对于临界电压的稳定度很敏感。其它的优点还包含改善短的沟道效应以及较低的临界以下漏电流。
虽然本发明揭示如上较佳实施例，然而其并非用以限定本发明，任何熟悉此技术的技术人员，在不脱离本发明的精神和范围内，可做一些更动与润饰，因此本发明的保护范围应当以后附的权利要求书为准。

Claims (15)

1. 一种半导体结构，其特征是包括：
一半导体基底；
一第一阱区，设置于该半导体基底内；
一第二阱区，设置于该半导体基底内；
一绝缘区，设置于该第一和第二阱区之间，且邻接该第一和第二阱区；
一栅极介电层，设置于该第一和第二阱区上；以及
一栅极电极条，设置于该栅极介电层上，且从该第一阱区上方延伸至该第二阱区上方，
其中该栅极电极条包括一设置于该第一阱区上方的第一部分、一设置于该第二阱区上方的第二部分以及一设置于该绝缘区上方的第三部分，其中该第三部分的厚度大体上小于该第一和第二部分的厚度。
2. 如权利要求1所述的半导体结构，其特征是该第三部分的厚度比该第一和第二部分的厚度小
Figure A2007101279740002C1
以上。
3. 如权利要求1所述的半导体结构，其特征是该第三部分包括在一含硅层上的一硅化物层。
4. 如权利要求3所述的半导体结构，其特征是该含硅层的厚度小于
Figure A2007101279740002C2
。
5. 如权利要求1所述的半导体结构，其特征是该第三部分只包括一硅化物层，且其中该第一和第二部分各自包括在一多晶硅层上的一硅化物层。
6. 如权利要求1所述的半导体结构，其特征是还包括：
一第一栅极间隙壁，设置于该栅极电极条的该第一部分的一侧壁上；
一第一源极/漏极区，邻接该栅极电极条的该第一部分；
一第二栅极间隙壁，设置于该栅极电极条的该第二部分的一侧壁上；以及
一第一源极/漏极区，邻接该栅极电极条的该第二部分。
7. 如权利要求1所述的半导体结构，其特征是该第一阱区为一p型阱区，且其中该第二阱区为一n型阱区。
8. 如权利要求7所述的半导体结构，其特征是每一个该栅极电极条的该第一和第二部分包括在一多晶硅层上的一硅化物层，其中在该栅极电极条的第一部分内的该多晶硅层具有净的n型掺杂物，且在该栅极电极条的第二部分内的该多晶硅层具有净的p型掺杂物。
9. 一种半导体结构，其特征是包括：
一半导体基底；
一n型金属氧化物半导体元件，包括：
一p型阱区，设置于该半导体基底内；
一第一栅极介电质，设置于该p型阱区上；
一第一栅极电极，设置于该第一栅极介电质上；以及
一第一栅极间隙壁，设置于该第一栅极电极的一侧壁上；
一p型金属氧化物半导体元件，包括：
一n型阱区，设置于该半导体基底内；
一第二栅极介电质，设置于该n型阱区上；
一第二栅极电极，设置于该第二栅极介电质上；以及
一第二栅极间隙壁，设置于该第二栅极电极的一侧壁上；
一绝缘区，邻接该p型阱区和该n型阱区；以及
一凹陷的导电区，分隔该第一栅极电极和该第二栅极电极，其中该凹陷的导电区只覆盖在该绝缘区上方，且其中该凹陷的导电区的厚度大体上小于该第一和第二栅极电极的厚度。
10. 如权利要求9所述的半导体结构，其特征是
该第一栅极电极包括设置于一第一多晶硅区上的一第一硅化物区；
该第二栅极电极包括设置于一第二多晶硅区上的一第二硅化物区；且
该凹陷的导电区包括设置于一第三多晶硅区上的一第三硅化物区，其中该第三多晶硅区的厚度大体上小于该第一和第二多晶硅区的厚度。
11. 如权利要求10所述的半导体结构，其特征是该第一、第二和第三多晶硅区为一连续的多晶硅条的一部分，且其中该第一、第二和第三硅化物区为一连续的多晶硅条的一部分。
12. 如权利要求10所述的半导体结构，其特征是该第三多晶硅区的厚度小于该第一和第二多晶硅区厚度的80％。
13. 如权利要求10所述的半导体结构，其特征是该第三多晶硅区的厚度小于
Figure A2007101279740003C1
14. 如权利要求10所述的半导体结构，其特征是该第三多晶硅区的厚度比该第一和第二多晶硅区的厚度小
Figure A2007101279740004C1
以上。
15. 如权利要求10所述的半导体结构，其特征是该第一和第二栅极电极以及该凹陷的导电区大体上形成一直线。
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