CN101154685B - 高耐压沟槽mos晶体管及其制造方法 - Google Patents
高耐压沟槽mos晶体管及其制造方法 Download PDFInfo
- Publication number
- CN101154685B CN101154685B CN2007101612255A CN200710161225A CN101154685B CN 101154685 B CN101154685 B CN 101154685B CN 2007101612255 A CN2007101612255 A CN 2007101612255A CN 200710161225 A CN200710161225 A CN 200710161225A CN 101154685 B CN101154685 B CN 101154685B
- Authority
- CN
- China
- Prior art keywords
- withstand voltage
- high withstand
- gate electrode
- electric field
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 51
- 230000005684 electric field Effects 0.000 claims abstract description 93
- 239000004065 semiconductor Substances 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 239000012535 impurity Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 17
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 98
- 238000009792 diffusion process Methods 0.000 description 29
- 150000002500 ions Chemical class 0.000 description 19
- 230000002040 relaxant effect Effects 0.000 description 12
- 238000002513 implantation Methods 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000006185 dispersion Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010298 pulverizing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having significant overlap between the lightly-doped extensions and the gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
- H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- General Physics & Mathematics (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Health & Medical Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种高耐压晶体管及其制造方法，该高耐压晶体管具有：栅电极，设置于形成在半导体衬底上的沟槽上；分别从栅电极隔开预定的间隔在栅电极的两侧所形成的源极以及漏极；沿沟槽的源极侧的侧壁与沟槽的漏极侧的侧壁所形成的电场缓和层；在栅电极与源极之间、和栅电极与漏极之间形成的电场缓和层。
Description
技术领域
本发明涉及高耐压晶体管及其制造方法，更详细地说，涉及液晶驱动器等中具有沟槽结构的高耐压晶体管及其制造方法。
背景技术
以往提出起到高耐压MOS晶体管作用的半导体装置。如图15所示，该高耐压MOS晶体管在硅衬底71上设置元件隔离用的隔离区域72与电场缓和层73，隔着栅极氧化膜74在电场缓和层73上以在两端部重叠的方式形成栅电极75，在栅电极75的两侧设置与栅电极75隔开固定距离、即所谓的偏移(offset)结构的源极/漏极区域76。在这样结构的高耐压MOS晶体管中，为确保高耐压，通常形成大到某种程度的栅极长度以及电场缓和层73。
与此相对，为谋求高集成化，例如，在专利文献1(特开平4-251980号公报(平成4年(1992)9月8日公开))中提出使用了沟槽的高耐压MOS晶体管。该高耐压MOS晶体管如图16所示，首先，在N型半导体衬底50上形成沟槽60，在沟槽60的侧面和底面上形成P型杂质扩散层61。其次，如图17所示，将沟槽60的底面再向下挖，形成沟槽62。之后，如图18所示，例如，利用热氧化法在沟槽62的侧面和底面的表层上形成氧化膜63，使用CVD法在含有沟槽62的半导体衬底50的整体表面上形成多晶硅膜。利用光刻法以及刻蚀技术将多晶硅膜构图为栅电极64，形成P-LDD用低浓度扩散层65，在栅电极64的侧壁上形成侧墙(side wall)66，使用通常的制造方法形成P型高浓度杂质扩散层67，得到图18以及图19所示的P型高耐压MOS晶体管。
在所得到的P型高耐压MOS晶体管中，以覆盖沟槽62的方式形成栅电极64，在栅电极64的侧壁上配置侧墙66，与其相邻，配置作为源极/漏极区域的P型高浓度杂质层67，在P型高浓度杂质层67与沟槽62的周围利用LOCOS法形成隔离区域68，在栅电极64与隔离区域68重叠的区域上形成用于与金属布线连接的接触区域69。
根据该高耐压MOS晶体管，在沟槽62的侧面形成起到电场缓和层功能的P型杂质扩散层61，所以，可缩小晶体管的占有面积。但是，在形成沟槽60之后，进一步向下挖掘，形成沟槽62，所以，步骤变得很复杂，制造成本变高，使成品率下降。
此外，在栅电极64的侧壁上形成侧墙66，需要在隔离区域68上形成栅电极64与金属布线的接触区域69，所以，该部分减小高耐压MOS晶体管的缩小效果。
作为解决这些问题的技术，例如，特开2004-39985号公报(专利文献2、平成16年2月5日公开)提出了利用注入沿倾斜方向的离子在沟槽的侧壁形成漂移扩散层的高耐压MOS晶体管。该高耐压MOS晶体管如图20所示，在半导体衬底40上形成沟槽41，利用沿倾斜方向的离子注入，在沟槽41的侧壁上形成漂移扩散层42。进行该倾斜方向的离子注入时，沟槽41的底壁为沟槽41的开口部的边缘的影子，未被离子注入。
之后，如图21所示，在沟槽41的侧壁与底面上形成栅极氧化膜43，将栅电极44埋入到沟槽41中，由离子注入形成高浓度杂质扩散层45、层间绝缘膜46以及漏极、源极、栅电极布线47，得到图21所示的高耐压MOS晶体管。
对于图21所示的高耐压MOS晶体管来说，制造方法简单，并且，可进行高度集成，但是，栅电极44与高浓度杂质扩散层45相邻，所以，受到由栅电极44的电场的影响，高耐压MOS晶体管的耐压下降，存在高耐压化困难的问题。
并且，如图20所示，沿倾斜方向对沟槽41的侧壁进行离子注入，形成漂移扩散层42，所以，以形成漂移扩散层42用的离子注入的注入角θ，使栅极长度(沟槽41的宽度)a与漂移扩散层42的长度b建立关系(b＝a/tanθ)。由此，若确定沟槽41的深度，则栅极长度(沟槽41的宽度)唯一地确定。因此，在设计晶体管的特性分散的影响较大的电路(例如，液晶驱动器的输出电路)的时候，将栅极长度变大，产生不能将制造步骤的加工精度分散的影响变小的问题，在这样的电路中，不能使用如上所述的缩小后的高耐压晶体管。
发明内容
本发明的目的在于解决这些问题，提供一种大幅度缩小的高耐压晶体管及其制造方法。
为解决上述问题，本发明的高耐压沟槽MOS晶体管的特征在于，具有：形成在半导体衬底上的沟槽和形成在所述沟槽的表面部的栅极氧化膜；形成在所述栅极氧化膜上的沟槽内的栅电极；形成在与所述栅电极的两侧相邻的半导体衬底的表面部的第1电场缓和层；沿具有所述栅电极的区域的沟槽的侧壁与所述第1电场缓和层连接地形成在半导体衬底中的第2电场缓和层；覆盖所述栅电极部的绝缘膜；包含于形成在上述栅电极的两侧的第1电场缓和层的表面部所形成的源极以及漏极区域。
为解决上述问题，本发明的另一高耐压沟槽MOS晶体管的特征在于，具有：形成在半导体衬底上的沟槽和形成在所述沟槽的内壁上的栅极氧化膜；栅电极，隔着所述栅极氧化膜形成在沟槽内和所述半导体衬底上的与所述沟槽相邻的区域；形成在所述半导体衬底上的所述栅电极的两侧的侧墙；第1电场缓和层，形成在与所述栅电极的两侧邻接的半导体衬底的表面部；第2电场缓和层，沿具有所述栅电极的沟槽的侧壁，与所述第1电场缓和层连接地形成在半导体衬底中；包含于形成在所述栅电极的两侧的第1电场缓和层的表面部所形成的源极以及漏极区域。
本发明还涉以及的其他的高耐压沟槽MOS晶体管，其特征在于，为解决上述问题点，具有：形成在半导体衬底上的沟槽和形成在所述沟槽的内壁上的栅极氧化膜；隔着所述栅极氧化膜形成在沟槽内的栅电极的上表面形成得比所述半导体衬底的表面部低的结构；侧墙，位于所述栅电极的上表面，并且，沿所述沟槽的内壁形成；第1电场缓和层，形成在与所述栅电极的两侧邻接的半导体衬底的表面部；第2电场缓和层，沿配置有所述栅电极的沟槽的侧壁，与所述第1电场缓和层连接地形成在半导体衬底中；包含于形成在所述栅电极的两侧的第1电场缓和层的表面部所形成的源极以及漏极区域。
为解决上述问题点，本发明的高耐压晶体管的制造方法的特征在于，具有如下步骤：在第1传导型的半导体衬底上形成沟槽，埋入CVD氧化膜；将抗蚀剂作为掩膜，沿晶体管形成区域的所述沟槽的两侧的侧壁，注入第2传导型的离子，形成第2电场缓和层；从所述沟槽中去除所述晶体管形成区域的CVD氧化膜，在所露出的沟槽的侧壁与底面的半导体的衬底上形成栅极氧化膜；将栅电极埋入到所述沟槽内；形成以所希望的宽度覆盖所述栅电极的绝缘膜；将所述绝缘膜作为掩膜，注入第2传导型的离子，形成第1电场缓和层；将所述绝缘膜作为掩膜，注入第2传导型的离子，形成源极区域以及漏极区域。
本发明的其他目的、特征以及优点根据以下所示的描述可充分明白。此外，本发明的优点由参照附图的以下的说明可以明白。
附图说明
图1是表示实施方式的高耐压晶体管的结构的平面图。
图2是沿图1所示的剖面I-I的剖面图。
图3是沿图1所示的剖面II-II的剖面图。
图4是沿说明所述高耐压晶体管的制造方法用的所述剖面I-I的剖面图。
图5是沿说明所述高耐压晶体管的制造方法用的所述剖面I-I的剖面图。
图6是沿说明所述高耐压晶体管的制造方法用的所述剖面II-II的剖面图。
图7是沿说明所述高耐压晶体管的制造方法用的所述剖面I-I的剖面图。
图8是沿说明所述高耐压晶体管的制造方法用的所述剖面II-II的剖面图。
图9是沿说明所述高耐压晶体管的制造方法用的所述剖面I-I的剖面图。
图10是沿说明所述高耐压晶体管的制造方法用的所述剖面II-II的剖面图。
图11是沿说明所述高耐压晶体管的制造方法用的所述剖面I-I的剖面图。
图12是沿说明所述高耐压晶体管的制造方法用的所述剖面I-I的剖面图。
图13是表示实施方式的高耐压晶体管的变形例的结构的剖面图。
图14是表示实施方式的高耐压晶体管的另一变形例的结构的剖面图。
图15是表示现有的高耐压晶体管的结构的剖面图。
图16是说明现有的另一高耐压晶体管的制造方法用的剖面图。
图17是说明现有的另一高耐压晶体管的制造方法用的剖面图。
图18是说明现有的另一高耐压晶体管的制造方法用的剖面图。
图19是说明现有的另一高耐压晶体管的结构用的平面图。
图20是说明现有的又一高耐压晶体管的制造方法用的剖面图。
图21是说明现有的又一高耐压晶体管的制造方法用的剖面图。
具体实施方式
(实施方式1)
以下，基于图1至图14对本发明的实施方式进行说明。
图1是表示实施方式的高耐压晶体管1的结构的平面图，图2是沿图1所示的剖面I-I的剖面图，图3是沿图1所示的剖面II-II的剖面图。高耐压晶体管1具有自与半导体衬底8的表面垂直的方向观察彼此平行地配置的带状的CVD氧化膜11。在图1以及图2中，将栅电极4埋入到将配置在中央的CVD氧化膜11粉碎而形成的沟槽7内。以覆盖沟槽7的底面以及两侧面与半导体衬底8的上表面的方式形成栅极氧化膜12。
在栅电极4的两侧从栅电极4分别离开预定间隔所形成的源极5以及漏极6，以在半导体衬底8的表面上露出的方式形成。沿着沟槽7的源极5侧的侧壁和沟槽的漏极6侧的侧壁，以预定的深度形成电场缓和层2。沿着沟槽7的侧壁，从靠近沟槽7的底面的深度至到达源极5或漏极6的下侧的深度，形成电场缓和层2。在栅电极4与源极5之间、和栅电极4与漏极6之间形成电场缓和层3。电场缓和层3形成至比电场缓和层2的上表面深的位置。在源极5与电场缓和层2之间、以及跨过源极5的下侧形成电场缓和层3，此外，在漏极6与电场缓和层2之间、以及跨过漏极6的下侧形成电场缓和层3。电场缓和层2以从电场缓和层3的下侧朝向源极5或漏极6深入的方式形成。
电场缓和层2的杂质浓度是1×1016～5×1017cm-3，电场缓和层3的杂质浓度是1×1016～5×1017cm-3。这样，电场缓和层2与电场缓和层3的杂质浓度相同。
为了元件分离，将CVD氧化膜11埋入到半导体衬底8内。与中央的CVD氧化膜11邻接地埋入栅电极4。由作为漏极/源极扩散层的N型高浓度杂质扩散层构成源极5以及漏极6。在半导体衬底8的表面对成为漏极/源极扩散的高浓度杂质进行离子注入时起到掩模作用的绝缘膜10覆盖栅电极4。图2的剖面□-I的方向是高耐压晶体管的栅极长度方向。图3的剖面□-II的方向是高耐压晶体管的栅极宽度方向。
在图2所示的高耐压晶体管的栅极长度方向的剖面，对沟槽7的侧壁与底面进行热氧化，形成栅极氧化膜12。在该栅极氧化膜12上埋入栅电极4。绝缘膜10以所希望的宽度覆盖栅电极4。在绝缘膜10的两侧的半导体衬底8的上表面形成源极5以及漏极6。在沟槽7的侧面形成电场缓和层2。电场缓和层3形成在源极5与栅电极4之间、以及源极5与电场缓和层2之间，此外，形成在漏极6与栅电极4之间、以及漏极6与电场缓和层2之间。在沟槽7的底面上形成沟道区域19。
在图3所示的晶体管的栅极宽度方向的剖面中，栅电极4的侧面与元件分离用的CVD氧化膜11邻接，形成以所希望的宽度覆盖栅电极4的绝缘膜10，在栅电极4的底面上形成沟道区域19。
图4是沿说明高耐压晶体管1的制造方法用的所述剖面I-I的剖面图。首先，如图4所示，为了进行元件分离，在P型半导体衬底8上分别形成深度为0.3～2μm的沟槽18，如图4所示，将CVD氧化膜11埋入到这些沟槽18中。对于埋入CVD氧化膜11的方法来说，例如，利用CMP处理来进行。沟槽18的宽度例如是0.3～1μm。根据作为高耐压晶体管所需的耐压来设定沟槽18的深度与宽度，晶体管的耐压变高，并且，它们的尺寸变大。例如，可利用提高后的尺寸实现10～100V的晶体管耐压。
以下，以Nch晶体管耐压为30V的情况为例进行说明。此时，沟槽18的宽度是0.4μm，沟槽18的深度是0.8μm。
图5是沿说明高耐压晶体管1的制造方法用的剖面I-I的剖面图，图6是沿剖面II-II的剖面图。其次，以光刻法在形成高耐压晶体管的区域形成具有开口部14的光致抗蚀剂图形13。此处，光致抗蚀剂图形13具有开口部14，该开口部14是对含有沟槽18的侧壁的两侧的区域进行开口所形成的，该开口尺寸例如是0.8～1.0μm(沟槽18的宽度0.4μm的两侧0.2～0.3μm)。将光致抗蚀剂图形13作为掩膜，进行离子15的注入，在沟槽18的两侧壁下部形成电场缓和层2。利用漂移扩散层构成电场缓和层2。对于离子15的注入条件来说，例如，是磷300keV、8.0×1012cm2，以及磷150keV、1.0×1013cm2。
此外，对所述电场缓和层2的磷进行离子注入所形成的、N-层的位于衬底内部深处的N-层的前端部，可以离子注入到沟槽18的深度的大约85％的深度。而且，可以是80～90％的位置，也可以是70～100％的位置，并且，在针对晶体管耐压的高耐压化的调整上，可不局限于所述位置地进行设定。
作为形成半导体衬底8的杂质浓度分布的条件，例如，向电阻率为10Ωcm的P型硅进行硼50keV、1.0×1012cm2以及硼150keV、1.0×1012cm2、硼400keV、1.0×1012cm2以及硼800keV、1.0×1013cm2的离子注入，从半导体衬底8的表面开始，将沟槽7的底面9附近的半导体衬底8的杂质浓度设定为5×1016cm3，将沟槽7、18的底面的下侧的半导体衬底8的杂质浓度设定为1.5×1017cm3。
图7是沿说明高耐压晶体管1的制造方法用的剖面I-I的剖面图，图8是沿剖面II-II的剖面图。如图7、8所示，将光致抗蚀剂图形13作为掩膜，部分地除去沟槽18的CVD氧化膜11，由此，形成沟槽7。图7所示的沟槽7的宽度为高耐压晶体管的栅极长度，图8所示的沟槽7的宽度为高耐压晶体管的栅极宽度。
图9是沿说明高耐压晶体管1的制造方法用的剖面I-I的剖面图，图10是沿剖面II-II的剖面图。进行牺牲氧化处理，对沟槽7的内壁进行牺牲氧化，除去该牺牲氧化膜后，再次对沟槽7的内壁进行氧化，形成栅极氧化膜12。之后，将栅电极4埋入到沟槽7内。该方法例如是CMP法。
并且，堆积形成逻辑晶体管的侧墙用的绝缘膜，以光刻法将绝缘膜10形成为例如将栅电极4的两侧分别覆盖0.1～0.3μm的形状。此处，牺牲氧化膜的膜厚例如是20～50nm，栅极氧化膜12的膜厚例如是50～80nm，绝缘膜10的膜厚例如是100nm的CVD氧化膜，但是，绝缘膜10也可以是CVD SiN膜、CVD SiN/SiO2复合膜。但是，必须是对后述的离子16的注入进行掩膜、第3离子17的注入贯穿的膜厚。绝缘膜10的宽度例如是0.4μm以上且1.5μm以下。
图11是说明高耐压晶体管1的制造方法用的图。如图11所示，为了形成作为源极5以及漏极6的高浓度扩散层，将绝缘膜10作为掩膜，进行离子16的注入，并且，贯通绝缘膜10将离子17注入到与电场缓和层2接触的深度，分别形成由高浓度扩散层构成的源极5以及漏极6、与电场缓和层3。此处，离子16的注入条件是例如砷40keV、5×1015cm2、离子17的注入条件例如是磷100keV、4×1012cm2。
图12是沿说明高耐压晶体管1的制造方法用的剖面I-I的剖面图。之后，以通常的半导体装置制造步骤，形成CVD氧化膜24，形成针对漏极、源极以及栅电极的布线25，由此，形成图12所示的N型高耐压晶体管。
然后，形成所述实施方式所示的高耐压晶体管，由此，晶体管耐压以及源极、漏极扩散的结耐压为30V。
此处，根据所需的耐压，改变半导体衬底8的杂质浓度分布、沟道7的尺寸(深度与宽度)、离子15、16、17的注入条件、栅极氧化膜12的厚度，由此，可以实现10～100V的晶体管耐压与结耐压。此时的沟槽7的深度是0.4～2μm，沟槽7的宽度是0.3～1μm，利用离子17的注入而形成的电场缓和层3附近的半导体衬底8的杂质浓度是5×1015～5×1017cm3，沟槽7的底面附近的半导体衬底8的杂质浓度是1×1015～1×1017cm3，栅极氧化膜12的厚度是28～300nm。
实施方式1的效果
本实施方式的高耐压晶体管起到不会使耐压下降、能够将高耐压晶体管大幅度缩小的效果。
实施方式2
图13是表示实施方式2的变形例的高耐压晶体管1a的结构的剖面图。对与如上所述的结构要素相同的结构要素付以相同的参照符号。因此，省略这些结构要素的详细说明。
设置在高耐压晶体管1a中的栅电极4a具有如下的结构：隔着上述栅极氧化膜，跨过沟槽内和所述半导体衬底上的与所述沟槽邻接的半导体衬底上的区域，形成栅电极，在所述半导体衬底上的所述栅电极的两侧形成的侧墙。
根据该方法，能够控制侧墙宽度以调整栅电极与源极区域(5)或漏极区域(6)的间隔，能够控制栅电极与源极区域(5)或漏极区域(6)之间的耐压，可谋求高耐压化。这样，栅电极4也能够以从半导体衬底8的表面突起的方式形成。
实施方式2的效果
对于本实施方式的高耐压晶体管来说，使高浓度扩散层6与栅电极4离开所希望的距离，删除防止晶体管的耐压下降用的CVD膜10的形成步骤，以残留至栅极的沟槽7的外侧的方式形成栅电极4，在其侧壁形成侧墙，由此，可以起到与实施方式1相同的效果。但是，由于以残留至栅极的沟槽7的外侧的方式形成栅电极4，故高耐压晶体管的缩小效果减少。
实施方式3
图14是表示实施方式3的变形例的高耐压晶体管1b的结构的剖面图。
对于设置在高耐压晶体管1b中的栅电极4b来说，在所露出的沟槽的侧壁与底面的半导体衬底上形成栅极氧化膜后，在所述沟槽内，以栅电极的顶部比所述半导体衬底的表面部低的方式形成栅电极。并且，在栅电极的上表面，由于在所述沟槽的内壁的两侧形成侧墙，所以，控制栅电极的顶部的位置与侧墙宽度，以调整栅电极与源极区域(5)或漏极区域(6)的间隔，由此，可控制栅电极与源极区域(5)或漏极区域(6)之间的耐压，可谋求高耐压化。这样，栅电极也能够以从半导体衬底8的表面凹入的方式形成。
实施方式3的效果
对于本实施方式的高耐压晶体管来说，使高浓度扩散层6与栅电极4在栅极的沟槽的深度方向离开要求所希望的距离，由此，防止晶体管的耐压下降，并且，删除CVD膜10的形成步骤，不会降低实施方式1的缩小效果并起到与实施方式1相同的效果。
图13、图14的实施方式是以如下内容为目的的本实施例的变形方式：在栅电极与漏极扩散层之间设置第2电场缓和层，缓和在栅电极与漏极扩散层间产生的较强的电场集中，防止高耐压晶体管的耐压下降。
在以上的实施方式中，示出了N型高耐压晶体管的例子，但是，对P型高耐压晶体管也可以同样应用本发明。
这样，在本实施方式中，在第1传导型的半导体衬底8上形成用于元件分离的第1沟槽18，在第1沟槽18中埋入CVD氧化膜11。将比此时的第1沟槽18的底面低0.5～1μm的位置的半导体衬底的杂质浓度设定得比较高，确保元件间的击穿耐压。
并且，为在第1沟槽18的一部分上形成高耐压晶体管，利用光刻法除去晶体管形成区域的光致抗蚀剂，对该区域的第1沟槽18的两侧壁部进行第2传导型的第1离子15的注入之后，部分地除去晶体管形成区域的第1沟槽18内的CVD氧化膜11，形成第2沟槽7。
然后，对第2沟槽7的侧壁以及底面进行热氧化，形成栅极氧化膜12，在第2沟槽7中埋入栅电极4。设定此时的第2沟槽7的底面附近的半导体衬底的杂质浓度，以成为所希望的阈值电压。
为了形成以所希望的宽度覆盖栅电极4的绝缘膜10、形成源极5以及漏极6(高浓度扩散层)，将绝缘膜10作为掩膜，注入第2传导型的第2离子16。并且，为在栅电极4的两侧的绝缘膜10的下侧、与源极5以及漏极6(高浓度扩散层)的下侧形成电场缓和层1，注入第2传导型的第3离子17。
在沟槽7的侧壁部，电场缓和层2与电场缓和层3局部部分重叠，形成漂移扩散层，栅电极4仅以由绝缘膜10进行掩膜的距离相对源极5以及漏极6(高浓度扩散层)空出间隔。
进行以上的步骤，由此，将在埋入到沟槽7中的栅电极4的两侧所形成的源极5以及漏极6(高浓度扩散层)作为晶体管的漏电极、源电极，在沟槽7的两侧壁部与栅电极4的两侧的被绝缘膜10覆盖的区域，形成电场缓和用的漂移扩散，在沟槽7的底面形成晶体管的沟道区域，可形成高耐压晶体管结构。
在这样结构的高耐压晶体管的漏极、源极间施加电压时，如图2所示，对于漏极、源极扩散层B与栅电极端A来说，离开绝缘膜10对形成高浓度扩散层的离子16的注入进行掩膜的距离，所以，漂移扩散层端B的电场几乎不受栅电极端A的电场的影响，晶体管的降伏耐压变高。
并且，耗尽层在与沟槽7的侧壁垂直的方向扩展，并且，使沟槽7的底面下侧的半导体衬底8的杂质浓度比较高，由此，耗尽层几乎不会扩展到沟槽7的底面，所以，即使将沟槽7的底面的尺寸变小，晶体管的击穿耐压也几乎不下将。因此，即使是非常小的晶体管尺寸，也可以确保较高的击穿耐压。
以上的结果是，能够以非常小的尺寸的栅极长度来实现非常高的耐压的晶体管。
在上述结构的高耐压晶体管中，不改变电场缓和的工作就可以将半导体衬底表面的漂移扩散层(电场缓和层)的形成面积实际上变为零，提供一种即使是较短的栅极长度也可以实现高耐压的微小的高耐压晶体管的制造方法。
并且，不需要在输出端子以及电源端子上设置ESD保护电路，所以，可大幅度的缩小芯片，可提供一种适于输出端子数较多并要求低成本的液晶装置等的半导体装置的制造方法。
如上所述，按照本实施方式，形成沟槽，在其侧壁形成有电场缓和层，所以，可使电场缓和层在半导体衬底上所占的面积接近零，可谋求高耐压晶体管的占有面积大幅(30～50％)的缩小。
本发明不限于上述的实施方式，在技术方案示出所示的范围内可进行各种变更。即，对在技术方案所示的范围内进行适当变更后的技术性方法进行组合而得到的实施方式也包含在本发明的技术性范围内。
本发明可以应用于在液晶装置等内具有沟槽结构的高耐压晶体管以及其制造方法。
在本实施方式的高耐压沟槽MOS晶体管中，除了上述结构之外，优选所述栅电极的顶部的平面与邻接的所述半导体衬底的表面部大致是同一平面。
在本实施方式的高耐压沟槽MOS晶体管中，除了上述结构之外，优选上述沟槽的深度是0.3～2μm。
在本实施方式的高耐压沟槽MOS晶体管中，除了上述结构之外，优选上述沟槽的宽度是0.3～1.0μm。
在本实施方式的高耐压沟槽MOS晶体管中，除了上述结构之外，优选上述第1电场缓和层的杂质浓度是1×1016～5×1017cm-3。
若杂质浓度是1×1016以下，则在晶体管的电源电压下，第1电场缓和层耗尽，晶体管的耐压降低。若是5×1017cm-3以上，则在晶体管的电源电压下，在第1电场缓和层中产生雪崩破坏，晶体管的耐压降低。
在本实施方式的高耐压沟槽MOS晶体管中，除了上述结构之外，优选上述第2电场缓和层的杂质浓度是1×1016～5×1017cm-3。
若杂质浓度是1×1016以下，则在晶体管的电源电压下，第2电场缓和层耗尽，源极、漏极的耐压降低。若是5×1017cm-3以上，则在晶体管的电源电压下，在第2电场缓和层中产生雪崩破坏，源极、漏极的耐压降低。
在本实施方式的高耐压沟槽MOS晶体管中，除了上述结构之外，优选沿上述沟槽侧壁所形成的第2电场缓和层的前端部形成在沟槽的深度的80～90％的位置上。
若第2电场缓和层的前端部是沟槽的深度的80％以下，则沿第2电场缓和层的沟槽侧壁的距离变短，所以，晶体管耐压下降。若是90％以上，则向晶体管施加了电压时，耗尽层向沟槽底面侧延伸，所以，晶体管耐压下降。
在本实施方式的高耐压沟槽MOS晶体管中，除了上述结构之外，在上述高耐压沟槽MOS晶体管的栅极长度方向，优选覆盖上述栅电极部的上述绝缘膜的宽度是0.4～1.5μm。
若绝缘膜的宽度是0.4μm以下，则容易受栅电极的电场的影响，晶体管耐压降低。若是1.5μm以上，则晶体管的尺寸变大，晶体管的导通电阻变大。
在本实施方式的高耐压沟槽MOS晶体管中，除了上述结构之外，优选上述高耐压沟槽MOS晶体管的源极区域与漏极区域的耐压是10～100V。
在本实施方式的高耐压沟槽MOS晶体管的制造方法中，除了上述结构之外，优选上述栅电极的顶部的平面形成在与邻接的上述半导体衬底的表面部大致同一平面上。
在本实施方式的高耐压沟槽MOS晶体管的制造方法中，除了上述结构之外，优选上述沟槽的深度形成为0.3～2μm。
在本实施方式的高耐压沟槽MOS晶体管的制造方法中，除了上述结构之外，优选上述沟槽的宽度形成为0.3～1.0μm。
在本实施方式的高耐压沟槽MOS晶体管的制造方法中，除了上述结构之外，优选上述第1电场缓和层的杂质浓度形成为1×1016～5×1017cm-3。
在本实施方式的高耐压沟槽MOS晶体管的制造方法中，除了上述结构之外，优选上述第2电场缓和层的杂质浓度形成为1×1016～5×1017cm-3。
在本实施方式的高耐压沟槽MOS晶体管的制造方法中，除了上述结构之外，优选沿上述沟槽侧壁所形成的第2电场缓和层的前端部形成在沟槽的深度的80～90％的位置。
在本实施方式的高耐压沟槽MOS晶体管的制造方法中，除了上述结构之外，在上述高耐压沟槽MOS晶体管的栅极长度方向，覆盖上述栅电极部的第2绝缘膜的宽度优选是O.4～1.5μm。
在本实施方式的高耐压沟槽MOS晶体管的制造方法中，除了上述结构之外，优选上述高耐压沟槽MOS晶体管的源极区域与漏极区域的耐压形成为10～100V。
发明的详细说明的项目中的具体实施方式或实施例是使本发明的技术内容明确的内容，并不应该狭义地理解为只限定于这样的具体例，在本发明的精神和技术方案的范围内可进行各种变更来实施。
Claims (20)
1.一种高耐压沟槽MOS晶体管，其特征在于，具有：
形成在半导体衬底上的沟槽与形成在所述沟槽的表面部的栅极氧化膜；
形成在所述栅极氧化膜上的沟槽内的栅电极；
形成在与所述栅电极的两侧邻接的半导体衬底的表面部上的第1电场缓和层；
沿具有所述栅电极的区域的沟槽的侧壁且与所述第1电场缓和层连接地形成在半导体衬底中的第2电场缓和层；
覆盖所述栅电极的绝缘膜；
包含于形成在所述栅电极的两侧的第1电场缓和层的表面部所形成的源极以及漏极区域。
2.如权利要求1的高耐压沟槽MOS晶体管，其特征在于，
所述栅电极的顶部的平面是与邻接的所述半导体衬底的表面部相同的平面。
3.如权利要求1至权利要求2的任意一项的高耐压沟槽MOS晶体管，其特征在于，
在所述高耐压沟槽MOS晶体管的栅极长度方向，覆盖所述栅电极的所述绝缘膜的宽度是0.4～1.5μm。
4.如权利要求1的高耐压沟槽MOS晶体管，其特征在于，
所述第1电场缓和层的杂质浓度是1×1016～5×1017cm-3。
5.一种高耐压沟槽MOS晶体管，其特征在于，具有：
形成在半导体衬底上的沟槽和形成在所述沟槽的内壁上的栅极氧化膜；
栅电极，隔着所述栅极氧化膜形成在沟槽内和所述半导体衬底上的与所述沟槽相邻的区域；
形成在所述半导体衬底上的所述栅电极的两侧的侧墙；
第1电场缓和层，形成在与所述栅电极两侧邻接的半导体衬底的表面部；
第2电场缓和层，沿具有所述栅电极的沟槽的侧壁，与所述第1电场缓和层连接地形成在半导体衬底中；
包含于形成在所述栅电极的两侧的所述第1电场缓和层的表面部所形成的源极以及漏极区域。
6.一种高耐压沟槽MOS晶体管，其特征在于，具有：
形成在半导体衬底上的沟槽和形成在所述沟槽的内壁上的栅极氧化膜；
隔着所述栅极氧化膜形成在沟槽内的栅电极的上表面形成得比所述半导体衬底的表面部低的结构；
侧墙，位于所述栅电极的上表面，并且，沿所述沟槽的内壁形成；
第1电场缓和层，形成在与所述栅电极的两侧邻接的半导体衬底的表面部；
第2电场缓和层，沿配置有所述栅电极的沟槽的侧壁，与所述第1电场缓和层连接地形成在半导体衬底中；
包含于形成在所述栅电极的两侧的第1电场缓和层的表面部所形成的源极以及漏极区域。
7.如权利要求1、2、5、6的任意一项的高耐压沟槽MOS晶体管，其特征在于，
所述沟槽的深度是0.3～2μm。
8.如权利要求1、2、5、6的任意一项的高耐压沟槽MOS晶体管，其特征在于，
所述沟槽的宽度是0.3～1.0μm。
9.如权利要求1、2、5、6的任意一项的高耐压沟槽MOS晶体管，其特征在于，
所述第2电场缓和层的杂质浓度是1×1016～5×1017cm-3。
10.如权利要求1、2、5、6的任意一项的高耐压沟槽MOS晶体管，其特征在于，
沿所述沟槽侧壁所形成的第2电场缓和层的朝向半导体衬底内部的前端部形成在从半导体衬底的表面朝向沟槽的底部的深度的80～90％的位置。
11.如权利要求1、2、5、6的任意一项的高耐压沟槽MOS晶体管，其特征在于，
所述高耐压沟槽MOS晶体管的源极区域与漏极区域的耐压是10～100V。
12.一种高耐压沟槽MOS晶体管的制造方法，其特征在于，具有如下步骤：
在第1传导型的半导体衬底上形成沟槽，埋入CVD氧化膜；
将抗蚀剂作为掩膜，沿晶体管形成区域的所述沟槽的两侧的侧壁，注入第2传导型的离子，形成第2电场缓和层；
从所述沟槽中除去所述晶体管形成区域的CVD氧化膜，在所露出的沟槽的侧壁与底面的半导体的衬底上形成栅极氧化膜；
将栅电极埋入到所述沟槽内；
形成以所希望的宽度覆盖所述栅电极的绝缘膜；
将所述绝缘膜作为掩膜，注入第2传导型的离子，形成第1电场缓和层，该第1电场缓和层以与所述第2电场缓和层连接的方式形成；
将所述绝缘膜作为掩膜，注入第2传导型的离子，形成源极区域以及漏极区域。
13.如权利要求12的高耐压沟槽MOS晶体管的制造方法，其特征在于，
所述栅电极的顶部的平面形成在与邻接的所述半导体衬底的表面部相同的平面。
14.如权利要求12的高耐压沟槽MOS晶体管的制造方法，其特征在于，
所述沟槽的深度形成为0.3～2μm。
15.如权利要求12的高耐压沟槽MOS晶体管的制造方法，其特征在于，
所述沟槽的宽度形成为0.3～1.0μm。
16.如权利要求12的高耐压沟槽MOS晶体管的制造方法，其特征在于，
所述第1电场缓和层的杂质浓度形成为1×1016～5×1017cm-3。
17.如权利要求12的高耐压沟槽MOS晶体管的制造方法，其特征在于，
所述第2电场缓和层的杂质浓度形成为1×1016～5×1017cm-3。
18.如权利要求12的高耐压沟槽MOS晶体管的制造方法，其特征在于，
沿所述沟槽侧壁所形成的第2电场缓和层的朝向半导体衬底内部的前端部形成在从半导体衬底的表面朝向沟槽的底部的的深度的80～90％的位置。
19.如权利要求12的高耐压沟槽MOS晶体管的制造方法，其特征在于，
在所述高耐压沟槽MOS晶体管的栅极长度方向，覆盖所述栅电极的绝缘膜的宽度形成为0.4～1.5μm。
20.如权利要求12的高耐压沟槽MOS晶体管的制造方法，其特征在于，
所述高耐压沟槽MOS晶体管的源极区域与漏极区域的耐压形成为10～100V。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006261560A JP2008084995A (ja) | 2006-09-26 | 2006-09-26 | 高耐圧トレンチｍｏｓトランジスタ及びその製造方法 |
| JP2006261560 | 2006-09-26 | ||
| JP2006-261560 | 2006-09-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101154685A CN101154685A (zh) | 2008-04-02 |
| CN101154685B true CN101154685B (zh) | 2010-06-09 |
Family
ID=39224013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007101612255A Expired - Fee Related CN101154685B (zh) | 2006-09-26 | 2007-09-25 | 高耐压沟槽mos晶体管及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7465989B2 (zh) |
| JP (1) | JP2008084995A (zh) |
| KR (1) | KR100923033B1 (zh) |
| CN (1) | CN101154685B (zh) |
| TW (1) | TWI359503B (zh) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4584222B2 (ja) * | 2006-09-26 | 2010-11-17 | シャープ株式会社 | 高耐圧トランジスタの製造方法 |
| US7633121B2 (en) * | 2007-10-31 | 2009-12-15 | Force-Mos Technology Corp. | Trench MOSFET with implanted drift region |
| KR101095686B1 (ko) * | 2009-07-24 | 2011-12-20 | 주식회사 하이닉스반도체 | 반도체 기억 소자 및 그 제조방법 |
| KR101087895B1 (ko) * | 2009-07-31 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR101186011B1 (ko) * | 2009-11-27 | 2012-09-25 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그의 형성 방법 |
| US20150221764A1 (en) * | 2014-02-04 | 2015-08-06 | Infineon Technologies Ag | Wafer based beol process for chip embedding |
| US10609273B2 (en) * | 2014-07-31 | 2020-03-31 | Maxell, Ltd. | Image pickup device and method of tracking subject thereof |
| TWI520343B (zh) * | 2014-08-20 | 2016-02-01 | 敦南科技股份有限公司 | 雙溝槽式的功率半導體元件及其製造方法 |
| US9515199B2 (en) * | 2015-01-02 | 2016-12-06 | Cree, Inc. | Power semiconductor devices having superjunction structures with implanted sidewalls |
| KR20210011783A (ko) | 2019-07-23 | 2021-02-02 | 삼성전자주식회사 | 트랜지스터를 구비하는 반도체 소자 |
| CN113078113B (zh) * | 2020-01-03 | 2023-01-31 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN114267640B (zh) * | 2020-09-16 | 2024-10-25 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
| CN117476746B (zh) * | 2023-12-27 | 2024-04-19 | 天狼芯半导体(成都)有限公司 | 一种屏蔽栅沟槽mos器件及其制备方法、芯片 |
| CN118173606B (zh) * | 2024-05-13 | 2024-07-26 | 合肥晶合集成电路股份有限公司 | 高压mos晶体管及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1541417A (zh) * | 2001-08-10 | 2004-10-27 | �����ɷ� | 具有有源沟槽角落和厚底部氧化物的沟槽型mis器件及其制造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5282079A (en) * | 1975-12-29 | 1977-07-08 | Fujitsu Ltd | Mos transistor |
| JPH0290567A (ja) * | 1988-09-28 | 1990-03-30 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPH02192168A (ja) * | 1989-01-20 | 1990-07-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH03211883A (ja) * | 1990-01-17 | 1991-09-17 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JP3079586B2 (ja) | 1991-01-09 | 2000-08-21 | ソニー株式会社 | 高耐圧トランジスタおよびその製造方法 |
| JPH0778977A (ja) * | 1993-09-09 | 1995-03-20 | Toshiba Corp | 半導体装置 |
| JPH0964359A (ja) * | 1995-08-30 | 1997-03-07 | Sony Corp | 半導体装置及びその製造方法 |
| JP2003133546A (ja) * | 2001-10-26 | 2003-05-09 | Sharp Corp | 半導体装置及びその製造方法 |
| JP4031677B2 (ja) * | 2002-07-05 | 2008-01-09 | シャープ株式会社 | 半導体装置の製造方法 |
| KR100558544B1 (ko) * | 2003-07-23 | 2006-03-10 | 삼성전자주식회사 | 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법 |
-
2006
- 2006-09-26 JP JP2006261560A patent/JP2008084995A/ja active Pending
-
2007
- 2007-09-21 KR KR1020070096440A patent/KR100923033B1/ko not_active Expired - Fee Related
- 2007-09-24 US US11/902,583 patent/US7465989B2/en active Active
- 2007-09-25 CN CN2007101612255A patent/CN101154685B/zh not_active Expired - Fee Related
- 2007-09-26 TW TW096135794A patent/TWI359503B/zh not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1541417A (zh) * | 2001-08-10 | 2004-10-27 | �����ɷ� | 具有有源沟槽角落和厚底部氧化物的沟槽型mis器件及其制造方法 |
Non-Patent Citations (2)
| Title |
|---|
| JP特开2004-39985A 2004.02.05 |
| JP特开平9-55495A 1997.02.25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008084995A (ja) | 2008-04-10 |
| TW200834921A (en) | 2008-08-16 |
| KR100923033B1 (ko) | 2009-10-22 |
| CN101154685A (zh) | 2008-04-02 |
| US20080073706A1 (en) | 2008-03-27 |
| US7465989B2 (en) | 2008-12-16 |
| KR20080028313A (ko) | 2008-03-31 |
| TWI359503B (en) | 2012-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101154685B (zh) | 高耐压沟槽mos晶体管及其制造方法 | |
| KR100363353B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR101494461B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP4836427B2 (ja) | 半導体装置及びその製造方法 | |
| JP4241856B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| CN102983164A (zh) | 半导体器件及其制造方法 | |
| CN102891180B (zh) | 一种包含mosfet器件的半导体器件和制作方法 | |
| JP2014053523A (ja) | 半導体装置およびその製造方法 | |
| TW201943081A (zh) | 半導體裝置及其製造方法 | |
| CN101154684B (zh) | 高耐压晶体管、其制造方法以及使用其的半导体器件 | |
| CN108091681A (zh) | 半导体器件及半导体器件的制造方法 | |
| KR100390614B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP4477309B2 (ja) | 高耐圧半導体装置及びその製造方法 | |
| JP5172223B2 (ja) | 半導体装置 | |
| JP5788678B2 (ja) | 半導体装置およびその製造方法 | |
| JP2014192361A (ja) | 半導体装置およびその製造方法 | |
| JP2007235084A (ja) | 半導体装置およびその製造方法 | |
| US20130082327A1 (en) | Semiconductor device | |
| JP2007150125A (ja) | 半導体装置およびそれの製造方法 | |
| KR20000000936A (ko) | 반도체장치의 이중확산 모스 트랜지스터 및 그제조방법 | |
| KR101110178B1 (ko) | 고전압 트랜지스터의 제조방법 | |
| KR101002924B1 (ko) | 정전기 방전 보호 장치 및 그 제조방법 | |
| KR101090049B1 (ko) | 반도체 디바이스 및 그의 제조 방법 | |
| TW202001990A (zh) | 製造高電壓半導體裝置的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100609 Termination date: 20140925 |
|
| EXPY | Termination of patent right or utility model |