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CN101140941A - 显示装置及其制造方法 - Google Patents

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CN101140941A
CN101140941A CNA2007101482660A CN200710148266A CN101140941A CN 101140941 A CN101140941 A CN 101140941A CN A2007101482660 A CNA2007101482660 A CN A2007101482660A CN 200710148266 A CN200710148266 A CN 200710148266A CN 101140941 A CN101140941 A CN 101140941A
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CN
China
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polysilicon
gate metal
display device
metal electrode
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Application number
CNA2007101482660A
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Inventor
今村卓司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

本发明提供一种能够以简单的结构减少来自多晶硅的漏电流、得到稳定的保持特性的显示装置及其制造方法。本发明的显示装置具有:形成在绝缘衬底(11)上的作为基底膜的氧化硅膜(13)以及氮化硅膜(14);形成在该基底膜上的多晶硅电极上(18);形成在该多晶硅电极(18)上的栅极绝缘膜(16);在栅极绝缘膜(16)上形成在与多晶硅电极(18)对置的位置上的栅极金属电极(17)。并且,栅极金属电极(17)以在上面图中覆盖多晶硅电极(18)的边缘部的一部分或者全部的方式形成。

Description

显示装置及其制造方法
技术领域
本发明涉及阵列状配置有薄膜晶体管的有源矩阵方式的显示装置及其制造方法,特别涉及与对显示区域内的像素进行驱动的薄膜晶体管同时形成的电容器。
背景技术
随着近年来的高度信息化社会的发展或多媒体系统的迅速普及,液晶显示装置或者有机EL显示装置等的重要性越来越大。作为这些显示装置的像素的驱动方式,广泛采用使用了阵列状配置的薄膜晶体管的有源矩阵方式。
一般地说,在玻璃等绝缘衬底上形成岛状的硅,在岛状硅上形成栅极绝缘膜以及栅电极,由此,制造TFT。在形成TFT电路的同时也形成电容器。
图7以及图8分别是作为以往的显示装置的一部分的电容器(capacitor)部的平面图以及剖面图。如图7以及图8所示,在绝缘衬底111上形成氮化硅膜113以及氧化硅膜114,作为基底膜。并且,在氧化硅膜114的预定位置上形成多晶硅电极118。在多晶硅电极118上形成栅极绝缘膜116。并且,在与栅极绝缘膜116上的多晶硅电极118对置的位置上形成栅极金属(gatemetal)电极117。此处,对于多晶硅电极118来说,在多晶硅膜中以离子注入法或者离子掺杂(ion doping)法引入杂质,作为导体来使用的情况较多。此时,将多晶硅电极118作为一个电极,将栅极金属电极117作为另一电极,构成电容器。在上面图中多晶硅电极118的边缘部位于栅极金属电极117的外侧。
即,多晶硅电极118比栅极金属电极117大,在上面图中其边缘部位于栅极金属电极117的边缘部的外侧,所以,来自多晶硅电极118的漏电流较多,表现不稳定的保持特性。由此,产生不能够表现出良好的电路性能的问题。
以往,在专利文献1中公开了以降低这样的漏电流为目的的技术。根据专利文献1中的半导体装置及其制造方法、以及有机EL显示面板(display panel),以由第一热氧化膜以及第二热氧化膜构成的两层的热氧化层覆盖岛状硅,由此,使岛状硅的端部的两层热氧化膜的总膜厚为岛状硅的上表面的两层的热氧化膜的总膜厚的70%以上。由此,谋求降低漏电流。即,在现有技术中,通过使热氧化膜多层化来谋求解决所述问题。
专利文献1特开2002-76346号公报
但是,在现有技术中存在使热氧化膜多层化用的制造步骤数增大的问题。
发明内容
本发明的目的在于提供一种可解决所述问题的能够以简单的结构降低来自多晶硅电极的漏电流的显示装置及其制造方法。
为解决所述课题,本发明的显示装置具有:绝缘衬底;形成在所述绝缘衬底上的多晶硅电极;形成在所述多晶硅电极上的栅极绝缘膜;在所述栅极绝缘膜上形成在与所述多晶硅电极对置的位置上的栅极金属电极,其中,所述栅极金属电极在上面图中覆盖所述多晶硅电极的边缘部的一部分或者全部。
此外,本发明的显示装置的制造方法具有如下步骤:在衬底上形成多晶硅薄膜;在所述多晶硅薄膜上形成栅极绝缘膜;向所述多晶硅薄膜中注入杂质,形成多晶硅电极;在所述栅极绝缘膜上形成导电膜,进行构图,形成栅极金属电极,其中,在形成所述栅极金属电极的步骤中,具有以在上面图中所述栅极金属电极覆盖所述多晶硅电极的边缘部的一部分或者全部的方式形成的步骤。
按照本发明,可提供一种以简单的结构使来自多晶硅电极的漏电流减少、得到稳定的保持特性的显示装置及其制造方法。
附图说明
图1是一般的显示装置的TFT与电容器部的剖面图。
图2是形成栅极金属电极之前的作为显示装置的一部分的电容器的制造步骤剖面图。
图3(a)是表示实施方式1的作为显示装置的一部分的电容器部的平面图,(b)是表示实施方式1的作为显示装置的一部分的电容器部的剖面图。
图4是表示实施方式2的未以栅极金属电极覆盖多晶硅图形的角的结构的电容器部的平面图。
图5(a)是表示实施方式3的将栅极金属电极的一部分作成开口部的结构的电容器部的平面图,(b)是表示实施方式3的将栅极金属电极的一部分作成开口部的结构的电容器部的剖面图,(c)是实施方式3的将栅极金属电极的一部分作成开口部、形成布线层后的电容器部的剖面图。
图6(a)是表示实施方式3的将栅极金属电极的一部分作成凹部的结构的电容器部的平面图,(b)是表示实施方式3的将栅极金属电极的一部分作成凹部的结构的电容器部的剖面图,(c)是表示实施方式3的将栅极金属电极的一部分作成凹部、形成钝化膜后的电容器部的剖面图。
图7是作为现有的显示装置的一部分的电容器部的平面图。
图8是作为现有的显示装置的一部分的电容器部的剖面图。
具体实施方式
以下,参照附图详细地对应用了本实施方式的具体的实施方式进行说明。以下的说明是本发明的实施方式,并不限定本发明。
实施方式1
对于本实施方式来说,以覆盖下部电极的边缘部的方式形成显示装置的电容器的上部电极,由此,谋求降低漏电流,但是,此处,首先对一般的显示装置的结构进行说明。显示装置具有设置在绝缘衬底的显示区域上的多个平行的扫描信号线、和以与该扫描信号线交叉的方式设置的多个平行的显示信号线。由邻接的扫描信号线和显示信号线包围的区域成为像素,像素以矩阵状排列在显示区域。此外,在绝缘衬底上设置对所述扫描信号线进行驱动的扫描信号驱动电路以及对所述显示信号线进行驱动的显示信号驱动电路。在所述像素内至少形成一个薄膜晶体管(TFT)以及电容器。
图1是示意性表示TFT以及电容器的结构的剖面图。此处,作成TFT的栅电极54位于由多晶硅层构成的半导体膜52上的顶栅结构,TFT作成p沟道MOSFET(p-channel MOSFET)进行说明。在图1中,51和53是基底膜,52是半导体膜,50是栅极绝缘膜,54是栅电极,55是层间绝缘膜,56是源电极,57是漏电极,58是钝化膜,62是接触孔,70是电容器下部电极,71是电容器上部电极。
作为绝缘衬底40,可使用透明的玻璃衬底等。或者,也可使用Al或不锈钢(stainless)等金属衬底。在绝缘衬底40上形成绝缘性的基底膜60。基底膜60形成在绝缘衬底40的大致整个面上。在基底膜60中可使用作为透过性绝缘膜的氮化硅膜51或者氧化硅膜53。当然,基底膜60可作成它们的层叠结构,但是,也可以是只一个的单层结构。在基底膜60上形成半导体膜52。将该半导体膜52构图为岛状。由此,基底膜60上的半导体膜52成为矩阵状的图形。
半导体膜52具有源极区域521、沟道区域522以及漏极区域523。沟道区域522配置在源极区域521与漏极区域523之间。源极区域521以及漏极区域523是含有杂质的导电性区域,以夹持沟道区域522的方式形成。此处,所谓的沟道区域522表示对栅电极施加栅极电压时形成沟道的区域。该半导体膜52例如由多晶硅膜形成。并且,在对半导体膜52进行构图时,可将半导体膜52的端部加工成锥形(taper)形状。由此,半导体膜52能够可靠地被后述的栅极绝缘膜50覆盖。因此,可充分抑制绝缘破坏等的不良。
在与半导体膜52隔离的位置,形成电容器的下部电极70,作成与漏极区域523相同的岛。在半导体膜52上形成栅极绝缘膜50。栅极绝缘膜50以覆盖半导体膜52的整体的方式形成。因此,栅极绝缘膜50的下表面与半导体膜52的上表面接触。并且,在栅极绝缘膜50上形成栅电极54。栅电极54配置在半导体膜52的沟道区域522上。即,以夹持栅极绝缘膜50的方式对置配置栅电极54和半导体膜52的沟道区域522。此外,在与栅电极54隔离的位置上,在隔着栅极绝缘膜50与电容器的下部电极70对置的位置上形成电容器的上部电极71。
并且,在栅电极54以及栅极绝缘膜50上形成层间绝缘膜55。层间绝缘膜55以覆盖栅电极54的方式形成。在层间绝缘膜55以及栅极绝缘膜50上形成接触孔62。接触孔62以贯通层间绝缘膜55以及栅极绝缘膜50的方式形成。由此,接触孔62达到半导体膜52。
在该接触孔62中埋设源电极56以及漏电极57。源电极56与源极区域521连接。此外,漏电极57与漏极区域523连接。
这样,从层间绝缘膜55上到半导体膜52形成源电极56以及漏电极57。因此,源电极56以及漏电极57从层间绝缘膜上露出。并且,在层间绝缘膜55上以覆盖源电极56以及漏电极57的方式形成钝化膜58。并且,在钝化膜58上形成与源电极56以及漏电极57连接用的通孔(through hole)63。
然后,参照图2(d)、图3(a)以及图3(b)对这样构成的显示装置的电容器的结构进行说明。图2(d)是实施方式1的作为显示装置的一部分的电容器部的剖面图。图3(a)是实施方式1的作为显示装置的一部分的电容器的平面图。可对由电容器的下部电极70和电容器的上部电极71构成的电容器应用图2(d)所示的结构。图3(b)是图3(a)的A-A线的剖面图,并且,是形成钝化膜的剖面图。
如图2(d)所示,在绝缘衬底11上形成氮化硅膜13以及氧化硅膜14作为基底膜。并且,在氧化硅膜14上的预定区域上形成多晶硅电极18,在该多晶硅电极18上形成栅极绝缘膜16。并且,在该栅极绝缘膜16上以与多晶硅电极18对置的方式形成栅极金属电极17。如图3(a)所示,以在上面图中该栅极金属电极17的端部位于多晶硅电极18的外侧的方式形成。此处,栅极金属电极17与图1所示的电容器的上部电极71对应,此外,多晶硅电极18与图1所示的电容器的下部电极70对应。并且,如图3(b)所示,在栅极金属电极17上形成层间绝缘膜55,形成连接多晶硅电极18的引出布线部与布线层的接触孔62。在层间绝缘膜55上形成布线层59,在其上形成钝化膜58。
此处,在将从多晶硅18的端部到所述栅极金属电极17的端部的距离设为Y、将多晶硅电极18的膜厚设为a、将栅极绝缘膜16的膜厚设为b、将栅极金属电极17的膜厚设为c的情况下,优选满足Y≥(a+b+c)/2。其理由是,若从多晶硅18的端部到所述栅极金属电极17的端部的Y为各膜厚的总计的1/2的和以上,栅极金属电极17可充分覆盖多晶硅电极18,可降低来自多晶硅电极18的漏电流。此时,优选各膜厚满足c>a、b的关系。由于满足c>a、b的关系,能够更可靠地覆盖多晶硅电极18的端部。此处,由于在通过激光退火(laser anneal)从非晶硅(amorphous silicon)得到多晶硅时照射能量的制约,多晶硅电极膜厚a例如为50~100nm。此外,由于晶体管特性的制约,栅极绝缘膜16的膜厚b例如是50~150nm。并且,为了进行形成晶体管的源极、漏极区域时的离子掺杂,为了作成离子注入的自调整(self-align)的掩模,以及考虑到栅电极的电阻,栅极金属电极17的膜厚c例如是200~400nm。因此,根据这些器件特性以及工艺上的制约等,能够满足c>a、b。
然后,参照图2对这样构成的本实施方式1的显示装置的制造方法进行说明。此处,作为与实施方式1直接关联的栅极金属电极形成工艺的说明,省略栅极金属电极形成以后的工艺。图2是作为显示装置的一部分的电容器的一部分的各制造步骤的制造步骤剖面图。
如图2(a)所示,在绝缘衬底11上形成氮化硅膜13以及氧化硅膜14,作为基底膜。此处,作为绝缘衬底11,一般使用玻璃衬底,特别是也可使用熔点较高的石英玻璃衬底。此外,作为基底膜,可使用氮化硅膜13或者氧化硅膜14单体。然后,在基底膜上利用等离子体CVD法形成例如厚度为50~70nm的非晶硅膜12。
并且,利用准分子激光退火(excimer laser anneal)等使非晶硅膜12熔融,并使其冷却、固化,由此,形成多晶硅膜。并且,在该多晶硅膜上以照相制版法形成抗蚀剂图形(resist pattern)之后,如图2(b)所示,利用干法刻蚀对多晶硅膜进行构图,形成多晶硅图形15。此时,除去不需要的抗蚀剂。此外,在该步骤中,形成图1的半导体膜52的图形。
然后,如图2(c)所示,在多晶硅图形15上形成栅极绝缘膜16。例如,可通过等离子体CVD法等形成栅极绝缘膜16。形成该栅极绝缘膜16之后,通过照相制版法形成抗蚀剂图形。并且,使用离子注入法或者离子掺杂法对成为电容器的一个电极的多晶硅图形15注入磷(Phosphorus)等杂质,形成多晶硅电极18。注入杂质后,除去不需要的抗蚀剂。此外,在该步骤中,在图1的半导体膜52中注入杂质。
并且,如图2(d)所示,在栅极绝缘膜16上在与多晶硅电极对置的位置上形成导电膜。然后,通过照相制版法在导电膜上形成抗蚀剂图形,利用刻蚀除去不需要的导电膜,形成栅极金属电极17。此外,在该步骤中,形成图1的栅电极54。
此处,如上所述,在以往的显示装置中,与作为电容器的一个电极的多晶硅电极18相比,作为电容器的另一电极的栅极金属电极17在平面图中配置在内侧。这样的结构会产生来自多晶硅的漏电流较多、表现出不稳定的保持特性的问题。
因此,在本实施方式中,如图3(a)所示,栅极金属电极17的端部以在上面图中位于多晶硅电极18的端部的外侧的方式形成。并且,通过作成以栅极金属电极17覆盖多晶硅电极18的引出布线部以外的结构,由此,可减少来自作为电容器的一个电极的多晶硅电极18的漏电流,可得到稳定的保持特性。
在这样构成的本实施方式中,以位于多晶硅电极18的端部的外侧的方式形成栅极金属电极17的端部,作成以栅极金属电极17覆盖多晶硅电极18的引出布线部以外的结构。由此,能够以非常简单的结构降低来自多晶硅电极18的漏电流。此外,能够得到电容器的稳定的保持特性,能够提供一种具有稳定的显示特性的显示装置。
实施方式2
参照图4对本实施方式2的显示装置进行说明。图4是实施方式2的显示装置的平面图。在图4所示的实施实施方式2的显示装置中,对与图2所示的实施方式1相同的结构要素付以相同符号,省略其详细说明。
在图4所示的显示装置中,与图3(a)所示的实施方式1的不同点在于,不是用栅极金属电极27只覆盖多晶硅电极18的引出布线部的结构,而是栅极金属电极27覆盖多晶硅电极18的四角以及引出布线部以外的结构。即,在本实施方式中,多晶硅电极18的四角和引出布线部没有被栅极金属电极17覆盖。
在本实施方式中,到栅极绝缘膜16之前与实施方式1相同地形成。然后,形成栅极金属电极27。此处,在形成栅极金属电极27时,作成覆盖多晶硅电极18的四角以外的形状。
在这样构成的本实施方式中,作成栅极金属电极27覆盖多晶硅电极18的四角以外的结构,由此,可防止多晶硅电极18角的电场集中的产生,可防止引起绝缘不良。因此,可得到显示装置的稳定的保持特性以及绝缘特性。
实施方式3
参照图5(a)到图5(c)对本实施方式3的显示装置进行说明。图5(a)是实施方式3的显示装置的平面图。图5(b)是表示在实施方式3的显示装置中形成栅极金属电极的情况的剖面图,是图5(a)所示的B-B线的剖面图。并且,图5(c)是表示图5(b)进一步形成布线层的情况下的剖面图。在图5(a)到图5(c)所示的实施方式3的显示装置中,与图2所示的实施方式1相同的结构要素付以相同的符号,省略其详细的说明。
在图5(a)所示的显示装置中,与图3(a)所示的实施方式1的不同点在于,不是以栅极金属电极17覆盖多晶硅电极18的引出布线部以外,而是在栅极金属电极37a上形成开口部38a,在该开口部38a上形成连接多晶硅电极18和布线层的接触孔。
即,到栅极绝缘膜16之前与实施方式1相同地形成。然后,如图5(b)所示,在形成栅极金属电极时,在栅极金属电极37a的一部分上形成设置开口部38a。然后,如图5(c)所示,在设置有开口部38a的栅极金属电极37a上形成层间绝缘膜55。并且,在栅极金属电极37a的开口部38a上形成连接多晶硅电极和布线层的接触孔62。在层间绝缘膜55上形成布线层59。由此,在多晶硅电极18上连接布线层59。布线层59与图1所示的源电极56以及漏电极57同时形成,与源电极56或者漏电极57的任意一个连接。通过这样来构成,能够以栅极金属电极37a覆盖多晶硅电极18的全部边缘部,可减少漏电流。
此外,图6(a)到图6(c)示出图5(a)到图5(c)所示的显示装置的变形例。图6(a)是在栅极金属电极的边缘部形成开口部的显示装置的平面图。图6(b)是表示在栅极金属电极的边缘部形成开口部的显示装置的形成栅极金属电极之前的剖面图,是图6(a)的C-C线的剖面图。图6(c)是表示到图6(b)进一步形成钝化膜的显示装置的剖面图。
如图6(a)所示,也可在栅极金属电极37b的边缘部上形成开口部。即,到栅极绝缘膜之前与实施方式1相同地形成。然后,如图6(b)所示,在形成栅极金属电极37b时,在栅极金属电极37b的端部设置凹部38b。然后,如图6(c)所示,在设置有凹部38b的栅极金属电极37b上形成层间绝缘层55。然后,在栅极金属电极37b的凹部38b上形成连接多晶硅电极18和布线层的接触孔62。在层间绝缘膜55上形成布线层59。由此,在多晶硅电极18上连接布线层59。该布线层59与图1所示的源电极56以及漏电极57同时形成,与源电极56或漏电极57的任意一个连接。并且,以覆盖布线层59以及层间绝缘膜55的方式形成钝化膜58。
在这样形成的本实施方式中,作为多晶硅电极18和布线层的电连接方法,不是从多晶硅电极18原封不动地形成引出布线,而是在栅极金属电极37a的一部分上形成开口部38a或者在栅极金属电极37b的一部分上形成凹部38b。并且,在开口部38a或者凹部38b上形成连接多晶硅电极18和布线层的接触孔。由此,能够得到可降低漏电流的电容器。
具有如上所述的实施方式1到实施方式3所示的电容器以及TFT的TFT阵列衬底具有能够减少来自多晶硅电极的漏电流、得到稳定的保持特性的特征,所以,可应用于显示装置。具体地说,可应用于具有有源矩阵型阵列衬底的显示装置中,该有源矩阵型阵列衬底是在显示装置的显示区域中,信号布线和扫描布线交叉并在其交叉部附近配置具有电容器的TFT而形成的。
例如,可应用于通过密封材料贴合阵列衬底与滤色片衬底并在该阵列衬底与滤色片衬底之间封入液晶材料而形成的液晶显示装置中。此外,也能够应用于在阵列衬底上的漏电极上与或者在与漏电极连接的像素电极上层叠自发光材料和对置电极而形成的EL显示装置。并且,不仅是显示区域,也可应用于位于显示区域周边的驱动电路的TFT中,此时,可与显示区域中的TFT同时形成。
并且,本发明不限于如上所述的实施方式,在不脱离本发明的宗旨的范围内可进行各种变更。

Claims (14)

1.一种显示装置,其特征在于,
具有:绝缘衬底;形成在所述绝缘衬底上的多晶硅电极;形成在所述多晶硅电极上的栅极绝缘膜;在所述栅极绝缘膜上形成在与所述多晶硅电极对置的位置上的栅极金属电极,
所述栅极金属电极以在上面图中覆盖所述多晶硅电极的边缘部的一部分或者全部的方式形成。
2.如权利要求1的显示装置,其特征在于,
将从所述多晶硅电极端部到所述栅极金属电极端部的距离设为Y、将多晶硅电极膜厚设为a、将栅极绝缘膜厚设为b、将栅极金属电极膜厚设为c时,满足Y≥(a+b+c)/2。
3.如权利要求2的显示装置,其特征在于,
将从所述多晶硅电极端部到所述栅极金属电极端部的距离设为Y、将多晶硅电极膜厚设为a、将栅极绝缘膜厚设为b、将栅极金属电极膜厚设为c时,满足c>a、b。
4.如权利要求1的显示装置,其特征在于,
所述栅极金属电极覆盖所述多晶硅电极的引出布线部以外的边缘部。
5.如权利要求4的显示装置,其特征在于,
将从所述多晶硅电极端部到所述栅极金属电极端部的距离设为Y、将多晶硅电极膜厚设为a、将栅极绝缘膜厚设为b、将栅极金属电极膜厚设为c时,满足Y≥(a+b+c)/2。
6.如权利要求1的显示装置,其特征在于,
所述栅极金属电极覆盖所述多晶硅电极的边缘部的四角以外。
7.如权利要求6的显示装置,其特征在于,
将从所述多晶硅电极端部到所述栅极金属电极端部的距离设为Y、将多晶硅电极膜厚设为a、将栅极绝缘膜厚设为b、将栅极金属电极膜厚设为c时,满足Y≥(a+b+c)/2。
8.如权利要求1的显示装置,其特征在于,
所述栅极金属电极具有开口部,在所述开口部上形成连接所述多晶硅电极和布线层的接触孔。
9.如权利要求8的显示装置,其特征在于,
将从所述多晶硅电极端部到所述栅极金属电极端部的距离设为Y、将多晶硅电极膜厚设为a、将栅极绝缘膜厚设为b、将栅极金属电极膜厚设为c时,满足Y≥(a+b+c)/2。
10.如权利要求1至9的任意一项的显示装置,其特征在于,
在所述绝缘衬底与所述多晶硅电极之间具有基底膜。
11.一种显示装置的制造方法,其特征在于,
具有如下步骤:在衬底上形成多晶硅薄膜;在所述多晶硅薄膜上形成栅极绝缘膜;向所述多晶硅薄膜中注入杂质,形成多晶硅电极;在所述栅极绝缘膜上形成导电膜,进行构图,形成栅极金属电极,
在形成所述栅极金属电极的步骤中,以在上面图中所述栅极金属电极覆盖所述多晶硅电极的边缘部的一部分或者全部的方式形成。
12.如权利要求11的显示装置的制造方法,其特征在于,
在形成所述栅极绝缘膜的步骤中,以覆盖所述多晶硅电极的引出布线部以外的边缘部的方式形成所述栅极金属电极。
13.如权利要求11或12的显示装置的制造方法,其特征在于,
在形成所述栅极绝缘膜的步骤中,以覆盖所述多晶硅电极的边缘部的四角以外的方式形成所述栅极金属电极。
14.如权利要求11的显示装置的制造方法,其特征在于,还具有如下步骤,
在所述栅极金属电极的一部分上形成开口部;
在所述开口部上形成连接所述栅极金属电极和所述多晶硅电极的接触孔。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW556263B (en) * 1996-07-11 2003-10-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US8603870B2 (en) 1996-07-11 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06167722A (ja) * 1992-11-30 1994-06-14 Sharp Corp アクティブマトリクス基板及びその製造方法
JP3973787B2 (ja) * 1997-12-31 2007-09-12 三星電子株式会社 液晶表示装置及びその製造方法
JP3520842B2 (ja) 1999-07-16 2004-04-19 セイコーエプソン株式会社 電気光学装置、及びこれを用いた電子機器
JP2001223366A (ja) 2000-02-10 2001-08-17 Seiko Epson Corp アクティブマトリクス基板及びその製造方法、並びに電気光学装置
JP2002359252A (ja) * 2000-09-29 2002-12-13 Toshiba Corp 平面表示装置及びその製造方法
JP2002122881A (ja) * 2000-10-13 2002-04-26 Nec Corp 液晶表示装置及びその製造方法
US6825496B2 (en) * 2001-01-17 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
KR100495701B1 (ko) * 2001-03-07 2005-06-14 삼성에스디아이 주식회사 유기 전계 발광 표시장치의 제조방법
JP2003036041A (ja) * 2001-07-23 2003-02-07 Toshiba Corp 平面表示装置
KR100566894B1 (ko) * 2001-11-02 2006-04-04 네오폴리((주)) Milc를 이용한 결정질 실리콘 tft 패널 및 제작방법
JP2005079283A (ja) * 2003-08-29 2005-03-24 Seiko Epson Corp 薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器
JP2006108149A (ja) * 2004-09-30 2006-04-20 Seiko Epson Corp 薄膜半導体装置、電気光学装置、電子機器、薄膜半導体装置の製造方法、及び薄膜電子装置

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