[go: up one dir, main page]

CN101075577A - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN101075577A
CN101075577A CNA2007101017993A CN200710101799A CN101075577A CN 101075577 A CN101075577 A CN 101075577A CN A2007101017993 A CNA2007101017993 A CN A2007101017993A CN 200710101799 A CN200710101799 A CN 200710101799A CN 101075577 A CN101075577 A CN 101075577A
Authority
CN
China
Prior art keywords
film
crystal wafer
chamber
semiconductor crystal
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101017993A
Other languages
English (en)
Other versions
CN101075577B (zh
Inventor
二瀬卓也
飞松博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN101075577A publication Critical patent/CN101075577A/zh
Application granted granted Critical
Publication of CN101075577B publication Critical patent/CN101075577B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供如下的技术，此技术通过减小连接孔部分的电气特性的不均，可以提高半导体装置的可靠性以及制造良品率。将半导体晶圆SW放置在成膜装置的干洗处理用的腔室57所具有的晶圆载物台57a上后，供给还原气体，对半导体晶圆SW的主面进行干洗处理，接着，利用温度维持在180℃的喷头57c，在100至150℃的第1温度下，对半导体晶圆SW进行热处理。其次，将半导体晶圆SW从腔室57真空搬运到热处理用的腔室中后，在此热处理用的腔室中，以150至400℃的第2温度对半导体晶圆SW进行热处理，由此去除残留在半导体晶圆SW的主面上的生成物。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造技术，特别是涉及有效地适用于如下半导体装置的制造步骤的技术，在所述半导体装置中，金属膜埋入到在绝缘膜上开口的连接孔的内部。
背景技术
在日本专利公开2003-324108号公报(对应美国的USP6864183)中揭示了如下方法，即，使用氟化气体与氩气的混合气体来进行等离子蚀刻，由此去除存在于硅基板以及栅电极的表面上的自然氧化膜，所述氟化气体是选自由三氟化氮气体、氟化氢气体、六氟化二碳气体、四氟化碳气体以及六氟化硫气体构成的群的至少1种以上的氟化气体(参照专利文献1)。
此外，在日本专利公开2-256235号公报(对应美国的USP5030319)中揭示了如下方法，即，利用包含卤素的气体与碱性气体来生成卤素盐，使所述卤素盐与被处理体的氧化膜反应，或者使卤素盐气体直接与氧化膜反应，从而选择性地对氧化膜进行蚀刻，并去除此氧化膜，而不损伤底层(参照专利文献2)。
此外，在日本专利公开3-116727号公报中揭示了如下方法，即，使在表面上形成了氧化膜的半导体基板暴露在包含氟原子的气体中之后，在还原性气体、惰性气体、或者真空中进行退火，由此去除所述氧化膜(参照专利文献3)。
[专利文献1]
日本专利特开2003-324108号公报
[专利文献2]
日本专利特开平2-256235号公报
[专利文献3]
日本专利特开平3-116727号公报
发明内容
随着半导体装置不断高集成化，场效应晶体管应标度律而微细化，为了连接栅极或源极、漏极与配线，要求形成在层间绝缘膜上的连接孔的口径为0.1μm以下。然而，容易在露出在连接孔底部的导电材料的表面(例如构成栅极的导电膜、构成源极、漏极的半导体区域、或者形成在所述导电膜或半导体区域上的硅化物层等的表面)上形成自然氧化膜，当将金属膜埋入到所述连接孔内部时，为了获得良好的传导性，必须去除自然氧化膜。特别是在口径为0.1μm以下的细微的连接孔上，难以去除连接孔底部的自然氧化膜，因此目前熟悉本领域的技术人员已提出了各种清洗方法或处理装置等。
然而，形成在连接孔底部的自然氧化膜的厚度存在不均。因此，对于本发明人而言，作为可以完全去除连接孔底部的自然氧化膜或杂质而不会过分蚀刻的方法，是在形成连接孔之后，例如使用HF气体与NH3气体或者NF3气体与NH3气体等还原气体来进行干洗处理，或者使用包含NF3气体与NH3气体或者NF3气体与H2气体等还原气体的Ar气体的反应性等离子来进行干洗处理。
然而，对于所述干洗处理而言，存在以下说明的各种技术性问题。
在经干洗处理后的连接孔底部以及侧面上，将生成硅氟酸铵((NH4)2SiF6)。在连接孔的内部，一般隔着势垒金属膜(例如在钛膜上堆积氮化钛膜而成的积层膜)而埋入着作为主导电材料的金属膜，但如果残留着所述生成物，则例如将产生如下问题，即，在连接孔的底面上，势垒金属膜与势垒金属膜下方的导电材料的接触电阻变得不均，在连接孔的侧面上势垒金属膜剥落。
因此，本发明人研究了如下内容：以所述生成物的升华温度、即100℃左右对经干洗处理的连接孔部分进行加热，由此从连接孔的底面以及侧面去除生成物。然而，显而易见的是，即使以100℃左右的温度来对连接孔部分进行加热，也无法使生成物完全升华，从而无法避免所述问题。本发明人认为所述情况的原因在于，生成在连接孔的底面以及侧面上的生成物的组成并非完全为(NH4)2SiF6，也包含与(NH4)2SiF6稍不相同的组成(非化学计量的组成的化合物，对于这些非化学计量的组成的化合物而言，在不会引起混淆时，简便起见，由硅氟酸铵或((NH4)2SiF6)表示)，此组成稍不相同的生成物在100℃左右的温度下不会升华，而会残留在连接孔的底面以及侧面上。
本申请案的一个发明目的在于提供如下的技术，此技术可以通过减小连接孔部分的电气特性的不均来提高半导体装置的可靠性以及制造良品率。
本申请案的所述一个发明的所述目的及其他目的、以及其他发明的目的及新颖特征，可以根据本说明书的记述以及附图而变得明确。
如果对本申请案所揭示的发明中的代表性内容的概要加以简单说明，则如下所述。
本发明的半导体装置的制造方法，在势垒金属膜形成于在绝缘膜上开口的连接孔的内部之前，包含：将半导体晶圆放置到第1腔室所具有的晶圆载物台上的步骤；通过设置在晶圆载物台上方的喷头来供给还原气体，对连接孔的内部进行干洗处理的步骤；以利用了喷头的加热温度的100至150℃的第1温度来对半导体晶圆进行热处理的步骤；将半导体晶圆从第1腔室搬运到第2腔室的步骤；以及在第2腔室中，以150至400℃的第2温度来对半导体晶圆进行热处理的步骤。
本发明的半导体装置的制造方法，在势垒金属膜形成于在绝缘膜上开口的连接孔的内部之前，包含：将半导体晶圆放置到第1腔室所具有的晶圆载物台上的步骤；通过设置在晶圆载物台上方的喷头来供给还原气体，对连接孔的内部进行干洗处理的步骤；以及以利用了喷头的加热温度的180至220℃的第1温度来对半导体晶圆进行热处理的步骤。
本发明的半导体装置的制造方法，在势垒金属膜形成于在绝缘膜上开口的连接孔的内部之前，包含：将半导体晶圆放置到第1腔室所具有的晶圆载物台上的步骤；通过设置在晶圆载物台上方的喷头来供给还原气体，对连接孔的内部进行干洗处理而不对半导体晶圆的侧面以及背面进行干洗处理的步骤；将半导体晶圆从第1腔室搬运到第2腔室的步骤；以及在第2腔室中，以150至400℃的第2温度来对半导体晶圆进行热处理的步骤。
将除了本申请案所揭示的所述内容以外的(包含类似发明)发明的概要分项而简洁地表示。
1.一种半导体装置的制造方法，隔着势垒金属膜，将金属膜埋入在绝缘膜上开口的连接孔的内部，且在所述绝缘膜上形成所述连接孔之后，在将所述势垒金属膜堆积到所述连接孔的内部之前，包含以下步骤：(a)将半导体晶圆放置到第1腔室所具有的晶圆载物台上的步骤；(b)通过设置在所述晶圆载物台上方的喷头来供给还原气体，对所述连接孔的内部进行干洗处理的步骤；(c)以利用了所述喷头的加热温度(喷头的辐射等)的第1温度来对所述半导体晶圆进行第1热处理的步骤；(d)将所述半导体晶圆从所述第1腔室搬运到第2腔室的步骤；以及(e)在所述第2腔室中，以高于所述第1温度的第2温度来对所述半导体晶圆进行第2热处理的步骤。
再者，本申请案中，主要对形成势垒金属之前的连接孔内的清洗工艺加以了说明，当然，本项1、8、或者11的各分段的工艺可以用作其他晶圆处理的前处理(干洗)。
即，作为热处理、或者形成各种膜等的晶圆处理前的清洗处理(例如将硅表面的自然氧化膜转换成在较低温度(例如摄氏400度以下)下会升华、蒸发或者汽化的物质的处理)，实施干洗处理时，同样在干洗室中，利用清洗机构的一部分或者全部，以第1温度(晶圆上表面温度)对干洗后生成的堆积、凝聚或凝结在晶圆表面(包括上表面、侧面、背面)上的清洗残渣(包括清洗处理生成物)进行热处理，由此使所述清洗残渣的一部分汽化，以去除所述清洗残渣，之后，使晶圆移动到其他处理室中，以高于第1温度的第2温度(晶圆上表面温度)来进行热处理，由此使残留的残渣汽化。
因为可以利用较低的温度来进行第1热处理，所以具有如下优点，即，可以使装置构造较为简单，或者可以确保产量。此外，上述处理具有如下优点，即，可以比较完全地(在避免使因处理引起的污染传播的范围内)去除必须被处理的背面、侧面的残渣。必须进行第2热处理的原因在于，如果生成物包含非化学计量的组成，则汽化温度有时会上升，此外，在具有复杂构造的实际的晶圆上表面上，有效的汽化温度有时依赖于自然特征而上升。
2.根据所述项1所述的半导体装置的制造方法，所述第1温度是100℃以上且未满150℃。
3.根据所述项1所述的半导体装置的制造方法，所述第2温度是150至400℃。
4.根据所述项1所述的半导体装置的制造方法，所述第2温度是165至350℃。
5.根据所述项1所述的半导体装置的制造方法，所述第2温度是180至220℃。
6.根据所述项1所述的半导体装置的制造方法，所述第2温度是200℃。
7.根据所述项1所述的半导体装置的制造方法，利用真空搬运，在所述第1腔室与所述第2腔室之间搬运所述半导体晶圆。
8.一种半导体装置的制造方法，隔着势垒金属膜，将金属膜埋入在绝缘膜上开口的连接孔的内部，且在所述绝缘膜上形成所述连接孔之后，在将所述势垒金属膜堆积到所述连接孔的内部之前，包含以下步骤：(a)将半导体晶圆放置到第1腔室所具有的晶圆载物台上的步骤；(b)通过设置在所述晶圆载物台上方的喷头来供给还原气体，对所述半导体晶圆的主面上的所述硅的表面进行干洗处理的步骤；以及(c)以利用了所述喷头的加热温度的第1温度来对所述半导体晶圆进行第1热处理的步骤；此处，所述喷头维持在高于180℃的温度。
即，作为热处理、或者形成各种膜等的晶圆处理前的清洗处理(例如将硅表面的自然氧化膜转换成在较低温度(例如摄氏400度以下)下会升华、蒸发或者汽化的物质的处理)，实施干洗处理时，同样在干洗室中，利用清洗机构的一部分或者全部，以充分高的温度(晶圆上表面温度)对干洗后生成的堆积、凝聚或凝结在晶圆表面(包括上表面、侧面、背面)上的清洗残渣(包括清洗处理生成物)进行热处理，由此使所述清洗残渣大致全部汽化，以去除所述清洗残渣。
此时，因为通过1次热处理即可去除清洗残渣，且可以在同一处理室中去除清洗残渣，所以具有可以有效利用装置的处理室的优点。
9.根据所述项8所述的半导体装置的制造方法，所述第1温度是180至220℃。
10.根据所述项8所述的半导体装置的制造方法，所述第1温度是200℃。
11.一种半导体装置的制造方法，隔着势垒金属膜，将金属膜埋入在绝缘膜上开口的连接孔的内部，且在所述绝缘膜上形成所述连接孔之后，在将所述势垒金属膜堆积到所述连接孔的内部之前，包含以下步骤：(a)将半导体晶圆放置到第1腔室所具有的晶圆载物台上的步骤；(b)通过设置在所述晶圆载物台上方的喷头来供给还原气体，对所述连接孔的内部进行干洗处理的步骤；(c)将所述半导体晶圆从所述第1腔室搬运到第2腔室的步骤；以及(d)在所述第2腔室中，以第2温度来对所述半导体晶圆进行热处理(与所述项1的第2热处理相对应)的步骤，此处，在所述步骤(b)中，并未将所述还原气体供给到所述半导体晶圆的侧面以及背面。
即，作为热处理、或者形成各种膜等的晶圆处理前的清洗处理(例如将硅表面的自然氧化膜转换成在较低温度(例如摄氏400度以下)下会升华、蒸发或者汽化的物质的处理)，实施干洗处理时，在与干洗室不同的处理室中，以充分高的温度(晶圆上表面温度)对干洗后生成的堆积、凝聚或者凝结在晶圆表面(此时，必须实施干洗处理，以使堆积物不会附着在上表面的周边部、侧面、背面上)上的清洗残渣(包括清洗处理生成物)进行热处理，由此使所述清洗残渣大致全部汽化，以去除所述清洗残渣。
12.根据所述项11所述的半导体装置的制造方法，所述第2温度是150至400℃。
13.根据所述项11所述的半导体装置的制造方法，所述第2温度是165至350℃。
14.根据所述项11所述的半导体装置的制造方法，所述第2温度是180至220℃。
15.根据所述项11所述的半导体装置的制造方法，所述第2温度是200℃。
16.根据所述项11所述的半导体装置的制造方法，所述步骤(b)包含以下步骤：(b1)利用密封件来按压放置在所述晶圆载物台上的所述半导体晶圆的周边部的步骤。
17.根据所述项11所述的半导体装置的制造方法，所述步骤(b)包含以下步骤：(b1)利用静电吸附盘将所述半导体晶圆吸附到所述晶圆载物台上的步骤；以及(b2)以不与所述半导体晶圆接触的方式，利用屏蔽环来覆盖所述半导体晶圆的周边部，并使惰性气体从所述晶圆载物台的周边部流入的步骤。
18.根据所述项11所述的半导体装置的制造方法，所述步骤(b)包含以下步骤：(b1)利用密封件来按压放置在所述晶圆载物台上的所述半导体晶圆的周边部的步骤；以及(b2)使惰性气体从所述晶圆载物台的背面侧流入的步骤。
19.根据所述项11所述的半导体装置的制造方法，利用真空搬运，在所述第1腔室与所述第2腔室之间搬运所述半导体晶圆。
20.根据所述项1、8或者11所述的半导体装置的制造方法，所述金属膜是钨膜，所述势垒金属膜是在钛膜上堆积氮化钛膜而成的积层膜、或者氮化钨膜。
21.根据所述项1、8或者11所述的半导体装置的制造方法，所述金属膜是铜膜，所述势垒金属膜是氮化钛膜、氮化钽膜、在氮化钽膜上堆积钽膜而成的积层膜、或者在氮化钽膜上堆积钌膜而成的积层膜。
22.根据所述项1、8或者11所述的半导体装置的制造方法，所述金属膜是铝膜，所述势垒金属膜是在钛膜上堆积氮化钛膜而成的积层膜、或者氮化钨膜。
如果对由本申请案所揭示的发明中的代表性发明所获得的效果加以简单说明，则如下所述。
因为可以减小连接孔部分的电气特性的不均，所以可以提高半导体装置的可靠性和制造良品率。
附图说明
图1是表示作为本发明实施形态1的CMOS设备的制造步骤的半导体基板的要部剖面图。
图2是接着图1的CMOS设备的制造步骤中的与图1相同部位的要部剖面图。
图3是接着图2的CMOS设备的制造步骤中的与图1相同部位的要部剖面图。
图4是接着图3的CMOS设备的制造步骤中的与图1相同部位的要部剖面图。
图5(a)是接着图4的CMOS设备的制造步骤中的与图1相同部位的要部剖面图，图5(b)是接着图5(a)的CMOS设备的制造步骤中的与图1相同部位的要部剖面图。
图6是本发明实施形态1的势垒金属膜的成膜装置的示意平面图。
图7是本发明实施形态l的势垒金属膜的成膜步骤图。
图8是本发明实施形态1的势垒金属膜的成膜装置所具有的干洗处理用腔室的示意剖面图。
图9(a)、图9(b)以及图9(c)分别是用以说明本发明实施形态1的势垒金属膜的成膜装置所具有的干洗处理用腔室中的半导体晶圆的处理步骤的腔室示意剖面图。
图10是表示在形成nMIS之后，在对半导体基板实施了干洗处理以及热处理时的流通在栅电极与半导体基板之间的电流与热处理温度的关系的图表。
图11是接着图5的CMOS设备的制造步骤中的与图1相同部位的要部剖面图。
图12是接着图11的CMOS设备的制造步骤中的与图1相同部位的要部剖面图。
图13是接着图12的CMOS设备的制造步骤中的与图1相同部位的要部剖面图。
图14是接着图13的CMOS设备的制造步骤中的与图1相同部位的要部剖面图。
图15是本发明实施形态2的势垒金属膜的成膜步骤图。
图16(a)、图16(b)以及图16(c)分别是用以表示本发明实施形态2的势垒金属膜的成膜装置所具有的干洗处理用腔室中的半导体晶圆的处理步骤的腔室示意剖面图。
图17(a)、图17(b)以及图17(c)分别是用以表示本发明实施形态3的势垒金属膜的成膜装置所具有的干洗处理用腔室的示意剖面图。
[符号的说明]
1                              半导体基板
4                              元件分离区域
6                              p型井
8                              n型井
9                              栅极绝缘膜
10n                            栅电极
10p                            栅电极
11                             源极、漏极扩张区域
12                             源极、漏极扩张区域
13                             氧化硅膜
15                             侧壁
16                             源极、漏极扩散区域
17                             源极、漏极扩散区域
18                             硅化镍层
19a                            第1绝缘膜
19b                            第2绝缘膜
20                             连接孔
21                             钛膜
22                             氮化钛膜
23                             钨膜
24                             挡止绝缘膜
25                             绝缘膜
26                             配线槽
27                             势垒金属膜
28                             覆盖绝缘膜
29                             层间绝缘膜
30                             挡止绝缘膜
31                             绝缘膜
32                             连接孔
33                             配线槽
34                             势垒金属膜
35                             氮化硅膜
36                             氧化硅膜
37                             凸块底层电极
38                             凸块电极
50                             成膜装置
51a                            第1搬运室
51b                            第2搬运室
52                             栅极凸块
53                             装载机
54                             卸载机
55、56、57                     腔室
57a                            晶圆载物台
57b                            晶圆顶杆
57c、57CH                      喷头
57d                            远程等离子发生装置
57e                            密封件
57f                            屏蔽环
57g                            排气室
58、59、60、61                 腔室
62a、62b                       搬运用机械臂
M1、M2、M3、M4、M5、M6         配线
SW                             半导体晶圆
具体实施方式
在为了方便且有必要时，将本实施形态分割成多个部分或多个实施形态加以说明，但除了在特别指明的情形下，多个部分或多个实施形态并非互不相关，且存在一个是另一个的一部分或全部的变形例、详细说明、补充说明等的关系。此外，本实施形态中，当涉及要素的数量等(包括个数、数值、量、范围等)时，除了特别指明时以及原理上明确限于特定的数量时等，所述要素的数量等不限于特定的数量，且可以是特定的数量以上，也可以是特定数量以下。而且，当然，在本实施形态中，除了特别指明时以及从原理上考虑明确是必须的时，本实施形态的构成要素(也包括要素步骤等)不一定是必须的。同样，在本实施形态中，当涉及构成要素等的形状、位置关系等时，除了特别指明时以及从原理上考虑明确并非如此时，实质上包含与所述形状等近似或类似的形状等。在涉及所述数值和范围时，与所述内容相同。
此外，本实施形态中，将代表场效应晶体管的MIS·FET(Metal InsulatorSemiconductor Field Effect Transistor，金属绝缘体半导体效应晶体管)缩写成MIS，将p通道型的MIS·FET缩写成pMIS，将n通道型的MIS·FET缩写成nMIS。此外，为了方便起见，即使记作MOS(Metal Oxide Semiconductor，金属氧化物半导体)，也不排除非氧化膜。此外，本实施形态中，当涉及晶圆时，主要是指单晶Si(Silicon)晶圆，但并不仅指单晶Si(Silicon)晶圆，而是泛指SOI(Silicon On Insulator，绝缘体上外延硅)晶圆、用以在其上形成集成电路的绝缘膜基板等。晶圆的形状也并不仅为圆形或者大致圆形，也可以是正方形、长方形等。当然，当涉及硅膜、硅部、硅部件等时，除了明确并非如此时或明确指出并非如此时，不仅指纯粹的硅，也包括含有杂质的硅、SiGe或SiGeC等以硅为主要成分的合为一体的合金等(包括应变硅)、以及含有添加物的硅。此外，在用以对本实施形态进行说明的所有图中，原则上对具有相同功能的部分附加相同的符号，并省了此部分的重复说明。以下，根据附图，对本发明的实施形态加以详细说明。
此外，在用以对本实施形态进行说明的所有图中，原则上对具有相同功能的部分附加相同的符号，并省了此部分的重复说明。以下，根据附图，对本发明的实施形态加以详细说明。
此外，因为干洗技术已揭示在一之濑良的日本专利申请案第2006-3704号(2006.1.11提出专利申请)、日本专利申请案第2006-12355号(2006.1.20提出专利申请)、日本专利申请案第2006-107780号(2006.4.10提出专利申请)中，所以原则上，不对与所述专利申请案重复的部分进行复述。
(实施形态1)
使用图1至图14来说明本发明实施形态1的CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)设备的制造方法。图1至图5以及图11至图14是CMOS设备的要部剖面图，图6是势垒金属膜的成膜装置的示意平面图，图7是势垒金属膜的成膜步骤图，图8是势垒金属膜的成膜装置所具有的干洗处理用腔室的示意剖面图，图9(a)、图9(b)以及图9(c)分别是用以说明势垒金属膜的成膜装置所具有的干洗处理用腔室中的半导体晶圆的处理步骤的腔室示意剖面图，图10是表示在形成nMIS之后，在对半导体基板实施了干洗处理以及热处理时的流通在栅电极与半导体基板之间的电流与热处理温度的关系的图表。
首先，如图1所示，准备例如由p型的单晶硅所构成的半导体基板(称为半导体晶圆的平面大致为圆形的半导体薄板)1。其次，在半导体基板1的主面上形成元件分离区域4。对半导体基板1进行蚀刻而形成深度为0.35μm的槽，接着，利用CVD(Chemical VaporDeposition，化学气相淀积)法来在半导体基板1的主面上堆积绝缘膜，例如堆积氧化硅膜后，利用CMP(Chemical Mechanical Polishing，化学机械抛光)法来去除槽外部的氧化硅膜，由此形成元件分离区域4。
其次，将p型杂质、例如硼(B)离子注入到半导体基板1的nMIS形成区域中，形成p型井6，将n型杂质、例如磷(P)离子注入到半导体基板l的pMIS形成区域中，形成n型井8。之后，也可以将用以控制nMIS或者pMIS的阈值的杂质离子注入到p型井6或者n型井8中。
其次，利用湿蚀刻来对半导体基板1的表面进行清洗后，对半导体基板1进行热氧化处理，在半导体基板1的表面(p型井6以及n型井8各自的表面)上形成例如厚度为5nm左右的栅极绝缘膜9，所述湿蚀刻中使用例如氢氟酸(HF)水溶液。
其次，如图2所示，在栅极绝缘膜9上堆积例如厚度为0.2μm的栅电极用的导体膜后，以光刻胶图案为掩模来进行干蚀刻，由此对栅电极用的导体膜进行加工，形成由导体膜构成的栅电极10n、10p。栅电极用的导体膜由例如利用CVD法形成的多晶硅膜而构成，在nMIS形成区域中形成由导入n型杂质后的多晶硅膜构成的栅电极10n，在pMIS形成区域中由形成导入p型杂质后的多晶硅膜构成的栅电极10p。
其次，将n型杂质、例如砷(As)离子注入到p型井6中，与nMIS的栅电极10n自对准地形成浓度相对较低的源极、漏极扩张区域11。同样，将p型杂质、例如氟化硼(BF2)离子注入到n型井8中，与pMIS的栅电极10p自对准地形成浓度相对较低的源极、漏极扩张区域12。所述源极、漏极扩张区域11、12的深度例如为30nm。
其次，如图3所示，利用CVD法，在半导体基板1的主面上堆积例如厚度为10nm的氧化硅膜13后，利用CVD法，在氧化硅膜13上堆积氮化硅膜。接着，利用RIE(ReactiveIon Etching，反应离子蚀刻)法，对氮化硅膜进行各向异性蚀刻，在nMIS的栅电极10n以及pMIS的栅电极10p各自的侧壁上形成侧壁15。之后，将n型杂质、例如砷离子注入到p型井6中，与nMIS的栅电极10n以及侧壁15自对准地形成浓度相对较高的源极、漏极扩散区域16。同样，将p型杂质、例如氟化硼离子注入到n型井8中，与pMIS的栅电极10p以及侧壁15自对准地形成浓度相对较高的源极、漏极扩散区域17。所述源极、漏极扩散区域16、17的深度例如为50nm。
其次，利用自对准硅化物技术，在nMIS的栅电极10n及源极、漏极扩散区域16的表面，以及pMIS的栅电极10p及源极、漏极扩散区域17的表面上，形成低电阻的硅化镍(NiSi)层18。再者，此处例示了硅化镍层，但也可以形成其他的硅化物层，例如可以形成硅化钛层或者硅化钴层等。利用例如以下说明的方法来形成形成硅化镍层18。
首先，利用溅射法，在半导体基板1的主面上依次堆积镍膜以及氮化钛膜。镍膜的厚度例如为10nm，氮化钛膜的厚度例如为15nm。为了防止镍膜氧化，可以在镍膜上设置氮化钛膜，也可以使用钛膜来代替氮化钛膜。接着，使用RTA(Rapid Thermal Anneal，快速热退火)法，对半导体基板1实施例如30秒的温度为320℃的热处理，由此使镍膜与构成nMIS的栅电极10n的n型多晶硅膜、以及镍膜与构成形成着nMIS的源极、漏极扩散区域16的半导体基板1的单晶硅选择性地反应，从而形成硅化镍层18。同样，使镍膜与构成pMIS的栅电极10p的p型多晶硅膜、以及镍膜与构成形成着pMIS的源极、漏极扩散区域17的半导体基板1的单晶硅选择性地反应，从而形成硅化镍层18。接着，利用使用了硫酸的湿法清洗，或者使用了硫酸与过氧化氢水溶液的湿法清洗等，去除未反应的镍膜以及氮化钛膜之后，使用RTA法，对半导体基板1实施30秒的温度为550℃的热处理，由此使硅化镍层18的电阻变低。
其次，如图4所示，利用CVD法，在半导体基板1的主面上堆积氮化硅膜，形成第1绝缘膜19a。接着，利用等离子CVD法，在第1绝缘膜19a上堆积TEOS(Tetra Ethyl OrthoSilicate，正硅酸乙酯)膜，形成第2绝缘膜19b，从而形成由第1以及第2绝缘膜19a、19b所构成的层间绝缘膜。之后，利用CMP法来对第2绝缘膜19b的表面进行研磨。即使因底层高低差异而在第1绝缘膜19a的表面形成凹凸形状，利用CMP法来对第2绝缘膜19b的表面进行研磨，由此也可以获得表面平坦的层间绝缘膜。
其次，以光刻胶图案为掩模，对第1以及第2绝缘膜19a、19b进行蚀刻，在特定部位形成连接孔20，例如在第1以及第2绝缘膜19a、19b上形成连接孔20，所述第1以及第2绝缘膜19a、19b位于nMIS的栅电极10n及源极、漏极扩散区域16、以及pMIS的栅电极10p及源极、漏极扩散区域17的上方。连接孔20的口径为0.1μm以下，例如为0.08μm。
其次，如图5(a)所示，在包含连接孔20的内部的半导体基板1的主面上堆积钛膜21，然后如图5(b)所示，在钛膜21上堆积氮化钛膜22。因为钛膜21可以溶解25at％的氧原子，所以可以用作硅化镍层18表面的还原材料，且具有减小与硅化镍层18接触的电阻的功能。此外，氮化钛膜22具有如下功能，即，抑制或者防止在之后步骤中埋入连接孔20内部的金属膜的组分原子扩散。再者，在以下的说明中，将在钛膜21上堆积氮化钛膜22而成的积层膜称为势垒金属膜，与埋入连接孔20的内部后成为主导电材料的金属膜加以区分。
使用图6所示的成膜装置50来形成钛膜21以及氮化钛膜22。以下，使用图6至图9，对钛膜21以及氮化钛膜22的形成方法加以详细说明。
成膜装置50是多腔式的，配置着第1搬运室51a与第2搬运室51b此2个搬运室，经由作为开闭机构的栅极凸块52，在第1搬运室51a的周围具备装载机53、卸载机54、以及3个腔室55、56、57，经由作为开闭机构的栅极凸块52，在第2搬运室51b的周围具备2个腔室58、59。而且，在第1搬运室51a与第2搬运室51b之间具备2个搬运用的腔室60、61。利用排气机构等来使第1搬运室51a保持为特定的真空度，在所述第1搬运室51a的中央部设置着用以搬运半导体晶圆SW的多关节臂构造的搬运用机械臂62a。同样，利用排气机构等来使第2搬运室51b保持为特定的真空度，在所述第2搬运室51b的中央部设置着用以搬运半导体晶圆SW的多关节臂构造的搬运用机械臂62b。
第1搬运室51a所具有的腔室55、56是进行例如150℃以上的高温加热处理的加热处理用腔室，腔室57是干洗处理用腔室。第2搬运室51b所具有的腔室58是利用高指向性溅射法或者等离子CVD法来堆积钛膜21的用于形成钛膜的腔室，腔室59是利用MOCVD(Metal Organic Chemical Vapor Deposition，有机化学气相沉积)法或者等离子CVD法来堆积氮化钛膜22的用于形成氮化钛膜的腔室。第1搬运室51a与第2搬运室51b之间所具有的腔室60、61是在第1搬运室51a与第2搬运室51b之间授受半导体晶圆SW的授受用腔室，且也是用以冷却半导体晶圆SW的冷却用腔室。再者，成膜装置50中，将仅第1搬运室51a所具有的腔室设为3个，将仅第2搬运室51b所具有的腔室设为2个，但并不限于此，也可以添加相同用途的腔室或者其他用途的腔室。
首先，将搭载着多个半导体晶圆SW的前端开口片盒(Front Open Unified Pod)载置到装载机53上后(图7中的工序P1)，由搬运用机械臂62a从前端开口片盒取出1片半导体晶圆SW，将所述半导体晶圆SW真空搬入到第1搬运室51a中。前端开口片盒是用于批量搬运半导体晶圆SW的密闭收纳容器，通常以25片、12片、6片等批量单位来收纳半导体晶圆SW。除了细微的通风过滤器部，前端开口片盒的容器外壁为密闭结构，可以大致完全地排除灰尘。因此，即使在洁净度级别为1000的环境中搬运半导体晶圆SW，内部也可以保持1级的洁净度。将前端开口片盒的开口引入成膜装置50的内部，由此在保持洁净的状态下，与成膜装置50进行对接。
其次，利用搬运用机械臂62a，将半导体晶圆SW从第1搬运室51a真空搬入干洗处理用的腔室57(图7中的工序P2)。图8表示腔室57的示意剖面图。腔室57主要包括晶圆载物台57a、晶圆顶杆57b、喷头57c、以及远程等离子发生装置57d。晶圆载物台57a以及晶圆顶杆57b具有独立的升降机构，可以任意地控制喷头57c与半导体晶圆SW的距离、以及半导体晶圆SW与晶圆载物台57a的距离。此外，设置在晶圆载物台57a上方的喷头57c总维持在固定温度，此温度例如为180℃。
当将半导体晶圆SW搬入腔室57时，如图9(a)所示，使晶圆载物台57a下降，使晶圆顶杆57b上升，将半导体晶圆SW载置到晶圆顶杆57b上。将喷头57c与半导体晶圆SW的距离设定成例如16.5±12.7mm，将半导体晶圆SW与晶圆载物台57a的距离设定成例如25.4±17.8mm。
接着，当对半导体晶圆SW的主面进行干洗处理时，如图9(b)所示，使晶圆载物台57a上升，使晶圆顶杆57b下降，将半导体晶圆SW载置到晶圆载物台57a上。将喷头57c与半导体晶圆SW的距离设定成例如17.8±5.1mm。
进行干洗处理时，在远程等离子发生装置57d中激发还原气体，例如激发添加了NF3气体以及NH3气体的Ar气体、或者添加了NF3气体以及H2气体的Ar气体，从而生成等离子，并将此等离子导入到腔室57内。经由喷头57c，将导入到腔室57内的等离子供给到半导体晶圆SW的主面上，由此利用例如式(1)所示的还原反应来去除自然氧化膜，所述还原反应产生在等离子与形成在硅化镍层18表面上的自然氧化膜之间。干洗处理时的工艺条件是，例如喷头温度180℃，NF3气体流量14sccm，NH3气体流量70sccm，压力400Pa，等离子功率30W。
SiO2+NF3+NH3-→(NH4)2SiF6+O2式(1)
此时，由还原反应所生成的生成物((NH4)2SiF6)残留在包含连接孔20的内部的半导体晶圆SW的主面上。而且，半导体晶圆SW仅载置在晶圆载物台57a上，所述生成物残留在半导体晶圆SW的侧面以及背面的一部分上。例如当向其他腔室搬运半导体晶圆SW时，残留在半导体晶圆SW的侧面以及背面的一部分上的生成物剥落，从而导致污染或产生灰尘。因此，在干洗处理之后，接着在腔室57内对半导体晶圆SW实施热处理，由此去除残留在半导体晶圆SW的主面上的生成物，同时去除残留在半导体晶圆SW的侧面以及背面的一部分上的生成物。
接着，在对半导体晶圆SW进行热处理时，如图9(c)所示，使晶圆载物台57a下降，使晶圆顶杆57b上升，使半导体晶圆SW向温度被设定成180℃的喷头57c靠近。将喷头57c与半导体晶圆SW的距离设定成例如3.8±2.6mm，将半导体晶圆SW与晶圆载物台57a的距离设定成例如5.9mm以上。
进行热处理时，利用喷头57c的加热温度(180℃)来加热半导体晶圆SW。半导体晶圆SW的温度是100至150℃，在进行所述干洗处理时，利用例如式(2)所示的反应，使形成在半导体晶圆SW的主面上的生成物((NH4)2SiF6)升华以去除此生成物。而且，也可以利用所述热处理来对半导体晶圆SW的侧面以及背面进行加热，从而去除残留在侧面以及背面的一部分上的生成物。
(NH4)2SiF6→SiF4+2NH3+2HF  式(2)
然而，在进行所述干洗处理时，如果形成在半导体晶圆SW上的生成物的组成与(NH4)2SiF6稍有不同，则在温度为100至150℃的热处理下，难以产生式(2)的反应，无法完全去除生成物，从而极少量的生成物会残留在半导体晶圆SW的主面上。如上所述，如果少量的生成物残留在连接孔20的内部，则将产生之后形成在连接孔20的内部的钛膜21与硅化镍层18的接触电阻的不均等问题。因此，在下一步骤中，对半导体晶圆SW实施温度高于150℃的热处理，去除残留在半导体晶圆SW的主面上的少量的生成物。
其次，利用搬运用机械臂62a，将半导体晶圆SW从干洗处理用的腔室57，经由第1搬运室51a而真空搬运到加热处理用的腔室55(或腔室56)中，并将半导体晶圆SW载置到腔室55(或腔室56)所具有的载物台上(图7中的步骤P3)。将半导体晶圆SW载置到腔室55(或腔室56)的载物台上，由此以特定的温度加热半导体晶圆SW，使在100至150℃的温度下不升华的残留在半导体晶圆SW的主面上的生成物升华，从而去除此生成物。发明人认为半导体晶圆SW的主面上的温度的适当范围是例如150至400℃(当然，因其他条件而不限于所述范围)。此外，发明人认为，适于量产的温度范围是165至350℃，而且180至220℃等以200℃为中心值的温度范围最佳。
图10是表示在形成nMIS(图10的插入图)之后，在对半导体基板实施了干洗处理以及热处理时的流通在栅电极与半导体基板之间的电流(泄漏电流)与热处理温度的关系的图表。
正常的nMIS的栅极电流为1×10-13A/μm2左右，但如果因干洗处理而生成的生成物残留在nMIS的表面上，则将因所述生成物而产生5×10-11A/μm2以上的表面泄漏电流。然而，如果以高于150℃的温度进行热处理，则随着温度的增加，表面泄漏电流减少，例如如果以160℃左右的温度进行热处理，则泄漏电流将减少到1×10-12A/μm2左右，而且如果以180℃左右的温度进行热处理，则泄漏电流将减少到1×10-13A/μm2左右。因此，本发明人认为，以高于180℃的温度进行热处理，由此可以去除生成物，直至在nMIS的表面上无泄漏电流的状态。
其次，利用搬运用机械臂62a，将半导体晶圆SW从加热处理用的腔室55(或腔室56)，经由第1搬运室51a而真空搬运到冷却、授受用的腔室60(或腔室61)中，并将半导体晶圆SW载置到腔室60(或腔室61)所具有的载物台上(图7中的步骤P4)。将半导体晶圆SW载置到腔室60(或腔室61)的载物台上，由此冷却半导体晶圆SW。
其次，利用搬运用机械臂62b，将半导体晶圆SW从冷却、授受用的腔室60(或腔室61)，经由第2搬运室51b而真空搬运到用于形成钛膜的腔室58中(图7中的步骤P5)。利用排气机构使腔室58内达到特定的真空度、例如1.33×10-6Pa之后，将半导体晶圆SW加热到特定的温度，以特定的流量向腔室58内导入Ar气体，并利用高指向性溅射法将钛膜21堆积到半导体晶圆SW的主面上。钛膜21的厚度例如为20nm。再者，除了高指向性溅射法之外，也可以利用等离子CVD法来堆积钛膜21。
其次，利用搬运用机械臂62b，将半导体晶圆SW从用于形成钛膜的腔室58，经由第2搬运室51b而真空搬运到用于形成氮化钛膜的腔室59中(图7中的步骤P6)。利用排气机构使腔室59内达到特定的真空度之后，将半导体晶圆SW加热到特定的温度，以特定的流量向腔室59内导入特定的气体，并利用MOCVD法或者等离子CVD法将氮化钛膜22堆积到半导体晶圆SW的主面上。氮化钛膜22的厚度例如为5nm。
其次，利用搬运用机械臂62b，将半导体晶圆SW从用于形成氮化钛膜的腔室59，经由第2搬运室51b而真空搬运到冷却、授受用的腔室60(或腔室61)中(图7中的步骤P7)。
其次，利用搬运用机械臂62a，将半导体晶圆SW从冷却、授受用的腔室60(或腔室61)真空搬运到卸载机54中(图7中的步骤P8)，并将半导体晶圆SW载置到放置在卸载机54中的前端开口片盒内。
如此，在干洗处理的步骤(图7的步骤P2)与堆积钛膜21的步骤(图7的步骤P5)之间，对半导体基板1实施150至400℃的热处理(图7的步骤P3)，由此去除对连接孔20的底面以及侧面进行干洗处理时所生成的生成物，因此可以减小连接孔20的底面上的钛膜21与硅化镍层18的接触电阻的不均。而且，可以防止连接孔20的侧面上的钛膜21剥落。
之后，如图11所示，利用CVD法，在包含连接孔20的内部的半导体基板1的主面上堆积钨膜23，利用例如CMP法来使钨膜23的表面平坦，由此将钨膜23埋入连接孔20的内部，从而形成以钨膜23为主导电材料的栓塞。
再者，在所述的在连接孔20的内部形成栓塞的步骤中，将栓塞的主导电材料设为钨膜23，将势垒金属膜设为在钛膜21上堆积氮化钛膜22而成的积层膜，但并不限于此，也可以进行各种改变。例如(1)将栓塞的主导电材料设为钨膜，将势垒金属膜设为氮化钨膜。因为可以使用1台钨成膜装置来依次形成氮化钨膜以及钨膜，所以可以提高产量并减少成本。(2)将栓塞的主导电材料设为铜膜，将势垒金属膜设为氮化钛膜。(3)将栓塞的主导电材料设为铜膜，将势垒金属膜设为氮化钽膜。使用氮化钽膜，由此即使在将氮化钛膜用作势垒金属膜时，也可以抑制或者防止铜原子扩散。(4)将栓塞的主导电材料设为铜膜，将势垒金属膜设为在氮化钽膜上堆积钽膜而成的积层膜。在铜膜与氮化钽膜之间插入钽膜，由此可以提高铜膜与氮化钽膜的密着性。(5)将栓塞的主导电材料设为铜膜，将势垒金属膜设为在氮化钽膜上堆积钌膜而成的积层膜。在铜膜与氮化钽膜之间插入钌膜，由此可以提高铜膜与氮化钽膜的密着性。(6)将栓塞的主导电材料设为铝膜，将势垒金属膜设为在钛膜上堆积氮化钛膜而成的积层膜、或者氮化钨膜。
其次，如图12所示，在半导体基板1的主面上依次形成挡止绝缘膜24、以及用于形成配线的绝缘膜25。挡止绝缘膜24是在对绝缘膜25进行槽加工时作为蚀刻阻止层的膜，且使用对绝缘膜25具有蚀刻选择比的材料。挡止绝缘膜24可以是例如由等离子CVD法所形成的氮化硅膜，绝缘膜25可以是例如由等离子CVD法所形成的氧化硅膜。再者，在挡止绝缘膜24与绝缘膜25上形成着如下所说明的第1层配线。
其次，利用单层镶嵌法来形成第1层配线。首先，以光刻胶图案为掩模而进行干蚀刻，由此在挡止绝缘膜24以及绝缘膜25的特定区域中形成配线槽26之后，在半导体基板1的主面上形成势垒金属膜27。势垒金属膜27是例如氮化钛膜、氮化钽膜、在氮化钽膜上堆积钽膜而成的积层膜、或者在氮化钽膜上堆积钌膜而成的积层膜。接着，利用CVD法或溅射法在势垒金属膜27上形成铜的籽晶层，然后使用电解电镀法在籽晶层上形成镀铜膜。利用镀铜膜来将势垒金属膜27埋入配线槽26的内部。接着，利用CMP法来去除配线槽26以外区域的镀铜膜、籽晶层、以及势垒金属膜27，形成以铜为主导电材料的第1层配线M1。
其次，利用双层镶嵌法来形成第2层的配线。首先，如图13所示，在半导体基板1的主面上依次形成覆盖绝缘膜28、层间绝缘膜29、以及用以形成配线的挡止绝缘膜30。如下所说明般，在覆盖绝缘膜28以及层间绝缘膜29上形成连接孔。覆盖绝缘膜28由对层间绝缘膜29具有蚀刻选择比的材料所构成，例如可以是由等离子CVD法形成的氮化硅膜。而且，覆盖绝缘膜28具有作为保护膜的功能，此保护膜防止构成第1层配线M1的铜扩散。层间绝缘膜29例如可以是由等离子CVD法形成的TEOS膜。挡止绝缘膜30由如下绝缘材料所构成，所述绝缘材料对层间绝缘膜29以及之后堆积在挡止绝缘膜30的上层的用于形成配线的绝缘膜具有蚀刻选择比，例如可以是由等离子CVD法形成的氮化硅膜。
其次，以用于形成孔的光刻胶图案为掩模而进行干蚀刻，由此对挡止绝缘膜30进行加工后，在挡止绝缘膜30上形成用于形成配线的绝缘膜31。绝缘膜31例如可以是TEOS膜。
其次，以用于形成配线槽的光刻胶图案为掩模而进行干蚀刻，由此对绝缘膜31进行加工。此时，挡止绝缘膜30作为蚀刻阻止层而发挥作用。接着，以挡止绝缘膜30以及用于形成配线槽的光刻胶图案为掩模而进行干蚀刻，由此对层间绝缘膜29进行加工。此时，覆盖绝缘膜28作为蚀刻阻止层而发挥作用。接着，通过干蚀刻来去除露出的覆盖绝缘膜28，由此在覆盖绝缘膜28以及层间绝缘膜29上形成连接孔32，在挡止绝缘膜30以及绝缘膜31上形成配线槽33。
其次，在连接孔32以及配线槽33的内部形成第2层配线。第2层配线由势垒金属层以及作为主导电层的铜膜所构成，连接所述配线与作为下层配线的第1层配线M1的连接部件，与第2层配线形成为一体。首先，在包含连接孔32以及配线槽33的内部的半导体基板1的主面上形成势垒金属膜34。势垒金属膜34是例如氮化钛膜、氮化钽膜、在氮化钽膜上堆积钽膜而成的积层膜、或者在氮化钽膜上堆积钌膜而成的积层膜。在形成势垒金属膜34之前进行所述干洗处理，但也可以在所述干洗处理之后，以所述100至150℃的温度或者高于150℃的温度来对半导体晶圆进行加热，去除生成在连接孔32的底面以及连接孔32及配线槽33的侧壁上的生成物。由此，可以减小势垒金属膜34与第1层配线M1的接触电阻的不均，而且可以防止势垒金属膜34从覆盖绝缘膜28、层间绝缘膜29、挡止绝缘膜30、以及绝缘膜31上剥落。接着，利用CVD法或溅射法，在势垒金属膜34上形成铜的籽晶层，然后使用电解电镀法来在籽晶层上形成镀铜膜。利用镀铜膜将势垒金属膜34埋入连接孔32以及配线槽33的内部。接着，利用CMP法去除连接孔32以及配线槽33以外的区域的镀铜膜、籽晶层、以及势垒金属膜34，形成以铜膜为主导电材料的第2层配线M2。
之后，如图14所示，以与例如所述的第2层配线M2相同的方法，形成更上层的配线。图14中例示着形成了第3层至第6层配线M3、M4、M5、M6的CMOS设备。接着，在第6层配线M6上形成氮化硅膜35，在氮化硅膜35上形成氧化硅膜36。所述氮化硅膜35以及氧化硅膜36作为如下钝化膜而发挥作用，所述钝化膜防止外部的水分或杂质侵入，并抑制α射线透过。
其次，利用将光刻胶图案作为掩模而进行的蚀刻，对氮化硅膜35以及氧化硅膜36进行加工，使第6层配线M6的一部分(焊垫部)露出。接着，在露出的第6层配线M6上形成由金膜以及镍膜等积层膜所构成的凸块底层电极37，在凸块底层电极37上形成由金或者焊锡等所构成的凸块电极38，由此大致完成作为本实施形态1的CMOS设备。再者，所述凸块电极38为外部连接用电极。之后，从半导体晶圆SW切出各半导体芯片，将半导体芯片安装到封装基板等上，从而完成半导体装置，但省略这些说明。
再者，本实施形态1的干洗处理中，在远程等离子发生装置57d中激发还原气体，例如激发添加了NF3气体以及NH3气体的Ar气体(多使用Ar气体来作为用于激发等离子的气体，但也可以是其他惰性气体或所述气体的混合气体)，生成等离子，将所述等离子导入到腔室57内后，利用还原反应来去除自然氧化膜，但也可以不使用等离子，将HF气体、NH3气体或NF3气体、NH3气体等还原气体导入到腔室57内，利用还原反应来去除自然氧化膜。
此外，并不限于远程等离子装置，只要其他特性不存在问题，则也可以使用通常的等离子装置。远程等离子具有不会损伤基板的优点。
此外，当使用等离子来进行处理时，并不限于所述气体的组合，如果可以生成氮、氢、氟(包括所述气体的复合自由基)各自的自由基或活性粒子，尤其只要不会对所述工艺产生不良影响，则也可以是其他气体的组合。即，可以适当使用生成氮、氢、及氟的自由基的气体(包括混合气体)、等离子激发气体、其他添加气体等的混合气体环境。
此外，还原气体等反应气体并不限于所述气体，只要是生成氧化膜与在较低温度下产生反应而汽化的活性粒子即可。
如此，根据本实施形态1，在连接孔20的内部形成势垒金属膜(在钛膜21上堆积氮化钛膜22而成的积层膜)之前进行干洗处理，由此会在连接孔20的底面以及侧面上残留与化学计量的组成稍不相同的生成物，但因为可以利用在干洗处理之后进行的温度高于150℃的热处理来去除所述生成物，所以可以减小连接孔20的底面上的势垒金属膜与硅化镍层18的接触电阻的不均，而且可以防止连接孔20的侧面上的势垒金属膜剥落，因此可以减小连接孔20部分的电气特性的不均。此外，也可以将本发明应用在连接上下层的配线的连接孔部分，从而可以获得同样的效果。例如在本实施形态1所例示的双层镶嵌配线的形成步骤中，在连接孔32以及配线槽33的内部形成势垒金属膜34之前进行干洗处理，在此干洗处理之后实施本发明，由此可以减小连接孔32部分的电气特性的不均。
(实施形态2)
如在所述的实施形态1中作出的说明，在势垒金属膜的形成步骤中进行的干洗处理中，生成物残留在半导体晶圆SW的主面上、侧面以及背面的一部分上。利用干洗处理用的腔室57所具有的设定成180℃的喷头57c，以100至150℃的温度来加热半导体晶圆SW，去除(NH4)2SiF6的组成的生成物，然后，在加热处理用的腔室55、56中，以高于150℃的温度来加热半导体晶圆SW，去除组成与(NH4)2SiF6稍不相同的生成物。
在本发明的实施形态2中，将干洗处理用的腔室57所具有的喷头57CH的温度设定成高于180℃的温度，例如设定成250℃，在干洗处理之后，立即利用喷头57CH，以180至220℃的温度来加热半导体晶圆SW，去除(NH4)2SiF6的组成的生成物、以及组成与(NH4)2SiF6稍不相同的生成物。
使用图15以及图16来说明本发明实施形态2的势垒金属膜的形成方法。图15是势垒金属膜的成膜步骤图，图16(a)、图(b)以及图16(c)分别是用以说明势垒金属膜的成膜装置所具有的干洗处理用腔室中的半导体晶圆的处理步骤的腔室示意剖面图。再者，势垒金属膜的成膜装置是使用了所述实施形态1的成膜装置50。
首先，与所述的实施形态1同样，将半导体晶圆SW从装载机53真空搬运到干洗处理用的腔室57中(图15的步骤P1、P2)。腔室57所具有的喷头57CH总维持在固定温度，此温度例如为250℃。
将半导体晶圆SW搬入腔室57时，如图16(a)所示，使晶圆载物台57a下降，使晶圆顶杆57b上升，将半导体晶圆SW载置到晶圆顶杆57b上。将喷头57CH与半导体晶圆SW的距离例如设定成16.5±12.7mm，将半导体晶圆SW与晶圆载物台57a的距离设定成例如25.4±17.8mm。
接着，对半导体晶圆SW的主面进行干洗处理时，如图16(b)所示，使晶圆载物台57a上升，使晶圆顶杆57b下降，将半导体晶圆SW载置到晶圆载物台57a上。将喷头57CH与半导体晶圆SW的距离设定为例如17.8±5.1mm。由还原反应生成的生成物((NH4)2SiF6)残留在经干洗处理的半导体晶圆SW的主面上、侧面以及背面的一部分上。
接着，对半导体晶圆SW进行热处理时，如图16(c)所示，使晶圆载物台57a下降，使晶圆顶杆57b上升，使半导体晶圆SW向温度设定为250℃的喷头57CH靠近。将喷头57c与半导体晶圆SW的距离设定为例如3.8±2.6mm，将半导体晶圆SW与晶圆载物台57a的距离设定为例如5.9mm以上。
进行热处理时，利用喷头57CH的加热温度(250℃)来加热半导体晶圆SW，因此半导体晶圆SW的温度高于150℃，在进行所述干洗处理时，去除残留在半导体晶圆SW的主面上、侧面以及背面的一部分上的(NH4)2SiF6的组成的生成物，而且也去除组成与(NH4)2SiF6稍不相同的生成物。
其次，利用搬运用机械臂62a，将半导体晶圆SW从干洗处理用的腔室57，经由第1搬运室51a而真空搬运到冷却、授受用的腔室60(或腔室61)中，并将半导体晶圆SW载置到腔室60(或腔室61)所具有的载物台上(图15的步骤P3)。将半导体晶圆SW载置到腔室60(或腔室61)的载物台，由此冷却半导体晶圆SW。
之后，与所述实施形态1同样，利用搬运用机械臂62b，在用于形成钛膜的腔室58中堆积钛膜(图15的步骤P4)，在用于形成氮化钛膜的腔室59中，在钛膜上堆积氮化钛膜之后(图15的步骤P5)，将半导体晶圆SW真空搬运到冷却、授受用的腔室60(或腔室61)中(图15的步骤P6)。然后，利用搬运用机械臂62a将半导体晶圆SW真空搬出到卸载机54中(图15的步骤P7)，将半导体晶圆SW载置到放置在卸载机54中的前端开口片盒内。
如此，根据本实施形态2，利用干洗处理之后的热处理，去除在干洗处理中生成在半导体晶圆SW的侧面以及背面的一部分上的多余的生成物，其中所述热处理是指利用喷头57CH进行的180至220℃的热处理，因此无需所述实施形态1中的在热处理用的腔室55、56中进行的热处理步骤，从而与所述实施形态1相比，可以减少制造步骤数。
(实施形态3)
如在所述的实施形态1中作出的说明，在势垒金属膜的形成步骤中进行的干洗处理中，一般仅将半导体晶圆SW放置在晶圆载物台57a上，因此，(NH4)2SiF6的组成的生成物不仅残留在半导体晶圆SW的主面上，也残留在半导体晶圆SW的侧面以及背面的一部分上。例如向其他腔室搬运半导体晶圆SW时，残留在半导体晶圆SW的侧面以及背面的一部分上的生成物剥落，从而导致污染或产生灰尘。因此，在所述的实施形态1以及实施形态2中，在干洗处理之后，接着在相同的腔室57内对半导体晶圆SW实施热处理，由此去除残留在半导体晶圆SW的主面上的生成物，同时也去除残留在半导体晶圆SW的侧面以及背面的一部分上的生成物。
本发明的实施形态3中，防止在进行干洗处理时干洗气体流入到半导体晶圆SW的背面，由此防止生成物生成在半导体晶圆SW的侧面以及背面的一部分上。因此，无需所述实施形态1中的干洗处理后接着由喷头57c对半导体晶圆SW进行的热处理，即无需如下热处理，此热处理是指使腔室57所具有的晶圆载物台57a下降，使晶圆顶杆57b上升，使半导体晶圆SW向温度设定成180℃的喷头57c靠近(图9(c))。再者，在热处理用的腔室55、56中进行温度高于150℃的热处理，由此可以去除因干洗处理而残留在半导体晶圆SW的主面上的生成物。
使用图17来说明本发明实施形态3的干洗处理的方法。图17(a)、图17(b)以及图17(c)分别是势垒金属膜的成膜装置所具有的干洗处理用腔室的示意剖面图。
图17(a)是说明第1干洗处理方法的图，所述第1干洗处理用于防止生成物生成在半导体晶圆SW的侧面以及背面的一部分上。半导体晶圆SW放置在晶圆载物台57a上，使具有升降机构的密封件57e接触并按压在半导体晶圆SW的主面的周围，由此防止干洗气体流入到半导体晶圆SW的周围以及背面。
图17(b)是说明第2干洗处理方法的图，所述第2干洗处理方法用于防止生成物生成在半导体晶圆SW的侧面以及背面的一部分上。半导体晶圆SW放置在具有静电吸附盘功能的晶圆载物台57a上，因此可以进行干洗处理，而不会在半导体晶圆SW的背面与晶圆载物台57a之间形成间隙。静电吸附盘是如下的机构，即，在晶圆载物台57a上设置介电层，在晶圆载物台57a与半导体晶圆SW之间施加电压，利用在两者间产生的力来吸附半导体晶圆SW。根据吸附方式的不同，静电吸附盘可以分成将电介质用作绝缘材料的库仑力型、与约翰逊拉贝克力型，但氧化铝等的陶瓷制的静电吸附盘多为在低电压下具有强吸附力的约翰逊拉贝克力型，因为约翰逊拉贝克力型在耐热性与耐等离子性方面较为有利，所以正得到普及。因为静电吸附盘不使用机械性固定件，所以可以对半导体晶圆SW的整个面均匀地进行处理。
而且，在半导体晶圆SW的主面的周围具备屏蔽环57f，此屏蔽环57f具有升降机构，以不与半导体晶圆SW接触的方式，利用屏蔽环57f来覆盖半导体晶圆SW的周围，使He气体等惰性气体从晶圆载物台57a的周围向上方流动。由此，防止干洗气体流入到半导体晶圆SW的周围以及背面。
图17(c)是说明第3干洗处理方法的图，所述第3干洗处理方法用于防止生成物生成在半导体晶圆SW的侧面以及背面的一部分上。半导体晶圆SW放置在晶圆载物台57a上，使具有升降机构的密封件57e接触并按压半导体晶圆SW的主面的周围，由此防止干洗气体流入到半导体晶圆SW的周围以及背面。
而且，在密封件57e的下部具有排气室57g，此排气室57g与密封件57e连接，晶圆载物台57a放置在排气室57g内。在排气室57g中设置着将He气体等惰性气体导入到排气室57g的配管、及从排气室57g排出气体的配管，从而可以使惰性气体流入到半导体晶圆SW的周围以及背面。
如此，根据本实施形态3，在干洗处理中，不会在半导体晶圆SW的侧面以及背面的一部分上生成多余的生成物，因此无须在干洗处理之后，接着利用喷头57c来对半导体晶圆SW进行热处理，从而与所述实施形态1相比，可以减少制造步骤数。
以上，已根据实施形态，对本发明者的发明进行了具体说明，当然，本发明不限于所述实施形态，在不脱离本发明的宗旨的范围内，可以作各种变更。
本发明可以用于制造如下的半导体装置，此半导体装置具有对在绝缘膜上开口的连接孔的内部进行干洗处理后埋入金属膜的步骤。

Claims (19)

1.一种半导体装置的制造方法，其特征在于，隔着势垒金属膜，将金属膜埋入在绝缘膜上开口的连接孔的内部，且在所述绝缘膜上形成所述连接孔之后，在将所述势垒金属膜堆积到所述连接孔的内部之前，包含以下步骤：(a)将半导体晶圆放置到第1腔室所具有的晶圆载物台上的步骤；(b)通过设置在所述晶圆载物台上方的喷头来供给还原气体，对所述连接孔的内部进行干洗处理的步骤；(c)以利用了所述喷头的加热温度的第1温度来对所述半导体晶圆进行热处理的步骤；(d)将所述半导体晶圆从所述第1腔室搬运到第2腔室的步骤；以及(e)在所述第2腔室中，以高于所述第1温度的第2温度来对所述半导体晶圆进行热处理的步骤。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述第1温度是100至150℃。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第2温度是150至400℃。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第2温度是165至350℃。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第2温度是180至220℃。
6.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第2温度是200℃。
7.根据权利要求1所述的半导体装置的制造方法，其特征在于，利用真空搬运，在所述第1腔室与所述第2腔室之间搬运所述半导体晶圆。
8.一种半导体装置的制造方法，其特征在于，隔着势垒金属膜，将金属膜埋入在绝缘膜上开口的连接孔的内部，且在所述绝缘膜上形成所述连接孔之后，在将所述势垒金属膜堆积到所述连接孔的内部之前，包含以下步骤：(a)将半导体晶圆放置到第1腔室所具有的晶圆载物台上的步骤；(b)通过设置在所述晶圆载物台上方的喷头来供给还原气体，对所述半导体晶圆的主面上的所述硅的表面进行干洗处理的步骤；以及(c)以利用了所述喷头的加热温度的第1温度来对所述半导体晶圆进行热处理的步骤；
此处，所述喷头维持在高于180℃的温度。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，所述第1温度是180至220℃。
10.根据权利要求8所述的半导体装置的制造方法，其特征在于，所述第1温度是200℃。
11.一种半导体装置的制造方法，其特征在于，隔着势垒金属膜，将金属膜埋入在绝缘膜上开口的连接孔的内部，且在所述绝缘膜上形成所述连接孔之后，在将所述势垒金属膜堆积到所述连接孔的内部之前，包含以下步骤：(a)将半导体晶圆放置到第1腔室所具有的晶圆载物台上的步骤；(b)通过设置在所述晶圆载物台上方的喷头来供给还原气体，对所述连接孔的内部进行干洗处理的步骤；(c)将所述半导体晶圆从所述第1腔室搬运到第2腔室的步骤；以及(d)在所述第2腔室中，以第2温度来对所述半导体晶圆进行热处理的步骤，
此处，在所述步骤(b)中，并未将所述还原气体供给到所述半导体晶圆的侧面以及背面。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述第2温度是150至400℃。
13.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述第2温度是165至350℃。
14.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述第2温度是180至220℃。
15.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述第2温度是200℃。
16.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述步骤(b)包含以下步骤：(b1)利用密封件来按压放置在所述晶圆载物台上的所述半导体晶圆的周边部的步骤。
17.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述步骤(b)包含以下步骤：(b1)利用静电吸附盘将所述半导体晶圆吸附到所述晶圆载物台上的步骤；以及(b2)以不与所述半导体晶圆接触的方式，利用屏蔽环来覆盖所述半导体晶圆的周边部，并使惰性气体从所述晶圆载物台的周边部流入的步骤。
18.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述步骤(b)包含以下步骤：(b1)利用密封件来按压放置在所述晶圆载物台上的所述半导体晶圆的周边部的步骤；以及(b2)使惰性气体从所述晶圆载物台的背面侧流入的步骤。
19.根据权利要求11所述的半导体装置的制造方法，其特征在于，利用真空搬运，在所述第1腔室与所述第2腔室之间搬运所述半导体晶圆。
根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述金属膜是钨膜，所述势垒金属膜是在钛膜上堆积氮化钛膜而成的积层膜、或者氮化钨膜。
根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述金属膜是铜膜，所述势垒金属膜是氮化钛膜、氮化钽膜、在氮化钽膜上堆积钽膜而成的积层膜、或者在氮化钽膜上堆积钌膜而成的积层膜。
根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述金属膜是铝膜，所述势垒金属膜是在钛膜上堆积氮化钛膜而成的积层膜、或者氮化钨膜。
CN2007101017993A 2006-05-18 2007-05-15 半导体装置的制造方法 Active CN101075577B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006-138949 2006-05-18
JP2006138949A JP2007311540A (ja) 2006-05-18 2006-05-18 半導体装置の製造方法
JP2006138949 2006-05-18

Publications (2)

Publication Number Publication Date
CN101075577A true CN101075577A (zh) 2007-11-21
CN101075577B CN101075577B (zh) 2011-09-21

Family

ID=38712490

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101017993A Active CN101075577B (zh) 2006-05-18 2007-05-15 半导体装置的制造方法

Country Status (5)

Country Link
US (2) US7851355B2 (zh)
JP (1) JP2007311540A (zh)
KR (1) KR20070111979A (zh)
CN (1) CN101075577B (zh)
TW (1) TWI414041B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110616417A (zh) * 2018-06-19 2019-12-27 东京毅力科创株式会社 金属膜的形成方法和成膜装置
CN113078060A (zh) * 2020-01-06 2021-07-06 株式会社国际电气 半导体装置的制造方法、基板处理装置和存储介质
CN114464761A (zh) * 2022-01-20 2022-05-10 武汉华星光电半导体显示技术有限公司 一种有机发光装置的制造方法

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311457A (ja) 2007-06-15 2008-12-25 Renesas Technology Corp 半導体装置の製造方法
US20090072400A1 (en) * 2007-09-18 2009-03-19 International Business Machines Corporation Contact forming in two portions and contact so formed
US7871926B2 (en) * 2007-10-22 2011-01-18 Applied Materials, Inc. Methods and systems for forming at least one dielectric layer
JP2009141096A (ja) * 2007-12-06 2009-06-25 Renesas Technology Corp 半導体装置の製造方法
US9502290B2 (en) * 2008-01-11 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Oxidation-free copper metallization process using in-situ baking
US8642477B2 (en) 2008-05-30 2014-02-04 United Microelectronics Corp. Method for clearing native oxide
JP5431752B2 (ja) 2009-03-05 2014-03-05 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US8242019B2 (en) 2009-03-31 2012-08-14 Tokyo Electron Limited Selective deposition of metal-containing cap layers for semiconductor devices
JP2011119330A (ja) * 2009-12-01 2011-06-16 Renesas Electronics Corp 半導体集積回路装置の製造方法
JP5629098B2 (ja) * 2010-01-20 2014-11-19 東京エレクトロン株式会社 シリコン基板上のパターン修復方法
US8178439B2 (en) * 2010-03-30 2012-05-15 Tokyo Electron Limited Surface cleaning and selective deposition of metal-containing cap layers for semiconductor devices
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
JP5550511B2 (ja) * 2010-09-29 2014-07-16 株式会社東芝 半導体装置の製造方法
US8741778B2 (en) 2010-12-14 2014-06-03 Applied Materials, Inc. Uniform dry etch in two stages
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US8641828B2 (en) 2011-07-13 2014-02-04 United Microelectronics Corp. Cleaning method of semiconductor manufacturing process
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
WO2013070436A1 (en) 2011-11-08 2013-05-16 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
KR20130056014A (ko) * 2011-11-21 2013-05-29 삼성전자주식회사 듀얼 다마신 배선 구조체를 포함하는 반도체 소자
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US10170282B2 (en) 2013-03-08 2019-01-01 Applied Materials, Inc. Insulated semiconductor faceplate designs
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
JP2015079821A (ja) * 2013-10-16 2015-04-23 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9847296B2 (en) * 2014-02-14 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer and structure method
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
JP6219227B2 (ja) * 2014-05-12 2017-10-25 東京エレクトロン株式会社 ヒータ給電機構及びステージの温度制御方法
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
JP6397806B2 (ja) * 2015-09-11 2018-09-26 東芝メモリ株式会社 半導体装置の製造方法および半導体装置
US10199267B2 (en) * 2017-06-30 2019-02-05 Lam Research Corporation Tungsten nitride barrier layer deposition
JP2020123672A (ja) * 2019-01-30 2020-08-13 東京エレクトロン株式会社 基板処理装置の制御方法、基板処理装置及びクラスタシステム
CN112750726B (zh) * 2019-10-30 2024-12-31 台湾积体电路制造股份有限公司 半导体制程系统以及处理半导体晶圆的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0376252B1 (en) 1988-12-27 1997-10-22 Kabushiki Kaisha Toshiba Method of removing an oxide film on a substrate
JP2981243B2 (ja) 1988-12-27 1999-11-22 株式会社東芝 表面処理方法
JPH03116727A (ja) 1989-09-28 1991-05-17 Fujitsu Ltd 半導体装置の製造方法
US6251217B1 (en) * 1999-01-27 2001-06-26 Applied Materials, Inc. Reticle adapter for a reactive ion etch system
JP2001053030A (ja) * 1999-08-11 2001-02-23 Tokyo Electron Ltd 成膜装置
JP3929261B2 (ja) * 2000-09-25 2007-06-13 株式会社日立国際電気 基板処理装置および基板処理方法
JP4644943B2 (ja) * 2001-01-23 2011-03-09 東京エレクトロン株式会社 処理装置
JP3989286B2 (ja) 2002-04-26 2007-10-10 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100583637B1 (ko) * 2003-08-19 2006-05-26 삼성전자주식회사 반도체 소자의 텅스텐 콘택 형성 방법 및 텅스텐 콘택형성 장비
JP3929966B2 (ja) * 2003-11-25 2007-06-13 新光電気工業株式会社 半導体装置及びその製造方法
US20050230350A1 (en) 2004-02-26 2005-10-20 Applied Materials, Inc. In-situ dry clean chamber for front end of line fabrication
KR100735938B1 (ko) * 2004-04-09 2007-07-06 동경 엘렉트론 주식회사 Ｔｉ막 및 ＴｉＮ막의 성막 방법, 접촉 구조체 및 컴퓨터 판독 가능한 기억 매체
KR100628888B1 (ko) * 2004-12-27 2006-09-26 삼성전자주식회사 샤워 헤드 온도 조절 장치 및 이를 갖는 막 형성 장치
JP5042517B2 (ja) * 2006-04-10 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110616417A (zh) * 2018-06-19 2019-12-27 东京毅力科创株式会社 金属膜的形成方法和成膜装置
CN110616417B (zh) * 2018-06-19 2022-08-23 东京毅力科创株式会社 金属膜的形成方法和成膜装置
CN113078060A (zh) * 2020-01-06 2021-07-06 株式会社国际电气 半导体装置的制造方法、基板处理装置和存储介质
CN113078060B (zh) * 2020-01-06 2024-03-26 株式会社国际电气 半导体装置的制造方法、基板处理装置和存储介质
CN114464761A (zh) * 2022-01-20 2022-05-10 武汉华星光电半导体显示技术有限公司 一种有机发光装置的制造方法
CN114464761B (zh) * 2022-01-20 2023-12-01 武汉华星光电半导体显示技术有限公司 一种有机发光装置的制造方法

Also Published As

Publication number Publication date
US20110070731A1 (en) 2011-03-24
TWI414041B (zh) 2013-11-01
US20070269976A1 (en) 2007-11-22
KR20070111979A (ko) 2007-11-22
US8021979B2 (en) 2011-09-20
CN101075577B (zh) 2011-09-21
JP2007311540A (ja) 2007-11-29
US7851355B2 (en) 2010-12-14
TW200810014A (en) 2008-02-16

Similar Documents

Publication Publication Date Title
CN101075577A (zh) 半导体装置的制造方法
CN101055832A (zh) 半导体装置的制造方法
CN100347832C (zh) 电子器件材料的制造方法
CN1052343C (zh) 半导体器件及其制造方法
CN1235292C (zh) 半导体器件及其制造方法
CN1134058C (zh) 槽型元件分离结构的制造方法
CN1206736C (zh) 半导体装置、互补型半导体装置
CN100336228C (zh) 半导体器件
CN1290197C (zh) 用于制造半导体集成电路器件的方法
CN1249816C (zh) 半导体装置及其制造方法
CN1449585A (zh) 半导体器件及其制造方法
CN1933158A (zh) 半导体装置及其制造方法
CN1956223A (zh) 半导体装置及其制造方法
CN1426106A (zh) 半导体装置
CN1822326A (zh) 基板的处理方法、电子器件的制造方法和程序
CN1945835A (zh) 半导体装置及其制造方法
CN1192051A (zh) 半导体器件及其制造方法
CN1805144A (zh) 半导体集成电路及其制造工艺
CN1879209A (zh) 半导体装置及其制造方法
CN1457508A (zh) 绝缘膜的形成方法和半导体装置的制造方法
CN1499633A (zh) 半导体器件及其制造方法
CN101044605A (zh) 半导体器件及其制造方法
CN1485891A (zh) 半导体存储器件及其制造方法
CN1592957A (zh) 半导体器件及其制造方法
CN1555580A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS CORPORATION

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20100816

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: TOKYO, JAPAN TO: KANAGAWA PREFECTURE, JAPAN

TA01 Transfer of patent application right

Effective date of registration: 20100816

Address after: Kanagawa

Applicant after: NEC electronics KK

Address before: Tokyo, Japan

Applicant before: Renesas Technology Corp.

C14 Grant of patent or utility model
GR01 Patent grant
CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder